DE69116230T2

DE69116230T2 - Halbleiterspeicher mit Fehlerbehandlungsschaltung

Info

Publication number: DE69116230T2
Application number: DE69116230T
Authority: DE
Inventors: Tatsuo Ikawa; Shigeo Ohshima
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1990-06-08
Filing date: 1991-06-07
Publication date: 1996-07-04
Anticipated expiration: 2011-06-08
Also published as: US5233564A; EP0460692A2; EP0460692A3; EP0460692B1; DE69116230D1; MY108976A

Description

HINTERGRUND DER ERFINDUNG

Die vorliegende Erfindung betrifft einen Halbleiterspeicher und insbesondere einen Multiport-Speicher, der mit einem RAM (Speicher mit wahlfreiem Zugriff) -Port und einem SAM (Speicher mit seriellem Zugriff) -Port versehen ist.
Figur 6 zeigt einen wesentlichen Abschnitt eines herkömmlichen Multiport-Speichers, der umfaßt: ein RAM-Port- Zellenarray 63, in dem Speicherzellen vom dynamischen Typ in Matrixform angeordnet sind; ein SAM-Port-Datenregister 51, bestehend aus seriellen Datenregistern, die jeweils in der Spaltenrichtung angeordnet und mit einer Zeilenverdrahtung des RAM-Port-Zellenarrays 53 verbunden sind; und ein Datentransfergatter 52 zum Transferieren von Daten zwischen dem RAM-Port-Zellenarray 53 und dem SAM-Port-Datenregister 51 im Ansprechen auf ein Datentransfer-Steuersignal TRG.
In dem Multiport-Speicher, der mit dem RAM-Port und dem SAN- Port auf dem gleichen Chip wie voranstehend beschrieben versehen ist, wird beispielsweise eine weite Anwendung als Bildspeicher erwartet, da sowohl ein Hochgeschwindigkeits- Datenzugriff von dem SAM-Port als auch ein anderer Zugriff von einer CPU auf den RAM-Port ohne Synchronisation zu dem Hochgeschwindigkeits-Datenzugriff ermöglicht wird.
Im Gegensatz zu diesem hervorragenden Betriebsverhalten ist jedoch die Auswertung und Fehleranalyse der Produkte extrem kompliziert und diversifiziert, was ein Problem oder eine Schwierigkeit ergibt, wenn der Multiport-Speicher praktisch hergestellt wird, da der Multiport-Speicher nicht nur mit allen Funktionen als dynamischer Allzweckspeicher, sondern auch mit anderen speziellen Funktionen versehen ist.
Ferner ist die Betriebsfehleranalyse bezüglich eines Datentransfers zwischen dem RAM-Port und dem SAM-Port besonders wichtig und kompliziert bei verschiedenen Fehleranalysen bezüglich des Multiport-Speichers. Insbesondere ist es bei dem Lesetransfermode, bei dem Daten von dem RAM-Port an den SAM-Port transferiert werden, erforderlich, den Betriebsmodus des SAM-Ports von einem Schreibzyklusmodus (seriell ein) auf einen Lesezyklusmodus (seriell aus) umzuschalten und gleichzeitig Daten, die in irgendwelchen gegebenen einzeiligen Speicherzellen des RAM- Ports gespeichert sind, an ein SAM-Port-Datenregister zu transferieren und ferner eine Kopfadresse (als TAP-Adresse bezeichnet) zu lesen, die zum seriellen Lesen der Daten aus dem RAM-Port benötigt wird. Da diese Operationen kontinuierlich ausgeführt werden, wird die Analyse zur Feststellung, ob ein Betriebsfehler bei dem Modenumschaltbetrieb oder dem Datentransferbetrieb auftritt, extrem kompliziert.
Um ein Beispiel einer Fehleranalyse zu erläutern, wird der SAM-Port-Betrieb in dem herkömmlichen Speicher nachstehend unter Bezugnahme auf Figur 7 beschrieben. Die seriellen Datenregister des SAM-Port-Registers 51 sind jeweils mit einem Datenleitungspaar SDQn und verbunden und diese Datenleitungspaare SDQn und sind alle mit einem seriellen Eingangspuffer 62 verbunden. Der serielle Eingangspuffer 62 ist mit einem seriellen Eingangs-/Ausgangs- Anschluß SIOn versehen. Eine Steuerschaltung 61 für eine serielle Eingabe, der ein serieller Takt SC und ein serielles Aktivierungssignal SE eingegeben werden, ist mit diesem seriellen Eingangspuffer 62 verbunden.
Wenn ein serielles Aktivierungssignal SE der Steuerschaltung 61 für serielle Eingabe eingegeben wird, werden, da der serielle Eingabepuffer 62 aktiviert ist, serielle Daten dorthin eingegeben und durch den seriellen Dateneingangs/Ausgangs-Anschluß SIOn auf der Basis einer Zeitgabe des seriellen Takts SC davon ausgegeben.
Wenn hierbei Daten in den SAM-Port nach außen gelesen werden, ist es zuerst erforderlich, den Betriebsmodus des SAM-Ports von dem Schreibzyklusmodus auf den Lesezyklusmodus umzuschalten. Da bei diesem Unschaltbetrieb allerdings Daten von dem RAM-Port an den SAM-Port transferiert werden müssen, endet dieser Umschaltbetrieb nachdem der Datentransferbetrieb abgeschlossen worden ist. Deshalb können in dem SAM-Port gespeicherte Daten nicht nach außen gelesen werden, bis der Betriebsmodus umgeschaltet worden ist, und zusätzlich werden durch diesen Datentransfer Daten, die in dem Datenregister 51 gespeichert sind, bevor der Modus umgeschaltet wird, zerstört. Deshalb müssen die in dem RAM-Port-Zellenarray 53 gespeicherten Daten einmal an das SAM-Port-Datenregister 51 transferiert werden und diese transferierten Daten müssen gelesen werden. Im Fall, daß die gelesenen Daten fehlerhaft sind, ist es dabei extrem schwierig gewesen, eine Fehleranalyse auszuführen, indem das Problem, welches beim Transferieren von Daten an den SAM-Port verursacht wird, von demjenigen getrennt wird, das beim Lesen der transferierten Daten nach außen verursacht wird.
Wie voranstehend beschrieben existieren bei dem herkömmlichen Multiport-Speicher Probleme dahingehend, daß der Betriebsausfall in dem Lesetransfermodus schwierig zu analysieren ist; viel Zeit wird benötigt, um die defekte Stelle zu identifizieren; eine lange Umlaufzeit (TAT) benötigt wird, um den Speicher in praktische Produkte zu verfeinern, wobei der Betriebsausfall übersehen wird.

ZUSAMMENFASSUNG DER ERFINDUNG

Angesichts dieser Probleme ist es deshalb die Aufgabe der vorliegenden Erfindung,
- einen Halbleiterspeicher bereitzustellen, der schnell eine Fehlerstelle identifizieren und wirksam einen Betriebsfehler analysieren kann.
Gemäß der vorliegenden Erfindung ist ein Halbleiterspeicher vorgesehen, der umfaßt: einen Speicherport mit wahlfreiem Zugriff, der aus Speicherzellen gebildet ist, die auf einem Halbleiterchip in Matrixweise angeordnet sind; einen Speicherport mit seriellem Zugriff, der aus seriellen Datenregistern gebildet ist, die auf dem gleichen Halbleiterchip in einer Spaltenrichtung des Speicherports mit wahlfreiem Zugriff angeordnet sind; ein Datentransfergatter, welches zwischen dem Speicherport mit wahlfreiem Zugriff und dem Speicherport mit seriellem Zugriff vorgesehen ist; und eine Testsignal-Erzeugungseinrichtung zum Erzeugen eines Testsignals an den Datentransfergatter zum Schließen des Gatters, wenn Daten, die in dem Speicherport mit seriellem Zugriff gespeichert sind, nach außen gelesen werden, wodurch die Daten, die in dem Speicherport mit seriellem Zugriff gespeichert sind, nach außen gelesen werden können, ohne Daten von dem Speicherport mit wahlfreiem Zugriff an den Speicherport mit seriellem Zugriff zu transferieren.
Da ein Testsignal von der Testsignal-Erzeugungseinrichtung an das Transfergatter zum Schließen des Gatters gegeben wird, werden von dem Speicherport mit wahlfreiem Zugriff an den Speicherport mit seriellem Zugriff keine Daten transferiert, wenn in dem Speicher gemäß der vorliegenden Erfindung Daten, die in dem Speicherport mit seriellem Zugriff gespeichert sind, nach außen gelesen werden. Im Fall, daß die nach außen gelesenen Daten fehlerhaft sind, ist es deshalb möglich, einen fehlerhaften Betrieb, der beim Lesen der Daten aus dem Speicherport mit seriellem Zugriff verursacht wird, von einem fehlerhaften Betrieb, der beim Transferieren von Daten von dem Speicherport mit wahlfreien Zugriff an den Speicherport mit seriellem Zugriff verursacht wird, zu unterscheiden.
Die Zeitgabe, bei der das Testsignal durch die Testsignal- Erzeugungseinrichtung erzeugt wird, kann bestimmt werden, wenn ein externes vorgegebenes Potential an eine Leitung und dann an die Testsignal-Erzeugungseinrichtung über eine mit der Leitung verbundene Elektrode geführt wird, oder wenn von einer Vielzahl von Signalpegelkombinationen, die verschiedene Betriebsmoden definieren, eine spezifische Kombination von mehreren Signalpegeln, die nicht als die gewöhnlichen Betriebsmoden definiert sind, angewendet wird.

KURZBESCHREIBUNG DER ZEICHNUNGEN

In den Zeichnungen zeigen:
Figur 1 ein Blockschaltbild, welches eine Ausfuhrungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung zeigt;
Figur 2 ein Schaltbild, das eine Testlogik- Steuerschaltung des Speichers zeigt;
Figur 3 ein Schaltbild zur weiteren Erläuterung einer Route, durch die ein -Signal dem Speicher von außen eingegeben wird;
Figur 4 eine Tabelle, die Kombinationen von Betriebs- Wahrheitstabellen zeigt, die durch JEDEC vorgegeben sind;
Figur 5 ein Blockschaltbild, welches eine andere Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung zeigt;
Figur 6 ein Blockschaltbild, welches einen Multiport- Speicher zeigt, auf den eine Ausführungsform des Halbleiterspeichers gemäß der vorliegenden Erfindung angewendet werden kann; und
Figur 7 ein Blockschaltbild, welches eine SAM-Port-Seite eines herkömmlichen Multiport-Speichers zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Eine Ausführungsform der vorliegenden Erfindung wird nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. Figur 1 ist ein Blockschaltbild, welches den Halbleiterspeicher der Erfindung zeigt. Ein Zeilenadreßhinweis- (RAS)-Signal, ein Spaltenadreßhinweis(CAS)-Signal, ein Schreibaktivierungs- (WE)-Signal und ein Datentransfer (DT)-Signal werden alle einer Datentransfer- Steuerschaltung 11 als Datentransfer-Steuersignale eingegeben. Ferner sind eine Testlogik-Steuerschaltung 12 und ein UND-Gatter 13 vorgesehen. Beim Test wird ein Hochpegel- -Signal der Testlogik-Steuerschaltung 12 von außen eingegeben und ein invertiertes Test- (STEST)-Signal wird davon ausgegeben. Dieses STEST-Signal und ein Datentransfersteuer-(TRG')-Signal, welches von der Datentransfer-Steuerschaltung 11 ausgegeben wird, werden dem UND-Gatter 13 eingegeben. Von dem UND-Gatter 13 wird ein UND- verknüpftes Datentransfersteuer (TRG)-Signal ausgegeben und dann dem Datentransfergate 52 eingegeben, das in Figur 6 gezeigt ist. In der herkömmlichen Schaltung wird das Datentransfer-Steuersignal TRG direkt von der Datentransfer- Steuerschaltung 11 im Ansprechen auf eine vorgegebene Kombination der Datentransfer-Steuersignale ausgegeben, was wesentlich anders wie bei der Schaltung der vorliegenden Erfindung ist.
Figur 2 zeigt eine praktischere Schaltung der Testlogik- Steuerschaltung 12. Das -Signal wird einer Betriebsschwellen-Regulierungseinrichtung 21 eingegeben, die aus zwei in Reihe geschalteten P-Kanal-Transistoren gebildet ist, und der Ausgang der Regulierungseinrichtung wird an einen Eingangsanschluß N1 eines Inverters gegeben, der aus einem P-Kanal-Transistor T2 und einem N-Kanal-Transistor T3 gebildet ist. Ein Drain eines N-Kanal-Transistors T1 ist mit dem Eingangsanschluß N1 verbunden. Dieser Transistor T1 wird beim Test durch Anlegen eines Niedrigpegelsignals an sein Gate eingeschaltet gehalten. Ferner ist ein P-Kanal- Transistor T4 als ein Widerstand zwischen die Source des P- Kanal-Transistors T2 und einen Spannungsversorgungsanschluß geschaltet.
Der Ausgangsanschluß N2 des Inverters ist mit einem Verstärker 22 verbunden, der aus zwei in Reihe geschalteten Invertern gebildet ist, und das STEST-Signal wird von einem Ausgangsanschluß N3 davon ausgegeben. Die Testlogik- Steuerschaltung 12, die wie voranstehend beschrieben konfiguriert ist, invertiert das Hochpegel- -Signal, um ein Niedrigpegel-STEST-Signal auszugeben.
Dieses Niedrigpegel-STEST-Signal wird an das UND-Gatter 13 gegeben und ein Niedrigpegel-TRG-Signal wird von dem UND- Gatter ausgegeben und dann an das Datentransfergatter 52 gegeben, um das Gatter davon zu schließen. Deshalb können Daten, die in dem SAM-Port gespeichert sind, nach außen ausgelesen werden (Pseudo-Lesetransfer), ohne Daten von dem RAM-Port an den SAM-Port zu transferieren. Das heißt, im Fall, daß die gelesenen Daten fehlerhaft sind, wird der fehlerhafte Betrieb als derjenige bestimmt, der verursacht wird, wenn Daten von dem SAM-Port gelesen werden, so daß es möglich ist, den fehlerhaften Betrieb, der beim Transferieren von Daten von dem RAM-Port an den SAM-Port verursacht wird, von dem voranstehend erwähnten fehlerhaften Betrieb zu unterscheiden, wodurch ermöglicht wird, daß die Ursachen schnell identifiziert werden.
Hierbei wird das -Signal von außen über eine Route eingegeben, wie in Figur 3 gezeigt. Genauer gesagt, eine Testelektrode 33 ist an einem inneren Abschnitt eines Halbleiterchips 30 gebildet und eine Zuleitung 32, die durch eine Verpackung 31 gehalten wird, ist für einen externen Abschnitt des Halbleiterchips 30 vorgesehen. Diese Zuleitung 32 ist ein Nicht-Verbindungsstift, der nicht mit irgendeiner anderen Elektrode verbunden ist und mit der Elektrode 33 über einen Bondungsdraht 34 verbunden ist. Beim Test wird eine Spannung, die höher als die Versorgungsspannung Vcc ist, an die Zuleitung 32 geliefert, um eine Eingabe des Hochpegel-TE- Signals an die Testlogik-Steuerschaltung 12 über die Elektrode 33 zu ermöglichen.
In dieser Ausführungsform wird das TEST-Signal, welches einen vor sich gehenden Test anzeigt, durch Anlegen des TE-Signals an die Testlogik-Steuerschaltung 12 von außen erzeugt. Allerdings ist es auch möglich, ein Signal vorzuschreiben, welches einen vor sich gehenden Test anzeigt, indem eine neue Kombination von herkömmlichen verschiedenen Betriebssignalen bereitgestellt wird, ohne das TE-Signal von außen zuzuführen. Figur 4 ist eine Wahrheitstabelle der Betriebssignale, die durch das Joint Electron Device Engineering Council (JEDEC) vorgegeben sind. In Figur 4 ist es auch möglich, den Test vorzuschreiben, wenn irgendeine der nicht-vorgeschriebenen Kombinationen (1) und (2) hergestellt wird.
Ferner ist die Schaltungskonfiguration zum Lesen von Daten, die in dem SAM-Port gespeichert sind, nach außen, wie in der voranstehend erwähnten Ausführungsforn erläutert, nur an der Stufe erforderlich, an der ein Betriebsausfall getestet wird. Deshalb ist die Schaltungskonfiguration bei der Stufe, an der der Speicher versendet wird, nicht erforderlich. Deshalb ist es unumgänglich, das STEST-Signal auf einem niedrigen Pegel zu halten. In dieser Ausführungsforn wird das STEST-Signal mit einem niedrigen Pegel sichergestellt, indem die Versorgungsspannung Vcc an das Gate des in Figur 2 gezeigten N-Kanal-Transistors T1 der Testlogik-Steuerschaltung geliefert wird, um diesen Transistor T1 eingeschaltet zu halten.
Die vorliegende Erfindung kann in vielerlei Weisen modifiziert werden. Eine andere Ausführungsform des Halbleiterspeichers wird unter Bezugnahme auf Figur 5 beispielhaft erläutert.
In diesem Speicher ist das RAM-Port-Zellenarray 73 in zwei Zellenarrays 73a und 73b aufgeteilt und in ähnlicher Weise ist das SAM-Port-Datenregister 71 in zwei Datenregister 71a und 71b aufgeteilt. Ein Datentransfer zwischen dem Zellenarray 73a und dem Datenregister 71a wird durch ein Datentransfergatter 72a gesteuert und ein Datentransfer zwischen dem Zellenarray 73b und dem Datenregister 71b wird durch ein anderes Datentransfergatter 72b gesteuert. Da in dieser Ausführungsforn der RAM-Port und der SAM-Port in jeweils zwei aufgeteilt sind, wird ein Split-Datentransfer ermöglicht.
TRGa- und TRGb-Signale werden den Transfergattern 72a und 72b jeweils als ein Datentransfersteuersignal eingegeben. Das TRGa-Signal ist von dem TRGb-Signal und umgekehrt unabhängig. Das heißt, zwei in Figur 1 gezeigte Schaltungen sind vorgesehen und zwei Signale von TEa und TEb werden der in Figur 1 gezeigten Schaltung jeweils eingegeben, um das TRGa- Signal oder das TRGb-Signal unabhängig zu erzeugen. Wenn beispielsweise in einem Datenregister 71a gespeicherte Daten nach außen gelesen werden, dann wird nur das Datentransfergatter 72a geschlossen, um zu verhindern, daß Daten von dem Zellenarray 73a an das Datenregister 71a transferiert werden, wodurch die schnelle Feststellung der Ursache eines fehlerhaften Betriebs ermöglicht wird. Ferner kann in dieser Ausführungsform das RAM-Port-Zellenarray und das SAM-Port-Datenregister in irgendeine gegebene größere Anzahl aufgeteilt werden, ohne auf zwei beschränkt zu sein.
Wenn ein Betriebsfehler bezüglich eines Datentransfers zwischen dem RAM-Port und dem SAM-Port getestet wird, ist es wie voranstehend beschrieben in der vorliegenden Erfindung möglich, in dem SAM-Port gespeicherte Daten nach außen zu lesen, ohne Daten von dem RAM-Port an den SAM-Port zu transferieren, da ein Testsignal von der Testsignal- Erzeugungseinrichtung an das Transfergatter zum Schließen des Gatters angelegt wird. Deshalb können Ursachen eines fehlerhaften Betriebs leicht bestimmt werden und deshalb kann eine Fehleranalyse effektiv erreicht werden, wodurch eine Verbesserung der Ausführungszeit und eine Verringerung der Kosten des Halbleiterspeichers erzielt wird.
Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und engen den Umfang nicht ein.

Claims

1. Halbleiterspeicher, umfassend:

einen Speicherport (73) mit wahlfreiem Zugriff, der aus Speicherzellen gebildet ist, die auf einem Halbleiterchip (30) in Matrixweise angeordnet sind;

einen Speicherport (71) mit seriellem Zugriff, der aus seriellen Datenregistern gebildet ist, die auf dem gleichen Halbleiterchip in einer Spaltenrichtung des Speicherports mit wahlfreiem Zugriff angeordnet sind;

ein Datentransfergatter (11), welches zwischen dem Speicherport mit wahlfreiem Zugriff und dem Speicherport mit seriellem Zugriff vorgesehen ist;

gekennzeichnet durch

eine Testsignal-Erzeugungseinrichtung (12) zum Erzeugen eines Testsignals an dem Datentransfer-Gatter (11) zum Schließen des Datentransfergatters (11), wenn Daten, die in dem Speicherport (71) mit seriellem Zugriff gespeichert sind, nach außen gelesen werden,

wobei die in dem Speicherport mit seriellem Zugriff gespeicherten Daten nach außen gelesen werden können, ohne Daten von dem Speicherport (73) mit wahlfreiem Zugriff an den Speicherport (71) mit seriellem Zugriff zu transferieren.

2. Halbleiterspeicher nach Anspruch 1, ferner umfassend eine Elektrode (33), die auf dem Halbleiterchip (30) gebildet und mit der Testsignal-Erzeugungseinrichtung verbunden ist, und eine Zuleitung (32), die mit der Elektrode verbunden ist, wobei die Testsignal- Erzeugungseinrichtung das Testsignal erzeugt, wenn ein vorgegebenes Potential an die Zuleitung von außen geliefert wird.

3. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (12) das Testsignal bei einer Zeitgabe erzeugt, die durch eine Kombination von mehreren Signalpegeln vorgegeben ist, die nicht als gewöhnliche Betriebsmoden des Halbleiterspeichers definiert ist.

4. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (12) eine Einrichtung umfaßt, um eine Erzeugung des Testsignals zu verhindern, wenn der Halbleiterspeicher versendet wird.

5. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherport mit wahlfreiem Zugriff, der Speicherport mit seriellem Zugriff und das Datentransfergatter jeweils in eine Vielzahl von Ports (73a, 73b) oder Gatter (72a, 72b) aufgeteilt sind, um einen Datentransfer aufzuteilen.