JPS62279596A - デユアルポ−トｒａｍ - Google Patents
デユアルポ−トｒａｍInfo
- Publication number
- JPS62279596A JPS62279596A JP61122701A JP12270186A JPS62279596A JP S62279596 A JPS62279596 A JP S62279596A JP 61122701 A JP61122701 A JP 61122701A JP 12270186 A JP12270186 A JP 12270186A JP S62279596 A JPS62279596 A JP S62279596A
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- Pending
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- 230000009977 dual effect Effects 0.000 title claims description 10
- 230000002401 inhibitory effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はシリアル入力ポートをもったデュアルポート・
ランダムアクセスメモリ （以下「デュアルポートＲＡ
ＭＪという）に関するものである。
ランダムアクセスメモリ （以下「デュアルポートＲＡ
ＭＪという）に関するものである。
従来のデュアルポートＲＡＭの基本的なブロック系統を
第４図に示す。第４図において、１はＲＡＭ、２はアド
レス・バッファ、３はコラム・デコーダ、４はロウ・デ
コーダ、５はデータ・レジスタ、６はデータ・セレクタ
である。
第４図に示す。第４図において、１はＲＡＭ、２はアド
レス・バッファ、３はコラム・デコーダ、４はロウ・デ
コーダ、５はデータ・レジスタ、６はデータ・セレクタ
である。
シリアルアクセスメモリ （以下ｒｓＡＭＪという）の
データはＲＡＭＩの１個のロウ（ＲＯＷ）分に相当し、
書込み、読出しおよびＲＲＡＭ−３Ａ間の転送が可能で
あり、通常のダイナミックＲＡＭ （（Ｄ）ＲＡＭ）に
比べ高速アクセスが可能である。
データはＲＡＭＩの１個のロウ（ＲＯＷ）分に相当し、
書込み、読出しおよびＲＲＡＭ−３Ａ間の転送が可能で
あり、通常のダイナミックＲＡＭ （（Ｄ）ＲＡＭ）に
比べ高速アクセスが可能である。
上述した装置を用いて第５図に示すような画像の一部修
正を行なう場合の動作について説明する。
正を行なう場合の動作について説明する。
ＲＡＭＩはディスプレイモニタと連結されており、読出
しサイクルを繰り返すものとする。その間に一旦ＲＡＭ
Ｉの１個のロウ分のデータをＳＡＭに転送し、次にＳＡ
Ｍのデータを全ビット入力する、すなわち、ＲＡＭＩの
データを修正するか否かにかかわらず、全ビット人力す
る。その後ＳＡＭからＲＡＭＩへの転送サイクルにより
ＲＡＭＩの１個のロウ分の修正を完了する。必要により
、ＲＡＭ１のＮ個のロウについても、前記のサイクル又
は転送サイクルのみを繰り返すこととなる。しかし、従
来のダイナミックＲＡＭ （（Ｄ）ＲＡＭ）は１サイク
ルがリード、ライトあるいはリードモディファイライト
サイクルに限られており、修正したいデータ数分の修正
サイクルを要する。したがって、１回の転送サイクルで
１個のロウ分すべてのデータの修正が可能なデュアルポ
ートＲＡＭは画像処理用としてのフレキシビリティは高
い。
しサイクルを繰り返すものとする。その間に一旦ＲＡＭ
Ｉの１個のロウ分のデータをＳＡＭに転送し、次にＳＡ
Ｍのデータを全ビット入力する、すなわち、ＲＡＭＩの
データを修正するか否かにかかわらず、全ビット人力す
る。その後ＳＡＭからＲＡＭＩへの転送サイクルにより
ＲＡＭＩの１個のロウ分の修正を完了する。必要により
、ＲＡＭ１のＮ個のロウについても、前記のサイクル又
は転送サイクルのみを繰り返すこととなる。しかし、従
来のダイナミックＲＡＭ （（Ｄ）ＲＡＭ）は１サイク
ルがリード、ライトあるいはリードモディファイライト
サイクルに限られており、修正したいデータ数分の修正
サイクルを要する。したがって、１回の転送サイクルで
１個のロウ分すべてのデータの修正が可能なデュアルポ
ートＲＡＭは画像処理用としてのフレキシビリティは高
い。
従来のデュフルボー）ＲＡＭは以上のように構成されて
いるので、ＲＡＭＩのデータの一部変更時でも、他のデ
ータの保持のため、一旦ＲＡＭＩからＳＡＭへ１個のロ
ウ分のデータを転送し、必要なデータ入力を行なった後
に再びＳ Ａ ＭからＲＡＭＩに転送することが必要で
あるという問題があった。
いるので、ＲＡＭＩのデータの一部変更時でも、他のデ
ータの保持のため、一旦ＲＡＭＩからＳＡＭへ１個のロ
ウ分のデータを転送し、必要なデータ入力を行なった後
に再びＳ Ａ ＭからＲＡＭＩに転送することが必要で
あるという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、ＳＡＭ内のマスクビットにより
、ＳＡＭからＲＡＭへの転送において任意のビットの転
送インヒビットを可能とするデュアルポートＲＡＭを得
ることにある。
の目的とするところは、ＳＡＭ内のマスクビットにより
、ＳＡＭからＲＡＭへの転送において任意のビットの転
送インヒビットを可能とするデュアルポートＲＡＭを得
ることにある。
このような目的を達成するために本発明は、１チップ上
に随時書込み読出し可能なＲＡＭポートと少なくとも書
込みの可能なＳＡＭポートとを有するデュアルポートＲ
ＡＭにおいて、Ｓ Ａ Ｍのデータを保持するためのデ
ータレジスタと、ＲＡＭへの転送時に任意のビットを転
送インヒビットするマスクビットレジスタとを設けるよ
うにしたものである。
に随時書込み読出し可能なＲＡＭポートと少なくとも書
込みの可能なＳＡＭポートとを有するデュアルポートＲ
ＡＭにおいて、Ｓ Ａ Ｍのデータを保持するためのデ
ータレジスタと、ＲＡＭへの転送時に任意のビットを転
送インヒビットするマスクビットレジスタとを設けるよ
うにしたものである。
本発明においては、Ｓ Ａ ＭからＲＡＭへの転送禁止
はマスクビットによりなされ、転送が禁止されたＳＡＭ
のビットは入力データの如何によらずＲＡＭへは転送さ
れない。
はマスクビットによりなされ、転送が禁止されたＳＡＭ
のビットは入力データの如何によらずＲＡＭへは転送さ
れない。
本発明に係わるデュアルポートＲＡＭの一実施例を第１
図に示す。第１図において、５はＳＡＭのデータビット
保持用データレジスタ、６はアドレスデータａによりプ
リセットされた番地からシリアル入力をスタートするデ
ータレジスタビットを選択するデータ・セレクタ、７お
よび８はＲＡＭのメモリセルに連結されているビットラ
インおよび反転ビ・ノドライン、９はセンス・アンプ、
ｌＯはＲＲＡＭ−３Ａ間のデータ転送を命令する転送り
ロックｂが入力されるトランジスタ、１１はマスクビッ
トＣｎにより制御される転送制御ゲート、１２はメモリ
セルである。第１図において、ビットライン７、反転ビ
ットライン８．センスアンプ９およびメモリセル１２は
ＲＡＭに属する。
図に示す。第１図において、５はＳＡＭのデータビット
保持用データレジスタ、６はアドレスデータａによりプ
リセットされた番地からシリアル入力をスタートするデ
ータレジスタビットを選択するデータ・セレクタ、７お
よび８はＲＡＭのメモリセルに連結されているビットラ
インおよび反転ビ・ノドライン、９はセンス・アンプ、
ｌＯはＲＲＡＭ−３Ａ間のデータ転送を命令する転送り
ロックｂが入力されるトランジスタ、１１はマスクビッ
トＣｎにより制御される転送制御ゲート、１２はメモリ
セルである。第１図において、ビットライン７、反転ビ
ットライン８．センスアンプ９およびメモリセル１２は
ＲＡＭに属する。
また、データ、・レジスタ５およびデータ・セレクタ６
はＳ Ａ Ｍに属する。
はＳ Ａ Ｍに属する。
次に、第１図の装置の動作の概要について、まず、ＲＡ
Ｍの読み出しに関して説明する。１本のワードライン（
図示せず）が選択されると、そのワードラインにつなが
るメモリセルはすべてセンスアンプ９を介して読み出し
可能となる。その中の１メモリセルの情報が入出力線に
乗り、出力される。次に、データ転送サイクルにおいて
は、１メモリセルの情報が人出力線に乗るのではなく、
転送ゲートであるトランジスタ１０を介してデータ・レ
ジスタ５に対して、ｌワードラインにつながる全メモリ
セルの情報が送られる。
Ｍの読み出しに関して説明する。１本のワードライン（
図示せず）が選択されると、そのワードラインにつなが
るメモリセルはすべてセンスアンプ９を介して読み出し
可能となる。その中の１メモリセルの情報が入出力線に
乗り、出力される。次に、データ転送サイクルにおいて
は、１メモリセルの情報が人出力線に乗るのではなく、
転送ゲートであるトランジスタ１０を介してデータ・レ
ジスタ５に対して、ｌワードラインにつながる全メモリ
セルの情報が送られる。
次に、第１図の装置の動作を詳細に説明する。
転送りロックｂは、第３図ｔａｇ、 （ｂｌに示すよう
に、ＲＡＳクロックのｒＬＪエツジ時のＤＴ・０Ｅ（８
号のｒＬＪにより発生する。実際の転送は、トランジス
タ１０がオンすることによってなされる。
に、ＲＡＳクロックのｒＬＪエツジ時のＤＴ・０Ｅ（８
号のｒＬＪにより発生する。実際の転送は、トランジス
タ１０がオンすることによってなされる。
データ・セレクタ６から出力されるマスクビット信号ｃ
ｎは、第３図（ｄ）に示すＳＣクロックｄにより、第３
図（ｅｌに示すデータｅの入力時にその都度リセットさ
れる。マスクビット信号Ｃとしては外部からの信号でも
よいが、本実施例においてはシリアルデータ入力時の「
で１信号く第３図（Ｃ））のｒＬＪにより発生する。Ｓ
ＡＭデータ入力時にＳＡＭからＲＡＭへの転送をインヒ
ビットされたビットは、マスクビット信号Ｃにより転送
制御ゲート１工がオフとなるので、ＲＡＭＩの内容は変
更されないこととなる。転送りロックｂは転送サイクル
終了後にリセットされる。
ｎは、第３図（ｄ）に示すＳＣクロックｄにより、第３
図（ｅｌに示すデータｅの入力時にその都度リセットさ
れる。マスクビット信号Ｃとしては外部からの信号でも
よいが、本実施例においてはシリアルデータ入力時の「
で１信号く第３図（Ｃ））のｒＬＪにより発生する。Ｓ
ＡＭデータ入力時にＳＡＭからＲＡＭへの転送をインヒ
ビットされたビットは、マスクビット信号Ｃにより転送
制御ゲート１工がオフとなるので、ＲＡＭＩの内容は変
更されないこととなる。転送りロックｂは転送サイクル
終了後にリセットされる。
次にデータ・セレクタ６の動作について第２図を用いて
説明する。第２図において、２０は転送サイクル終了時
にアドレス入力により１箇所のみ「１」にセットされ、
以後はＳＣクロックｄが入力される毎に１ビツトずつシ
フトするシリアルアドレス発生用シフトレジスタ、２１
はアンドゲート、２２は転送サイクル終了時に発生され
るセット信号ｆによりセットされるマスクビットレジス
タ、２３はゲート、２４はインバータ回路である。
説明する。第２図において、２０は転送サイクル終了時
にアドレス入力により１箇所のみ「１」にセットされ、
以後はＳＣクロックｄが入力される毎に１ビツトずつシ
フトするシリアルアドレス発生用シフトレジスタ、２１
はアンドゲート、２２は転送サイクル終了時に発生され
るセット信号ｆによりセットされるマスクビットレジス
タ、２３はゲート、２４はインバータ回路である。
このように、転送サイクルの終わりにマスクビットレジ
スタ２２およびシフトレジスタ２０を初期化し、それ以
降、データ人力時にＳＣＣクロックでデータをサンプル
すると共にＳＯＥ信号ｇにてデータをＳＡＭに書き込む
か否かを制御する。
スタ２２およびシフトレジスタ２０を初期化し、それ以
降、データ人力時にＳＣＣクロックでデータをサンプル
すると共にＳＯＥ信号ｇにてデータをＳＡＭに書き込む
か否かを制御する。
すなわち、データ入力時に「匠π信号ｇがｒＬＪでＳＣ
クロックｄが入力されると、シフトレジスタ２０が「１
」の所のアンドゲート２１が「１」となり、マスクビッ
トレジスタ２２はリセットされ、ゲート２３よりデータ
レジスタ５にデータが書き込まれる。
クロックｄが入力されると、シフトレジスタ２０が「１
」の所のアンドゲート２１が「１」となり、マスクビッ
トレジスタ２２はリセットされ、ゲート２３よりデータ
レジスタ５にデータが書き込まれる。
次にＳＯＥ信号ｇをｒＨＪにした状態でＳＣクロックｄ
を入力すると、シフトレジスタ２０の状態に無関係にす
べてのアンドゲート２１はｒＯＪとなるためマスクビッ
トレジスタ２２はリセットされず、ゲート２３も開かな
いためデータレジスタ５は変化しない。
を入力すると、シフトレジスタ２０の状態に無関係にす
べてのアンドゲート２１はｒＯＪとなるためマスクビッ
トレジスタ２２はリセットされず、ゲート２３も開かな
いためデータレジスタ５は変化しない。
このようにデータの書き込まれたビットに対応するマス
クピットレジスタ２２のみリセットされるため、上述し
たように、ＳＡＭからＲＡＭへの転送時には、マスクピ
ットレジスタ２２のリセットされたピントのみマスクビ
ット信号ｃｎが「ｌ」となり、転送制御ゲート１１が開
かれるため、ＳＡＭからＲＡＭへの転送が行なわれる。
クピットレジスタ２２のみリセットされるため、上述し
たように、ＳＡＭからＲＡＭへの転送時には、マスクピ
ットレジスタ２２のリセットされたピントのみマスクビ
ット信号ｃｎが「ｌ」となり、転送制御ゲート１１が開
かれるため、ＳＡＭからＲＡＭへの転送が行なわれる。
以上説明したように本発明は、ＳＡＭのデータを保持す
るためのデータレジスタと、ＳＡＭからＲＡＭへの転送
時に任意のビットを転送インヒビソトするマスクビット
レジスタとを備えることにより、ＳＡＭからＲＡＭへの
転送をデータの入力時にリセットされるマスクビットに
よりインヒビット可能とすることができ、ＲＡＭの内容
をＳＡＭから書き変えたい時に一旦ＲＡ ＭからＳＡＭ
へ転送する必要がなく、またＳＡＭへのデータ入力も変
更必要数だけ入力すればよいので、変更に要する時間を
短縮できる効果がある。
るためのデータレジスタと、ＳＡＭからＲＡＭへの転送
時に任意のビットを転送インヒビソトするマスクビット
レジスタとを備えることにより、ＳＡＭからＲＡＭへの
転送をデータの入力時にリセットされるマスクビットに
よりインヒビット可能とすることができ、ＲＡＭの内容
をＳＡＭから書き変えたい時に一旦ＲＡ ＭからＳＡＭ
へ転送する必要がなく、またＳＡＭへのデータ入力も変
更必要数だけ入力すればよいので、変更に要する時間を
短縮できる効果がある。
第１図は本発明に係わるデュアルポートＲＡＭの一実施
例を示す回路図、第２図は第１図のＲＡＭを構成するデ
ータ・セレクタを示す回路図、第、３図は第１図のＲＡ
Ｍの動作を説明するためのタイムチャート、第４図は従
来のデュアルポートＲＡＭのブロック系統図、第５図は
データ書変えの一例を示す説明図である。 ５・・・・データ・レジスタ、６・・・・データ・セレ
クタ、７・・・・ビットライン、８・・・・反転ビット
ライン、９・・・・センス・アンプ、１０・・・・トラ
ンジスタ、１１・・・・転送制御ゲート、１２・・・・
メモリセル、２ｏ・・・・シフトレジスタ、２１・・・
・アンドゲート、２２・・・・マスクピットレジスタ、
２３・・・・ゲート、２４・・・・インバータ回路。
例を示す回路図、第２図は第１図のＲＡＭを構成するデ
ータ・セレクタを示す回路図、第、３図は第１図のＲＡ
Ｍの動作を説明するためのタイムチャート、第４図は従
来のデュアルポートＲＡＭのブロック系統図、第５図は
データ書変えの一例を示す説明図である。 ５・・・・データ・レジスタ、６・・・・データ・セレ
クタ、７・・・・ビットライン、８・・・・反転ビット
ライン、９・・・・センス・アンプ、１０・・・・トラ
ンジスタ、１１・・・・転送制御ゲート、１２・・・・
メモリセル、２ｏ・・・・シフトレジスタ、２１・・・
・アンドゲート、２２・・・・マスクピットレジスタ、
２３・・・・ゲート、２４・・・・インバータ回路。
Claims (1)
- １チップ上に随時書込み読出し可能なＲＡＭポートと少
なくとも書込みの可能なＳＡＭポートとを有するデュア
ルポートＲＡＭにおいて、前記ＳＡＭは、データを保持
するためのデータレジスタと、前記ＳＡＭからＲＡＭへ
の転送時に任意のビットを転送インヒビットするマスク
ビットレジスタとを備え、前記ＲＡＭへの転送終了時に
前記マスクビットレジスタをセットし、有効なシリアル
データが入力される毎にマスクビットレジスタをリセッ
トするようにしたことを特徴とするデュアルポートＲＡ
Ｍ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122701A JPS62279596A (ja) | 1986-05-28 | 1986-05-28 | デユアルポ−トｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122701A JPS62279596A (ja) | 1986-05-28 | 1986-05-28 | デユアルポ−トｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279596A true JPS62279596A (ja) | 1987-12-04 |
Family
ID=14842472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122701A Pending JPS62279596A (ja) | 1986-05-28 | 1986-05-28 | デユアルポ−トｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279596A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0460692A2 (en) * | 1990-06-08 | 1991-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory with failure handling circuit |
| JPH0512859A (ja) * | 1987-08-26 | 1993-01-22 | Texas Instr Inc <Ti> | メモリへのデータ書込み用データ処理装置 |
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
-
1986
- 1986-05-28 JP JP61122701A patent/JPS62279596A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| JPH0512859A (ja) * | 1987-08-26 | 1993-01-22 | Texas Instr Inc <Ti> | メモリへのデータ書込み用データ処理装置 |
| EP0460692A2 (en) * | 1990-06-08 | 1991-12-11 | Kabushiki Kaisha Toshiba | Semiconductor memory with failure handling circuit |
| US5233564A (en) * | 1990-06-08 | 1993-08-03 | Kabushiki Kaisha Toshiba | Multiport memory with test signal generating circuit controlling data transfer from ram port to sam port |
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