JPH0224894A - 同時読み出し及び書き込みが可能なメモリ - Google Patents
同時読み出し及び書き込みが可能なメモリInfo
- Publication number
- JPH0224894A JPH0224894A JP63173803A JP17380388A JPH0224894A JP H0224894 A JPH0224894 A JP H0224894A JP 63173803 A JP63173803 A JP 63173803A JP 17380388 A JP17380388 A JP 17380388A JP H0224894 A JPH0224894 A JP H0224894A
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- JP
- Japan
- Prior art keywords
- address
- write
- memory
- read
- strobe signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000015654 memory Effects 0.000 title claims abstract description 84
- 238000010586 diagram Methods 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は読出動作及び書込動作を同時に行なうことがで
きる同時読み出し及び書き込みが可能なメモリに関する
。
きる同時読み出し及び書き込みが可能なメモリに関する
。
［従来の技術］
第１図は従来のメモリの構成図である。第１図において
、１は複数のメモリセルを配置することにより構成され
ているメモリ素子、２はメモリ素子１に書き込むデータ
を一時的に記憶するデータ人力バッファ、３はシフトレ
ジスタ、４はメモリ１素子から読み出したデータを一時
的に記憶するデータ出力バッファ、５はデータを書き込
むアドレス又はデータを読み出すアドレスを伝送するア
ドレスバス、２１は行アドレスストローブ信号ＲＡＳの
入力により行アドレスをメモリ１に出力するＲＡＳ制御
回路、２２は列アドレスストローブ信号ＣＡＳの入力に
より行アドレスをメモリ１に出力するＣＡＳ制御回路、
１０はライトイネーブル信号ＷＥが入力される書込制御
回路である。
、１は複数のメモリセルを配置することにより構成され
ているメモリ素子、２はメモリ素子１に書き込むデータ
を一時的に記憶するデータ人力バッファ、３はシフトレ
ジスタ、４はメモリ１素子から読み出したデータを一時
的に記憶するデータ出力バッファ、５はデータを書き込
むアドレス又はデータを読み出すアドレスを伝送するア
ドレスバス、２１は行アドレスストローブ信号ＲＡＳの
入力により行アドレスをメモリ１に出力するＲＡＳ制御
回路、２２は列アドレスストローブ信号ＣＡＳの入力に
より行アドレスをメモリ１に出力するＣＡＳ制御回路、
１０はライトイネーブル信号ＷＥが入力される書込制御
回路である。
次に、従来のメモリをニブルモードで動作させる場合に
ついて第３図のタイミングチャートを参照して説明する
。
ついて第３図のタイミングチャートを参照して説明する
。
まず、アドレスバスラに行アドレスＲＯＭへ〇Ｄ及び列
アドレスＣＯＬ ＡＤＤが順次出力されるとともに、行
アドレスストローブ信号ＲＡＳ及び列アドレスストロー
ブ信号ＣＡＳが順次出力される。
アドレスＣＯＬ ＡＤＤが順次出力されるとともに、行
アドレスストローブ信号ＲＡＳ及び列アドレスストロー
ブ信号ＣＡＳが順次出力される。
ＲＡＳ制御回路２■は行アドレスストローブ信号ＲＡＳ
の立ち下がりに、行アドレスＲＯＭ ＡＤＤをラッチす
る。又、ＣＡＳ制御回路２２は列アドレスストローブ信
号ＣＡＳの立ち下がりに、列アドレスＣ０ＬＡＤＤをラ
ッチする。
の立ち下がりに、行アドレスＲＯＭ ＡＤＤをラッチす
る。又、ＣＡＳ制御回路２２は列アドレスストローブ信
号ＣＡＳの立ち下がりに、列アドレスＣ０ＬＡＤＤをラ
ッチする。
列アドレスストローブ信号ＣＡＳが立ち下がるときに、
ライトイネーブル信号ＷＥがハイレベルであると、メモ
リ素子１は行アドレスＲＯＶ ＡＤＤ及び列アドレスＣ
ＯＬ ＡＤＤにより特定されるメモリセルからデータが
読み出される。
ライトイネーブル信号ＷＥがハイレベルであると、メモ
リ素子１は行アドレスＲＯＶ ＡＤＤ及び列アドレスＣ
ＯＬ ＡＤＤにより特定されるメモリセルからデータが
読み出される。
又、列アドレスストローブ信号ＣＡＳがローレベルであ
るときに、ライトイネーブル信号ＷＥの立ち下がりに書
き込みデータがラッチされ、メモリ素子１は行アドレス
ＲＯＩＩＩ ＡＤＤ及び列アドレスＣ０ＬＡＤＤにより
特定されるメモリセルからデータを読み出されるととも
に、このメモリセルにデータが書き込まれる。
るときに、ライトイネーブル信号ＷＥの立ち下がりに書
き込みデータがラッチされ、メモリ素子１は行アドレス
ＲＯＩＩＩ ＡＤＤ及び列アドレスＣ０ＬＡＤＤにより
特定されるメモリセルからデータを読み出されるととも
に、このメモリセルにデータが書き込まれる。
［発明が解決しようとする課題］
ところで、上記構成の従来のメモリは同一のアドレスに
より特定される同一のメモリセルに対して、読み出し動
作及び書き込み動作が同時に行なわれる。
より特定される同一のメモリセルに対して、読み出し動
作及び書き込み動作が同時に行なわれる。
しかし、従来のメモリはアクセス時間を短縮できるニブ
ルモードにおいて、異なるアドレスにより特定される異
なるメモリセルに対して読み出し動作及び書き込み動作
を同時に行なうことができなかった。
ルモードにおいて、異なるアドレスにより特定される異
なるメモリセルに対して読み出し動作及び書き込み動作
を同時に行なうことができなかった。
このため、異なるアト、レスにより特定される異なるメ
モリセルをアクセスするときは、メモリのアクセス時間
を短縮できないという問題点があった。
モリセルをアクセスするときは、メモリのアクセス時間
を短縮できないという問題点があった。
本発明は上記問題点を解決するためになされたもので、
異なるアドレスにより特定される異なるメモリセルを同
時にアクセスできる同時読み出し及び書き込みが可能な
メモリを提供することを目的とする。
異なるアドレスにより特定される異なるメモリセルを同
時にアクセスできる同時読み出し及び書き込みが可能な
メモリを提供することを目的とする。
［課題を解決するための手段］
本発明に係る同時読み出し及び書き込みが可能なメモリ
は、それぞれ固有のアドレスにより特定される複数のメ
モリセルから構成されたメモリと、読出アドレスストロ
ーブ信号がアクティブ状態になると読出アドレスをラッ
チし、このアドレスストローブ信号によりメモリをニブ
ルモードで動作させることを検出したときは、ラッチし
た読出アドレスにより特定されるメモリセル及びこのメ
モリセルに対して所定の関係を有するメモリセルからデ
ータが読み出されるようにする読出アドレス制御手段と
、メモリがニブルモードで動作しているときに、書込ア
ドレスストローブ信号がアクティブ状態になると、書込
アドレスをラッチする書込アドレス制御手段と、書込ア
ドレスがラッチされている間は、読出アドレス制御手段
をインヒビット状態にするとともに、ライトイネーブル
信号がアクティブ状態になると、書込アドレス制御手段
がラッチした書込アドレスにより特定されるメモリセル
にデータを書き込む書込制御手段とを備えている。
は、それぞれ固有のアドレスにより特定される複数のメ
モリセルから構成されたメモリと、読出アドレスストロ
ーブ信号がアクティブ状態になると読出アドレスをラッ
チし、このアドレスストローブ信号によりメモリをニブ
ルモードで動作させることを検出したときは、ラッチし
た読出アドレスにより特定されるメモリセル及びこのメ
モリセルに対して所定の関係を有するメモリセルからデ
ータが読み出されるようにする読出アドレス制御手段と
、メモリがニブルモードで動作しているときに、書込ア
ドレスストローブ信号がアクティブ状態になると、書込
アドレスをラッチする書込アドレス制御手段と、書込ア
ドレスがラッチされている間は、読出アドレス制御手段
をインヒビット状態にするとともに、ライトイネーブル
信号がアクティブ状態になると、書込アドレス制御手段
がラッチした書込アドレスにより特定されるメモリセル
にデータを書き込む書込制御手段とを備えている。
［作 用］
上記構成の同時読み出し及び書き込みが可能なメモリは
、読出アドレスストローブ信号がアクティブ状態になる
と、読出アドレス制御手段が読出アドレスをラッチし、
さらに読出アドレス制御手段がアドレスストローブ信号
によりメモリをニブルモードで動作させることを検出し
たときは、ラッチした読出アドレスにより特定されるメ
モリセル及びこのメモリセルに対して所定の関係を有す
るメモリセルからデータが読み出されるようにする。
、読出アドレスストローブ信号がアクティブ状態になる
と、読出アドレス制御手段が読出アドレスをラッチし、
さらに読出アドレス制御手段がアドレスストローブ信号
によりメモリをニブルモードで動作させることを検出し
たときは、ラッチした読出アドレスにより特定されるメ
モリセル及びこのメモリセルに対して所定の関係を有す
るメモリセルからデータが読み出されるようにする。
又、メモリをニブルモードで動作させるときは、書込ア
ドレスストローブ信号がアクティブ状態になると、書込
アドレス制御手段が書込アドレスをラッチする。
ドレスストローブ信号がアクティブ状態になると、書込
アドレス制御手段が書込アドレスをラッチする。
さらに、書込アドレスがラッチされている間、書込制御
手段が読出アドレス制御手段をインヒビット状態にする
とともに、ライトイネーブル信号がアクティブ状態にな
ると、書込アドレス制御手段のラッチした書込アドレス
により特定されるメモリセルにデータを書き込む。
手段が読出アドレス制御手段をインヒビット状態にする
とともに、ライトイネーブル信号がアクティブ状態にな
ると、書込アドレス制御手段のラッチした書込アドレス
により特定されるメモリセルにデータを書き込む。
［実施例］
以下、本発明の一実施例を添付図面を参照して詳細に説
明する。
明する。
第１図は本発明の一実施例に係る同時読み出し及び書き
込みが可能なメモリの構成図である。第１図において、
１は複数のメモリセルから構成されているメモリ素子、
２はメモリ素子１に書き込むデータを一時的に記憶する
データ人力バッファ、３はシフトレジスタ、４はメモリ
１素子から読み出したデータを一時的に記憶するデータ
出力バッファ、５はメモリ素子１の特定のメモリセルか
らデータを読み出すための読出行アドレスＲＯＷ＾ＤＤ
−Ｒ及び読出列アドレスＣＯＬ ＡＤＤ−Ｒ並びにメモ
リ素子１の特定のメモリセルにデータを書き込むための
書込行アドレスＲＯｗＡＤＤ−Ｖ及び書込列アドレスＣ
ＯＬ ＡＤＤ−Ｖを伝送するアドレスバス、６は読出行
アドレスストローブ信号ＲＡＳ−Ｒの入力により、読出
行アドレスＲＯＷ ＡＤＤ−Ｒをラッチする読み出し用
のＲＡＳ制御回路、７は読出列アドレスストローブ信号
ＣＡＳ−Ｈの入力により、読出列アドレスＣ０ＬＡＤＤ
−Ｒをラッチする読み出し用のＣＡＳ制御回路、８は書
込行アドレスストローブ信号ＲＡＳ−Ｖの入力により、
書込行アドレスＲＯＷ ＡＤＤ−Ｗをラッチする書き込
み用のＲＡＳ制御回路、９は書込列アドレスストローブ
信号ＣＡＳ−’Ｉｔの人力により、書込列アドレスＣＯ
Ｌ ＡＤＤ−Ｖをラッチする書き込み用のＣＡＳ制御回
路、１０はライトイネーブル信号ＷＥが入力される書込
制御回路、１１はメモリ素子１をニブルモードで動作さ
せることを検出するニブルモード検出回路である。
込みが可能なメモリの構成図である。第１図において、
１は複数のメモリセルから構成されているメモリ素子、
２はメモリ素子１に書き込むデータを一時的に記憶する
データ人力バッファ、３はシフトレジスタ、４はメモリ
１素子から読み出したデータを一時的に記憶するデータ
出力バッファ、５はメモリ素子１の特定のメモリセルか
らデータを読み出すための読出行アドレスＲＯＷ＾ＤＤ
−Ｒ及び読出列アドレスＣＯＬ ＡＤＤ−Ｒ並びにメモ
リ素子１の特定のメモリセルにデータを書き込むための
書込行アドレスＲＯｗＡＤＤ−Ｖ及び書込列アドレスＣ
ＯＬ ＡＤＤ−Ｖを伝送するアドレスバス、６は読出行
アドレスストローブ信号ＲＡＳ−Ｒの入力により、読出
行アドレスＲＯＷ ＡＤＤ−Ｒをラッチする読み出し用
のＲＡＳ制御回路、７は読出列アドレスストローブ信号
ＣＡＳ−Ｈの入力により、読出列アドレスＣ０ＬＡＤＤ
−Ｒをラッチする読み出し用のＣＡＳ制御回路、８は書
込行アドレスストローブ信号ＲＡＳ−Ｖの入力により、
書込行アドレスＲＯＷ ＡＤＤ−Ｗをラッチする書き込
み用のＲＡＳ制御回路、９は書込列アドレスストローブ
信号ＣＡＳ−’Ｉｔの人力により、書込列アドレスＣＯ
Ｌ ＡＤＤ−Ｖをラッチする書き込み用のＣＡＳ制御回
路、１０はライトイネーブル信号ＷＥが入力される書込
制御回路、１１はメモリ素子１をニブルモードで動作さ
せることを検出するニブルモード検出回路である。
次に、第１図に示した同時読み出し及び書き込みが可能
なメモリの動作について、第４図のタイミングチャート
を参照して説明する。
なメモリの動作について、第４図のタイミングチャート
を参照して説明する。
まず、読出行アドレスＲＯＷ ＡＤＤ−Ｒ及び読出列ア
ドレスＣＯＬ ＡＤＤ−Ｒがアドレスバスラに順次出力
され、読出行アドレスストローブ信号１？Ａｓ−Ｒ及び
読出列アドレスストローブ信号ＣＡＳ−Ｒが順次出力さ
れる。
ドレスＣＯＬ ＡＤＤ−Ｒがアドレスバスラに順次出力
され、読出行アドレスストローブ信号１？Ａｓ−Ｒ及び
読出列アドレスストローブ信号ＣＡＳ−Ｒが順次出力さ
れる。
読み出し用のＲＡＳ制御回路６は読出行アドレスストロ
ーブ信号ＲＡＳ−Ｈの立ち下がりに、読出行アドレスＲ
ＯＷ ＡＤＤ−１？をラッチする。又、読み出し用ノＣ
ＡＳ制御回路７が読出列アドレスストローブ信号ＣＡＳ
−Ｈの立ち下がりに、読出列アドレスＣ０ＬＡＤＤ−Ｉ
？をラッチする。
ーブ信号ＲＡＳ−Ｈの立ち下がりに、読出行アドレスＲ
ＯＷ ＡＤＤ−１？をラッチする。又、読み出し用ノＣ
ＡＳ制御回路７が読出列アドレスストローブ信号ＣＡＳ
−Ｈの立ち下がりに、読出列アドレスＣ０ＬＡＤＤ−Ｉ
？をラッチする。
又、ニブルモード検出回路１１は読出行アドレスストロ
ーブ信号ＲＡＳ−Ｒ及び読出列アドレスストローブ信号
ＣＡＳ−Ｈにより、メモリ素子１をニブルモードで動作
させることを検出する。
ーブ信号ＲＡＳ−Ｒ及び読出列アドレスストローブ信号
ＣＡＳ−Ｈにより、メモリ素子１をニブルモードで動作
させることを検出する。
ところで、ニブルモードの動作においては、メモリ素子
１から読み出されたデータがシフトレジスタ９に一度送
られると、読み出し動作を終了するまでは、メモリ素子
１を直接アクセスする必要がなく、読出行アドレスＲＯ
Ｗ ＡＤＤ−Ｒ及び読出列アドレスＣＯＬ ＡＤＤ−Ｒ
をラッチする必要もない。従って、この間にメモリ素子
１にデータを書き込むことができる。
１から読み出されたデータがシフトレジスタ９に一度送
られると、読み出し動作を終了するまでは、メモリ素子
１を直接アクセスする必要がなく、読出行アドレスＲＯ
Ｗ ＡＤＤ−Ｒ及び読出列アドレスＣＯＬ ＡＤＤ−Ｒ
をラッチする必要もない。従って、この間にメモリ素子
１にデータを書き込むことができる。
即ち、書込行アドレスＲＯＷ ＡＤＤ−Ｉｆ及び書込列
アドレスＣＯＬ ＡＤＤ−Ｉｆがアドレスバスラに出力
され、書込行アドレスストローブ信号ＲＡＳ−Ｖ及び書
込列アドレスストローブ信号ＣＡＳ−Ｗが出力されると
、書き込み用のＲＡＳ制御回路８は書込行アドレススト
ローブ信号ＲＡＳ−１１の立ち下がりに、書込行アドレ
スＲＯＭ ＡＤＤ−Ｖをラッチする。又、書き込み用の
ＣＡＳ制御回路９は書込列アドレスストローブ信号ＣＡ
Ｓ−Ｗの立ち下がりに、書込列アドレスＣＡＳ ＡＤＤ
−Ｖをラッチする。
アドレスＣＯＬ ＡＤＤ−Ｉｆがアドレスバスラに出力
され、書込行アドレスストローブ信号ＲＡＳ−Ｖ及び書
込列アドレスストローブ信号ＣＡＳ−Ｗが出力されると
、書き込み用のＲＡＳ制御回路８は書込行アドレススト
ローブ信号ＲＡＳ−１１の立ち下がりに、書込行アドレ
スＲＯＭ ＡＤＤ−Ｖをラッチする。又、書き込み用の
ＣＡＳ制御回路９は書込列アドレスストローブ信号ＣＡ
Ｓ−Ｗの立ち下がりに、書込列アドレスＣＡＳ ＡＤＤ
−Ｖをラッチする。
書き込み用の行アドレスストローブ信号ＲＡＳ−Ｖ及び
列アドレスストローブ信号ｃｈｓ−ｗが出力されている
間、書込制御回路ｌＯは読み出し用のＲＡＳ制御回路６
及びＣＡＳ制御回路７は内部的にインヒビット状態にし
てお（。
列アドレスストローブ信号ｃｈｓ−ｗが出力されている
間、書込制御回路ｌＯは読み出し用のＲＡＳ制御回路６
及びＣＡＳ制御回路７は内部的にインヒビット状態にし
てお（。
書込制御回路１０はライトイネーブル信号ＷＥの立ち下
がりに、メモリセル１の行アドレスＲｏｗＡＤＤ−讐及
び列アドレスＣＡＳ ＡＤＤ−Ｖにより特定されるエリ
アに対して入力データバッファ６に一時的に記憶されて
いるデータを書き込む。
がりに、メモリセル１の行アドレスＲｏｗＡＤＤ−讐及
び列アドレスＣＡＳ ＡＤＤ−Ｖにより特定されるエリ
アに対して入力データバッファ６に一時的に記憶されて
いるデータを書き込む。
Ｃ発明の効果コ
以上説明したように本発明によれば、メモリがニブルモ
ードで動作するときは、読出アドレス制御手段が読出ア
ドレスを一度ラッチすると、この読出アドレスにより特
定されるメモリセル及びこのメモリセルに対して所定の
関係を有するメモリセルからデータが読み出されるので
、新たな読出アドレスのラッチが不要になり、書込アド
レス制御手段がラッチした続出アドレスとは異なる書込
アドレスにより特定されるメモリセルにデータを書き込
むことができる同時読み出し及び書き込みが可能なメモ
リが得られるという効果を奏する。
ードで動作するときは、読出アドレス制御手段が読出ア
ドレスを一度ラッチすると、この読出アドレスにより特
定されるメモリセル及びこのメモリセルに対して所定の
関係を有するメモリセルからデータが読み出されるので
、新たな読出アドレスのラッチが不要になり、書込アド
レス制御手段がラッチした続出アドレスとは異なる書込
アドレスにより特定されるメモリセルにデータを書き込
むことができる同時読み出し及び書き込みが可能なメモ
リが得られるという効果を奏する。
第１図は本発明の一実施例に係る同時読み出し及び書き
込みが可能なメモリの構成図、第２図は従来のメモリの
構成図、第３図は第２図に示したメモリの動作を示すタ
イミングチャート、第４図は第１図に示した同時読み出
し及び書き込みが可能なメモリの動作を示・すタイミン
グチャートである。 １・・・メモリ素子、２・・・データ人力バッファ、３
・・・シフトレジスタ、４・・・データ出力バッファ、
５・・・アドレスバス、６・・・読み出し用のＲＡＳ制
御回路、７・・・読み出し用のＣＡＳ制御回路、８・・
・書き込み用のＩ？ＡＳ制御回路、９・・・書き込み用
のＣＡＳ制御回路、ＩＯ・・・書込制御回路、１１・・
・ニブルモード検出回路。
込みが可能なメモリの構成図、第２図は従来のメモリの
構成図、第３図は第２図に示したメモリの動作を示すタ
イミングチャート、第４図は第１図に示した同時読み出
し及び書き込みが可能なメモリの動作を示・すタイミン
グチャートである。 １・・・メモリ素子、２・・・データ人力バッファ、３
・・・シフトレジスタ、４・・・データ出力バッファ、
５・・・アドレスバス、６・・・読み出し用のＲＡＳ制
御回路、７・・・読み出し用のＣＡＳ制御回路、８・・
・書き込み用のＩ？ＡＳ制御回路、９・・・書き込み用
のＣＡＳ制御回路、ＩＯ・・・書込制御回路、１１・・
・ニブルモード検出回路。
Claims (1)
- 【特許請求の範囲】 それぞれ固有のアドレスにより特定される複数のメモリ
セルから構成されたメモリと、 読出アドレスストローブ信号がアクティブ状態になると
読出アドレスをラッチし、該アドレスストローブ信号に
より前記メモリをニブルモードで動作させることを検出
したときは、該ラッチした読出アドレスにより特定され
るメモリセル及び該メモリセルに対して所定の関係を有
するメモリセルからデータが読み出されるようにする読
出アドレス制御手段と、 前記メモリがニブルモードで動作しているときに、書込
アドレスストローブ信号がアクティブ状態になると、書
込アドレスをラッチする書込アドレス制御手段と、 書込アドレスがラッチされている間は、前記読出アドレ
ス制御手段をインヒビット状態にするとともに、ライト
イネーブル信号がアクティブ状態になると、前記書込ア
ドレス制御手段がラッチした書込アドレスにより特定さ
れるメモリセルにデータを書き込む書込制御手段と、 を備えたことを特徴とする同時読み出し及び書き込みが
可能なメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173803A JPH0224894A (ja) | 1988-07-14 | 1988-07-14 | 同時読み出し及び書き込みが可能なメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173803A JPH0224894A (ja) | 1988-07-14 | 1988-07-14 | 同時読み出し及び書き込みが可能なメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0224894A true JPH0224894A (ja) | 1990-01-26 |
Family
ID=15967450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173803A Pending JPH0224894A (ja) | 1988-07-14 | 1988-07-14 | 同時読み出し及び書き込みが可能なメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224894A (ja) |
-
1988
- 1988-07-14 JP JP63173803A patent/JPH0224894A/ja active Pending
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