JPS59162691A - ダイナミツクｒａｍ - Google Patents
ダイナミツクｒａｍInfo
- Publication number
- JPS59162691A JPS59162691A JP58035834A JP3583483A JPS59162691A JP S59162691 A JPS59162691 A JP S59162691A JP 58035834 A JP58035834 A JP 58035834A JP 3583483 A JP3583483 A JP 3583483A JP S59162691 A JPS59162691 A JP S59162691A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- main memory
- memory array
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、アドレスマルチプレクス方式のダイナミッ
クＲＡＭ（ランダム自アクセス・メモリ）に関する。
クＲＡＭ（ランダム自アクセス・メモリ）に関する。
近年、６４にビットダイナミ゛ツクＲＡＭのような大容
量メモリにおいては、必要なピン数を削減するためにア
ドレスヤルチプレクス方式が採用されるようになって来
た。このアドレスマルチプレクス方式ケ採用したダイナ
ミックＲＡＭにおいては、第１図に示すように、行アド
レス・ストローブ信号（以下ＲＡＳ信号と称する）の立
下がりのタイミングで８ビツトの行アドレス信号ＡＸｏ
〜Ａｘ、’に取シ込み、次に列アドレス・ストローブ信
号（以下ＣＡＳ信号と称する）の立下がりのタイミング
で列アドレス信号Ａｙｏ〜Ａｙ７に取り込むようにされ
ている。
量メモリにおいては、必要なピン数を削減するためにア
ドレスヤルチプレクス方式が採用されるようになって来
た。このアドレスマルチプレクス方式ケ採用したダイナ
ミックＲＡＭにおいては、第１図に示すように、行アド
レス・ストローブ信号（以下ＲＡＳ信号と称する）の立
下がりのタイミングで８ビツトの行アドレス信号ＡＸｏ
〜Ａｘ、’に取シ込み、次に列アドレス・ストローブ信
号（以下ＣＡＳ信号と称する）の立下がりのタイミング
で列アドレス信号Ａｙｏ〜Ａｙ７に取り込むようにされ
ている。
しかしながら、従来のダイナミックＲＡＭではスタティ
ックＲＡＭに比べてデータの読出しに時間がかかってし
まい、ａ ｐ、 ｓ ４Ｍ号の立下がりからデータが読
み出されるまでに５０〜１００ｎｓ程度の時間（ＣＡＢ
アクセス時間ｔＣＡ（１）ｋ要してしまう。
ックＲＡＭに比べてデータの読出しに時間がかかってし
まい、ａ ｐ、 ｓ ４Ｍ号の立下がりからデータが読
み出されるまでに５０〜１００ｎｓ程度の時間（ＣＡＢ
アクセス時間ｔＣＡ（１）ｋ要してしまう。
そのため、従来のアドレスマルチプレクス方式のダイナ
ミ、りＲＡＭでは、上記ＯＡＳアクセス時間ｔ。ＡＯが
全く無駄になっていＬ０そこでこの発明は、ダ・イナミ
ックＲ’Ａ Ｍにおけるメモリアレイとは別個に高速読
出し可能なスタティック形のメモリセルからなる付加メ
モリ列を設けておき、ＣＡＳアクセス時間ｔ。ＡＯ内に
この付加メモリ列内から行アドレス信号ＡＸ□に対応し
たアト１／スのデータを読み出せるようにすることによ
って、高速読出し機能を備えたダイナミックＲＡＭ會提
供することを目的とする。
ミ、りＲＡＭでは、上記ＯＡＳアクセス時間ｔ。ＡＯが
全く無駄になっていＬ０そこでこの発明は、ダ・イナミ
ックＲ’Ａ Ｍにおけるメモリアレイとは別個に高速読
出し可能なスタティック形のメモリセルからなる付加メ
モリ列を設けておき、ＣＡＳアクセス時間ｔ。ＡＯ内に
この付加メモリ列内から行アドレス信号ＡＸ□に対応し
たアト１／スのデータを読み出せるようにすることによ
って、高速読出し機能を備えたダイナミックＲＡＭ會提
供することを目的とする。
以下図面音用いてこの発明？説明する。
第２図は一例として、本発明全６４にピットダイナミッ
クＲＡＭに適用した場合のブロック構成を示す。
クＲＡＭに適用した場合のブロック構成を示す。
図において、１は主メモリアレイで、この主メモリアレ
イ１は６４にビットのメモリセルが２６５×２６５ビツ
トのマトリックス状に配設されている。主メモリアレイ
１？構成する各メモリセルは、それぞね情報蓄積用のキ
ャパシタとスイッチＭＯ８ＦＥＴとからなり、キャパシ
タに電荷があるかないかの形で情報が記憶される。
イ１は６４にビットのメモリセルが２６５×２６５ビツ
トのマトリックス状に配設されている。主メモリアレイ
１？構成する各メモリセルは、それぞね情報蓄積用のキ
ャパシタとスイッチＭＯ８ＦＥＴとからなり、キャパシ
タに電荷があるかないかの形で情報が記憶される。
２ａはＸアドレスバッファ回路、２ｂはＹアドレスバッ
ファ回路でアル。このＸアドレスノ（１，ファ回路２１
１は、ＣＰＵ等から０を給されるＲＡＳ信号の立１がり
のタイミングでＸアドレス信号ＡＸ。
ファ回路でアル。このＸアドレスノ（１，ファ回路２１
１は、ＣＰＵ等から０を給されるＲＡＳ信号の立１がり
のタイミングでＸアドレス信号ＡＸ。
〜ＡＸ７Ｆ取り込んでラッチする。Ｙアドレスノ（ツフ
ァ回路２ｂけＲＡ８信号の立下がりに続いて立下がるｃ
Ａｓ ４８号の立下がりのタイミングでＹアドレヌ信
号Ａｙｏ〜Ａ、 に取り込んでラッチする一６３ａ、
３ｂＶｒ上記Ｘ、Ｙアドレスバッファ回路２ａ、、２ｂ
から供給される内部アドレス信号によって、対応するワ
ード線とデータ純音そねそれ選択するＸデコーダ回路と
Ｘデコーダ回路である。
ァ回路２ｂけＲＡ８信号の立下がりに続いて立下がるｃ
Ａｓ ４８号の立下がりのタイミングでＹアドレヌ信
号Ａｙｏ〜Ａ、 に取り込んでラッチする一６３ａ、
３ｂＶｒ上記Ｘ、Ｙアドレスバッファ回路２ａ、、２ｂ
から供給される内部アドレス信号によって、対応するワ
ード線とデータ純音そねそれ選択するＸデコーダ回路と
Ｘデコーダ回路である。
この場合、Ｘデコーダ回路３ｂはセンスアンプ？含んで
おり、選択さワタメモリセルのデータ會増幅して出力す
る機能をも有している。
おり、選択さワタメモリセルのデータ會増幅して出力す
る機能をも有している。
次に、４け上記主メモリアレイ１とは別個に設けられた
伺加メモリ列である。この付加メモリ列４け、上記主メ
モリアレイ１内の各メモリ°列と同一ビット数すなわち
この場合２５６個のメモリセルからなり、各メモリセル
はスタティックＲＡＭのメモリセル會構成するフリップ
フロッグと同じ構成にされている。つまり、主メモリア
レイ１と付加メモリ列４とはメモリセルの構造ケ異にし
ている。
伺加メモリ列である。この付加メモリ列４け、上記主メ
モリアレイ１内の各メモリ°列と同一ビット数すなわち
この場合２５６個のメモリセルからなり、各メモリセル
はスタティックＲＡＭのメモリセル會構成するフリップ
フロッグと同じ構成にされている。つまり、主メモリア
レイ１と付加メモリ列４とはメモリセルの構造ケ異にし
ている。
そして、この付加メモリ列４全構成するメモリセルは、
上記Ｘデコーダ回路３ａによって主メモリアレイｌ内の
ワード線の選択と同時に選択さｈ１データの読出しが行
なわれるようにされている。
上記Ｘデコーダ回路３ａによって主メモリアレイｌ内の
ワード線の選択と同時に選択さｈ１データの読出しが行
なわれるようにされている。
前記Ｘデコーダ回路３ｂから出力されるデータと、この
付加メモリ列４から出力されるデータとけ、切換スイッ
チＳ２によって選択的に入出力回路５へ送られるように
されている。
付加メモリ列４から出力されるデータとけ、切換スイッ
チＳ２によって選択的に入出力回路５へ送られるように
されている。
この切換スイッチ日２は、タイミングジェネレータ６に
おいて、上記ＣＡＳ信号に基づいて形成される内部制御
信号φ。９の供ｉを受けて切シ換えらねるようにされて
いる。つま多信号φ。、がロウレベμにされている間に
は、上記切換スイッチｓ２は図に示すような状態にされ
、付加メモリ列４から出力されるデータ？入出力回路５
へ供給させる。
おいて、上記ＣＡＳ信号に基づいて形成される内部制御
信号φ。９の供ｉを受けて切シ換えらねるようにされて
いる。つま多信号φ。、がロウレベμにされている間に
は、上記切換スイッチｓ２は図に示すような状態にされ
、付加メモリ列４から出力されるデータ？入出力回路５
へ供給させる。
しかして、信号φ。、がＣＡＳ信号の立下がυに続いて
ハイレベルに変化されると、切換スイッチｓ２が切り換
えられてＸデコーダ回路３ｂから出力されるデータが入
出力回路５へ供給さｈるようにされている。
ハイレベルに変化されると、切換スイッチｓ２が切り換
えられてＸデコーダ回路３ｂから出力されるデータが入
出力回路５へ供給さｈるようにされている。
なお、この切換スイッチＳ２けＭＯＳ集積回路では、制
御信号φ。、とその反転信号φ。、によってオン状態に
される一灼のＭＯ８ＦＩＵＴにより構、成することがで
きる。
御信号φ。、とその反転信号φ。、によってオン状態に
される一灼のＭＯ８ＦＩＵＴにより構、成することがで
きる。
次に、７は８ビツトのアドレス信号全記憶することがで
きるアドレスレジスタで、このアドレスレジスタ７はメ
モリの初期設定時にＣＰＵ等から供給−ｇｈる所定のア
ドレスがセットさｈるようにきれている。
きるアドレスレジスタで、このアドレスレジスタ７はメ
モリの初期設定時にＣＰＵ等から供給−ｇｈる所定のア
ドレスがセットさｈるようにきれている。
８け上記アドレスレジスタ７の内容と、ＣＡＳ信号の立
下がりのタイミングでＹアドレスバッファ回路２ｂに取
り込まれ友Ｙアドレス＠号と？比較するためのコンパレ
ータである。このコンパレータ８ねアドレスレジスタ７
の内容と入力されたＹアドレス信号とが一致すると、ハ
イレベルの制御信号φ。を出力する。
下がりのタイミングでＹアドレスバッファ回路２ｂに取
り込まれ友Ｙアドレス＠号と？比較するためのコンパレ
ータである。このコンパレータ８ねアドレスレジスタ７
の内容と入力されたＹアドレス信号とが一致すると、ハ
イレベルの制御信号φ。を出力する。
９は書込み制御回路で、この■込み制御回路９け、外部
から供給されるライトイネーブル信号ｗｇがＲＡＳ（言
号の立下がりに続いてロウレベルに立下がると、そのと
きデータ入力端子に供給されている入力データＪ、１に
応じ女コントロール信号會出力する。このコントロール
信号けＹデコーダ回路３ｂに（Ｊ” ｉされ、−そのと
きＸデコーダ回路３ａとＹデコーダ回路３ｂとによって
選択され穴主メモリアレイ１内のメモリセルに入力デー
タが書き込まわるようにされる。
から供給されるライトイネーブル信号ｗｇがＲＡＳ（言
号の立下がりに続いてロウレベルに立下がると、そのと
きデータ入力端子に供給されている入力データＪ、１に
応じ女コントロール信号會出力する。このコントロール
信号けＹデコーダ回路３ｂに（Ｊ” ｉされ、−そのと
きＸデコーダ回路３ａとＹデコーダ回路３ｂとによって
選択され穴主メモリアレイ１内のメモリセルに入力デー
タが書き込まわるようにされる。
一方、−ト記■込み制御回路９から出力でれるコントロ
ール信号は、スイッチＦ３．＋に介して前記付加メモリ
列４に供給可能に享わている。このスイッチＳＩはコン
パレータ８の出力によってオン、オフでれるようにさね
ている。アドレスレジスタ７の内容とＹアドレス信号と
が一致し７てコンパレータ８からハイレベルの制徒ｌ信
号φ。が出力されると、スイッチＳ１がオンされて言込
み制御回路９から出力でれｆｃ人カデータに応じ女コン
トロール信号が付加メモリ列４に供給される。すると、
そのときＸデコーダ回路３ａによって選択さねている付
加メモリ列４内のメモリセルに入力データが省き込１ｈ
る。
ール信号は、スイッチＦ３．＋に介して前記付加メモリ
列４に供給可能に享わている。このスイッチＳＩはコン
パレータ８の出力によってオン、オフでれるようにさね
ている。アドレスレジスタ７の内容とＹアドレス信号と
が一致し７てコンパレータ８からハイレベルの制徒ｌ信
号φ。が出力されると、スイッチＳ１がオンされて言込
み制御回路９から出力でれｆｃ人カデータに応じ女コン
トロール信号が付加メモリ列４に供給される。すると、
そのときＸデコーダ回路３ａによって選択さねている付
加メモリ列４内のメモリセルに入力データが省き込１ｈ
る。
上記スイッチＳ１はコンパレータ８の出力音ゲートに受
けるようにさね１Ｍ０８）ランヌファゲートにより構成
することができる。
けるようにさね１Ｍ０８）ランヌファゲートにより構成
することができる。
従って、この実施例１によりげ、予め所定のＹアドレス
全アドレスレジスタ７にセットしておけば、そねと同じ
Ｙアドレス１０Ａｓ信号の立下がり時にアドレス入力端
子に供給してやることにより、付方１］メモリ列４内に
所望のブータラ省き込むことができる。
全アドレスレジスタ７にセットしておけば、そねと同じ
Ｙアドレス１０Ａｓ信号の立下がり時にアドレス入力端
子に供給してやることにより、付方１］メモリ列４内に
所望のブータラ省き込むことができる。
しかも、付加メモリ列４がスタティック形のメモリセル
で構成されている女め、データ読出し時に（ｄＲＡ Ｓ
信号の立下がりで行アドレス信号が取り込ま）１、対応
するメモリセルが選択されると素即くデータが読、み出
され、スイッチ８２に通って入出力回路５へ出力づれる
。つ１す、この実施ｆｔ１１によハば、特定のページす
なわち付加メモリ列４に記憶さねているデータは、第３
図に示すように、はぼＣ１ＡＳ信号の立上がりと同時に
出力されるようになる。そして、前信号の立下がりから
一定時間（ＯＡＳアクセス時間ｔ。Ａｏ）全経過して、
主メモリアレイ１内のデータ線レベルが研定するとスイ
ッチＳ２が切り換わり、従来と同じタイミングで主メモ
リアレイ１内のデータが出力される。
で構成されている女め、データ読出し時に（ｄＲＡ Ｓ
信号の立下がりで行アドレス信号が取り込ま）１、対応
するメモリセルが選択されると素即くデータが読、み出
され、スイッチ８２に通って入出力回路５へ出力づれる
。つ１す、この実施ｆｔ１１によハば、特定のページす
なわち付加メモリ列４に記憶さねているデータは、第３
図に示すように、はぼＣ１ＡＳ信号の立上がりと同時に
出力されるようになる。そして、前信号の立下がりから
一定時間（ＯＡＳアクセス時間ｔ。Ａｏ）全経過して、
主メモリアレイ１内のデータ線レベルが研定するとスイ
ッチＳ２が切り換わり、従来と同じタイミングで主メモ
リアレイ１内のデータが出力される。
なお、上記実７７１ｉ例のＲＡＭにおいては、Ｘデコー
ダ回路３ａによって付加メモリ列４内のデータが読み出
されるので、主メモリアレイ１内のデータ全必要とし、
付加メモリ列４内のデータを必要としない場合にも、主
メモリアレイ１内のデータの出力に先立って付加メモリ
列４内の同じＸアドレス位置のデータが出力されること
になる。しかし、このような場合には、ＯＡＳアクセス
時間ｔＯＡＯ内のデータ全無視すればよいので特に支障
はない。
ダ回路３ａによって付加メモリ列４内のデータが読み出
されるので、主メモリアレイ１内のデータ全必要とし、
付加メモリ列４内のデータを必要としない場合にも、主
メモリアレイ１内のデータの出力に先立って付加メモリ
列４内の同じＸアドレス位置のデータが出力されること
になる。しかし、このような場合には、ＯＡＳアクセス
時間ｔＯＡＯ内のデータ全無視すればよいので特に支障
はない。
また、実施例では付加メモリ列４が１列だけ設けらハて
いるものが示されているが、付加メモリ列４を２列以上
設けるとともに、これに対応してアドレスレジスタ７も
２個以上設け、ライトイネーブル信号等の外部制御信号
の適当な組合せや専用の制律ｌ信岩により一方の付カロ
メモリ列ケ選択動作きせるようなことも可能である。
いるものが示されているが、付加メモリ列４を２列以上
設けるとともに、これに対応してアドレスレジスタ７も
２個以上設け、ライトイネーブル信号等の外部制御信号
の適当な組合せや専用の制律ｌ信岩により一方の付カロ
メモリ列ケ選択動作きせるようなことも可能である。
以上曲間し穴ごとくこの発明は、主メモリアレイとｋま
別個にフリップフロップ構成（スタテイ、ツク形）のメ
モリセルからなる付加メモリ列が設けらハ、該付加メモ
リ列が行アドレス信号のみによって選択駆動されて、主
メモリアレイ内のデータの出力前すなわちＣＡＢアクセ
ス時間ｔ。ＡＯ内に付加メモリ列からデータが読み出さ
れるようにさｈているので、ある特定のページ（付加メ
モリ列）のデー タについては通常のアクセスタイムの
半分のアクセスタイムで出力が可能にされる。そのため
、ダイナミックＲＡ、ＭＫ高速読出し機能？持たせるこ
とができ、例えばブイコンシステム等において、レジス
タ用に高速メモＩＪ ’に別個に用意して用いる必要が
なくなる等の効果がある。
別個にフリップフロップ構成（スタテイ、ツク形）のメ
モリセルからなる付加メモリ列が設けらハ、該付加メモ
リ列が行アドレス信号のみによって選択駆動されて、主
メモリアレイ内のデータの出力前すなわちＣＡＢアクセ
ス時間ｔ。ＡＯ内に付加メモリ列からデータが読み出さ
れるようにさｈているので、ある特定のページ（付加メ
モリ列）のデー タについては通常のアクセスタイムの
半分のアクセスタイムで出力が可能にされる。そのため
、ダイナミックＲＡ、ＭＫ高速読出し機能？持たせるこ
とができ、例えばブイコンシステム等において、レジス
タ用に高速メモＩＪ ’に別個に用意して用いる必要が
なくなる等の効果がある。
第１図は従来のダイナミックＲＡＭにおける制拘ｌ＠号
とデータ出力とのタイミング？示すタイミングチャート
、 第２図は本発明に係Ｚ）ダイナミックＲＡＭの一実施例
を示すブロック構成図、 第３図は本発明のダイナミックＲＡＭにおける制槌１信
呆とデータ出力とのタイミングを示すタイミングチャー
トである。 １・・・主メモリアレイ、４・・・付加メモリ列、ＡＸ
ｌ・・・行アドレス信号、Ａｙｌ・・・列アドレス信号
、ＲＡＥＩ・・・制御イ言号（行アドレス・ストローブ
信号）、ＯＡＳ・・・制御信号（列アドレス・ストロー
ブ信号）、Ｄｎｕｔ・・・データ出力。 第 １ 図 第 ２ 図 第 ３ 図
とデータ出力とのタイミング？示すタイミングチャート
、 第２図は本発明に係Ｚ）ダイナミックＲＡＭの一実施例
を示すブロック構成図、 第３図は本発明のダイナミックＲＡＭにおける制槌１信
呆とデータ出力とのタイミングを示すタイミングチャー
トである。 １・・・主メモリアレイ、４・・・付加メモリ列、ＡＸ
ｌ・・・行アドレス信号、Ａｙｌ・・・列アドレス信号
、ＲＡＥＩ・・・制御イ言号（行アドレス・ストローブ
信号）、ＯＡＳ・・・制御信号（列アドレス・ストロー
ブ信号）、Ｄｎｕｔ・・・データ出力。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- １ 袢数個のメモリセルがマトリックス状に配設ｒτｆ
１て力る主メモリアレイ全仏え、外部から２回に分けて
供給されるアドレス信号に苅応するメモリセルのデータ
が読み出されるようにさねたダイナミックＲＡＭにおい
て、上記主メモリアレイとは別（１１１ｉ Ｋフリップ
フロップ構成のメモリセルから力る一または二以上の付
加メモリ列が設けられ、該付加メモリ列が上記アドレス
信号のうち最初のアドレス信号によってのみ選択駆動さ
れて、主メモリアレイ内のデータ出力前に付加メモリ列
からデータが読み出されるようにされてなることを特徴
とするダイナミックＲＡＭ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035834A JPS59162691A (ja) | 1983-03-07 | 1983-03-07 | ダイナミツクｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035834A JPS59162691A (ja) | 1983-03-07 | 1983-03-07 | ダイナミツクｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59162691A true JPS59162691A (ja) | 1984-09-13 |
Family
ID=12452992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035834A Pending JPS59162691A (ja) | 1983-03-07 | 1983-03-07 | ダイナミツクｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162691A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127056A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | デ−タ処理装置 |
-
1983
- 1983-03-07 JP JP58035834A patent/JPS59162691A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61127056A (ja) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | デ−タ処理装置 |
| USRE36482E (en) * | 1984-11-26 | 2000-01-04 | Hitachi, Ltd. | Data processor and data processing system and method for accessing a dynamic type memory using an address multiplexing system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4987559A (en) | Semiconductor memory device having a plurality of access ports | |
| US5226147A (en) | Semiconductor memory device for simple cache system | |
| US5193072A (en) | Hidden refresh of a dynamic random access memory | |
| US5864505A (en) | Random access memory with plural simultaneously operable banks | |
| KR920013444A (ko) | 대용량메모리 및 고속메모리의 반도체 메모리장치 | |
| KR950006608A (ko) | 고속순차 액세스용 행어드레스 버퍼 유니트에 독자적인 캐쉬 메모리로서 역할하는 감지 증폭기를 가진 동적 랜덤 액세스 메모리 장치 | |
| US5274596A (en) | Dynamic semiconductor memory device having simultaneous operation of adjacent blocks | |
| US6035381A (en) | Memory device including main memory storage and distinct key storage accessed using only a row address | |
| US7350018B2 (en) | Method and system for using dynamic random access memory as cache memory | |
| JPH05274862A (ja) | 半導体メモリ装置 | |
| US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
| KR100267412B1 (ko) | 블럭 기록 기능이 있는 반도체 메모리 장치 | |
| US6138214A (en) | Synchronous dynamic random access memory architecture for sequential burst mode | |
| JPH09115283A (ja) | 半導体記憶装置 | |
| JPH1069430A (ja) | 半導体記憶装置 | |
| US20040015646A1 (en) | DRAM for high-speed data access | |
| JP3179791B2 (ja) | 半導体記憶装置 | |
| JPS59162691A (ja) | ダイナミツクｒａｍ | |
| US6292404B1 (en) | Semiconductor memory | |
| US6445634B2 (en) | Serial access memory and data write/read method | |
| JPH07147085A (ja) | メモリ装置 | |
| JPS6031038B2 (ja) | 半導体記憶装置 | |
| JPS61227295A (ja) | 半導体記憶装置 | |
| JPH0729378A (ja) | メモリおよびその制御回路 | |
| JPS63155495A (ja) | 擬似スタテイツクメモリ装置 |