JP3318125B2 - Ｄｒａｍ制御回路 - Google Patents
Ｄｒａｍ制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明はリ−ドモデファイライト
処理を行うＤＲＡＭ（ダイナミック・ランダムアクセス
メモリ）制御回路に関する。
処理を行うＤＲＡＭ（ダイナミック・ランダムアクセス
メモリ）制御回路に関する。
【０００２】
【従来の技術】従来、リ−ドモデファイライト処理を行
うＤＲＡＭ制御回路は、ＤＲＡＭコントロ−ラとＤＲＡ
Ｍとを有し、ＤＲＡＭコントロ−ラは上位コントロ−ラ
からアドレスとライトデ−タとデ−タ書き替え指令とを
受けてロウアドレス及びカラムアドレスをＤＲＡＭに指
定し、ロウアドレスストロ−ブ信号、カラムアドレスス
トロ−ブ信号、リ−ド信号をそれぞれ「Ｌ」レベルに
し、デ−タバスを介してアドレスの内容を読み出した
後、リ−ド信号を「Ｈ」レベルにし、その後、ライト信
号を「Ｌ」レベルにしてライトデ−タをＤＲＡＭに転送
している。
うＤＲＡＭ制御回路は、ＤＲＡＭコントロ−ラとＤＲＡ
Ｍとを有し、ＤＲＡＭコントロ−ラは上位コントロ−ラ
からアドレスとライトデ−タとデ−タ書き替え指令とを
受けてロウアドレス及びカラムアドレスをＤＲＡＭに指
定し、ロウアドレスストロ−ブ信号、カラムアドレスス
トロ−ブ信号、リ−ド信号をそれぞれ「Ｌ」レベルに
し、デ−タバスを介してアドレスの内容を読み出した
後、リ−ド信号を「Ｈ」レベルにし、その後、ライト信
号を「Ｌ」レベルにしてライトデ−タをＤＲＡＭに転送
している。
【０００３】他方、ＤＲＡＭはロウアドレスストロ−ブ
端子、カラムアドレスストロ−ブ端子、出力イネ−ブル
端子が「Ｌ」レベルに設定された場合に、入出力端子か
ら指定されたアドレスの内容をデ−タバスに出力し、リ
−ド／ライト端子が「Ｌ」レベルに設定された場合に入
出力端子を介してデ−タバスからライトデ−タを入力し
て指定されたアドレスの内容を書き替えている。
端子、カラムアドレスストロ−ブ端子、出力イネ−ブル
端子が「Ｌ」レベルに設定された場合に、入出力端子か
ら指定されたアドレスの内容をデ−タバスに出力し、リ
−ド／ライト端子が「Ｌ」レベルに設定された場合に入
出力端子を介してデ−タバスからライトデ−タを入力し
て指定されたアドレスの内容を書き替えている。
【０００４】ところで市販のＤＲＡＭは出力イネ−ブル
端子が接地するように設定されている。（例えば株式会
社 日立製作所 半導体事業部 １９９２年発行 第１
４版「日立ＩＣメモリデ−タブック３」９２２頁〜９２
４頁 ＨＢ５６Ｇ５１２３２シリ−ズ）従って、ＤＲＡ
Ｍコントロ−ラはリ−ドサイクルを完了させ、その後、
ライトサイクルを発生させ、ＤＲＡＭに再びロウアドレ
ス及びカラムアドレスを指定し、デ−タを読み出してい
る。
端子が接地するように設定されている。（例えば株式会
社 日立製作所 半導体事業部 １９９２年発行 第１
４版「日立ＩＣメモリデ−タブック３」９２２頁〜９２
４頁 ＨＢ５６Ｇ５１２３２シリ−ズ）従って、ＤＲＡ
Ｍコントロ−ラはリ−ドサイクルを完了させ、その後、
ライトサイクルを発生させ、ＤＲＡＭに再びロウアドレ
ス及びカラムアドレスを指定し、デ−タを読み出してい
る。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭ制御回
路にあっては、リ−ドサイクル後、ロウアドレス、カラ
ムアドレスが指定されてあるにもかかわらず、ＤＲＡＭ
の出力イネ−ブル端子が常時「Ｌ」レベルに設定されて
いるので、デ−タバスをデ−タライト用に切り替えるこ
とができず、リ−ドサイクル後、再度ロウアドレススト
ロ−ブ信号、カラムアドレスストロ−ブ信号を「Ｌ」レ
ベルにして、ロウアドレス及びカラムアドレスをＤＲＡ
Ｍに指定し、ライト信号を「Ｌ」レベルにしてアドレス
の内容をライトデ−タに書き替えており、リ−ドモデフ
ァイライトの処理サイクルが長くなってしまうという問
題点があった。
路にあっては、リ−ドサイクル後、ロウアドレス、カラ
ムアドレスが指定されてあるにもかかわらず、ＤＲＡＭ
の出力イネ−ブル端子が常時「Ｌ」レベルに設定されて
いるので、デ−タバスをデ−タライト用に切り替えるこ
とができず、リ−ドサイクル後、再度ロウアドレススト
ロ−ブ信号、カラムアドレスストロ−ブ信号を「Ｌ」レ
ベルにして、ロウアドレス及びカラムアドレスをＤＲＡ
Ｍに指定し、ライト信号を「Ｌ」レベルにしてアドレス
の内容をライトデ−タに書き替えており、リ−ドモデフ
ァイライトの処理サイクルが長くなってしまうという問
題点があった。
【０００６】本発明はデ−タを書き替える際のバスサイ
クル数を少なくし、リ−ドモデファイライトの処理サイ
クルを短縮するＤＲＡＭ制御回路を提供することを目的
としている。
クル数を少なくし、リ−ドモデファイライトの処理サイ
クルを短縮するＤＲＡＭ制御回路を提供することを目的
としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明のＤＲＡＭ制御回路においては、メモリ制御部
はメモリのアクセスを制御するメモリコントローラと、
前記メモリコントローラからアドレス制御信号とデータ
制御信号を入力して擬似アドレス制御信号と擬似データ
制御信号を発生させ、前記メモリへのアクセスを制御す
る信号制御部とを備え、前記メモリコントローラが上位
制御部へ前記メモリから読み出したデータを出力後、上
位制御部から入力されたデータを前記メモリに書き込む
場合に、前記メモリコントローラは前記信号制御部へア
ドレス制御信号とデータ制御信号を出力し、前記信号制
御部は前記メモリコントローラから入力されたアドレス
制御信号とデータ制御信号に基づいて擬似アドレス制御
信号を発生してメモリに出力し、前記メモリの入出力バ
スを一旦ハイインピーダンスとさせ、その後、擬似デー
タ制御信号を変化させて上位制御部から入力されたデー
タを前記メモリコントローラを介して前記メモリの入出
力バスに出力させ、前記メモリコントローラはデータ制
御信号を前記信号制御部に出力して擬似アドレス制御信
号を変化させ、前記メモリへデータを書き込むことを特
徴とする。
に本発明のＤＲＡＭ制御回路においては、メモリ制御部
はメモリのアクセスを制御するメモリコントローラと、
前記メモリコントローラからアドレス制御信号とデータ
制御信号を入力して擬似アドレス制御信号と擬似データ
制御信号を発生させ、前記メモリへのアクセスを制御す
る信号制御部とを備え、前記メモリコントローラが上位
制御部へ前記メモリから読み出したデータを出力後、上
位制御部から入力されたデータを前記メモリに書き込む
場合に、前記メモリコントローラは前記信号制御部へア
ドレス制御信号とデータ制御信号を出力し、前記信号制
御部は前記メモリコントローラから入力されたアドレス
制御信号とデータ制御信号に基づいて擬似アドレス制御
信号を発生してメモリに出力し、前記メモリの入出力バ
スを一旦ハイインピーダンスとさせ、その後、擬似デー
タ制御信号を変化させて上位制御部から入力されたデー
タを前記メモリコントローラを介して前記メモリの入出
力バスに出力させ、前記メモリコントローラはデータ制
御信号を前記信号制御部に出力して擬似アドレス制御信
号を変化させ、前記メモリへデータを書き込むことを特
徴とする。
【０００８】
【作用】上記のように構成されたＤＲＡＭ制御回路にお
いて、メモリコントローラはデータ制御信号であるリー
ド信号を「Ｌ」レベルにし、アドレス制御信号であるカ
ラムアドレスストローブ信号を「Ｌ」レベルにすると、
信号制御部であるカラムアドレスストローブ信号制御回
路は擬似アドレス制御信号の擬似カラムアドレスストロ
ーブ信号を「Ｌ」レベルにしてメモリに出力する。メモ
リはデータを読み出して入出力バスに出力し、リード信
号が「Ｈ」レベルになると、擬似カラムアドレスストロ
ーブ信号が「Ｈ」レベルになり、入出力バスを一旦ハイ
インピーダンスにする。その後、擬似データ制御信号で
ある擬似ライト信号を「Ｌ」レベルに変化させて上位制
御部から入力されたデータをメモリの入出力バスに出力
する。メモリコントローラはデータ制御信号であるライ
ト信号を「Ｌ」レベルにすると、カラムアドレスストロ
ーブ信号制御回路は擬似カラムアドレスストローブ信号
を再び「Ｌ」レベルに変化させ、メモリへデータを書き
込む。
いて、メモリコントローラはデータ制御信号であるリー
ド信号を「Ｌ」レベルにし、アドレス制御信号であるカ
ラムアドレスストローブ信号を「Ｌ」レベルにすると、
信号制御部であるカラムアドレスストローブ信号制御回
路は擬似アドレス制御信号の擬似カラムアドレスストロ
ーブ信号を「Ｌ」レベルにしてメモリに出力する。メモ
リはデータを読み出して入出力バスに出力し、リード信
号が「Ｈ」レベルになると、擬似カラムアドレスストロ
ーブ信号が「Ｈ」レベルになり、入出力バスを一旦ハイ
インピーダンスにする。その後、擬似データ制御信号で
ある擬似ライト信号を「Ｌ」レベルに変化させて上位制
御部から入力されたデータをメモリの入出力バスに出力
する。メモリコントローラはデータ制御信号であるライ
ト信号を「Ｌ」レベルにすると、カラムアドレスストロ
ーブ信号制御回路は擬似カラムアドレスストローブ信号
を再び「Ｌ」レベルに変化させ、メモリへデータを書き
込む。
【０００９】従って本発明よれば、ＤＲＡＭの出力イネ
−ブル端子が常時「Ｌ」レベルに設定されてあっても、
リ−ドサイクル後、ロウアドレス及びカラムアドレスを
再指定せずに、デ−タバスをデ−タライト用に切り替え
ることができ、デ−タを書き替える際のバスサイクル数
を少なくし、リ−ドモデファイライトの処理サイクルを
を短縮できるのである。
−ブル端子が常時「Ｌ」レベルに設定されてあっても、
リ−ドサイクル後、ロウアドレス及びカラムアドレスを
再指定せずに、デ−タバスをデ−タライト用に切り替え
ることができ、デ−タを書き替える際のバスサイクル数
を少なくし、リ−ドモデファイライトの処理サイクルを
を短縮できるのである。
【００１０】
【実施例】本発明の実施例について図面を参照しながら
説明する。尚、各図面に共通な要素には同一符号を付
す。
説明する。尚、各図面に共通な要素には同一符号を付
す。
【００１１】図１は本発明の実施例を示すＤＲＡＭ制御
回路のブロック図である。ＤＲＡＭ制御回路は上位コン
トローラ１１に接続されたＤＲＡＭコントローラ１２と
ＤＲＡＭとカラムアドレスストローブ信号制御回路１６
とを有する。上位コントローラ１１、ＤＲＡＭコントロ
ーラ１２、カラムアドレスストローブ信号制御回路１６
にはクロック信号線ａが接続されており、動作タイミン
グ信号としてクロック信号ＣＬＫが入力される。ＤＲＡ
Ｍコントローラ１２は上位コントローラ１１とアドレス
バスｂ、ライトデータバスｃ、リードデータバスｄ及び
信号線ｅ、ｆで接続されている。アドレスバスｂは上位
コントローラ１１からＤＲＡＭコントローラ１２にアド
レスＡＤＲ１を転送する。ライトデータバスｃは上位コ
ントローラ１１からＤＲＡＭコントローラ１２にライト
データＷＴＤ−Ｐを転送し、リードデータバスｄはＤＲ
ＡＭコントローラ１２から上位コントローラ１１にリー
ドデータＲＤＤ−Ｐを転送する。
回路のブロック図である。ＤＲＡＭ制御回路は上位コン
トローラ１１に接続されたＤＲＡＭコントローラ１２と
ＤＲＡＭとカラムアドレスストローブ信号制御回路１６
とを有する。上位コントローラ１１、ＤＲＡＭコントロ
ーラ１２、カラムアドレスストローブ信号制御回路１６
にはクロック信号線ａが接続されており、動作タイミン
グ信号としてクロック信号ＣＬＫが入力される。ＤＲＡ
Ｍコントローラ１２は上位コントローラ１１とアドレス
バスｂ、ライトデータバスｃ、リードデータバスｄ及び
信号線ｅ、ｆで接続されている。アドレスバスｂは上位
コントローラ１１からＤＲＡＭコントローラ１２にアド
レスＡＤＲ１を転送する。ライトデータバスｃは上位コ
ントローラ１１からＤＲＡＭコントローラ１２にライト
データＷＴＤ−Ｐを転送し、リードデータバスｄはＤＲ
ＡＭコントローラ１２から上位コントローラ１１にリー
ドデータＲＤＤ−Ｐを転送する。
【００１２】信号線ｅはＤＲＡＭコントロ−ラ１２が上
位コントロ−ラ１１に対してリ−ドデ−タＲＤＤ−Ｐの
サンプルタイミングを示すレディ信号ＲＤＹ−Ｎを出力
し、信号線ｆは上位コントロ−ラ１１がＤＲＡＭコント
ロ−ラ１２に対してバスサイクルの起動を示すスタ−ト
信号ＳＴＴ−Ｎを出力する。
位コントロ−ラ１１に対してリ−ドデ−タＲＤＤ−Ｐの
サンプルタイミングを示すレディ信号ＲＤＹ−Ｎを出力
し、信号線ｆは上位コントロ−ラ１１がＤＲＡＭコント
ロ−ラ１２に対してバスサイクルの起動を示すスタ−ト
信号ＳＴＴ−Ｎを出力する。
【００１３】他方、ＤＲＡＭコントロ−ラ１２はＤＲＡ
Ｍ１３とアドレスバスｇ、デ−タバスｈ及び信号線ｉ、
ｎ、ｐ、ｑ、ｒ、ｓで接続されてある。アドレスバスｇ
はＤＲＡＭコントロ−ラ１２の端子ＤＡＤＲとＤＲＡＭ
１３の端子Ａとの間に接続され、ＤＲＡＭコントロ−ラ
１２からＤＲＡＭ１３にロウアドレスＤＡＤＲ及びカラ
ムアドレスＤＡＤＲを転送し、デ−タバスｈはＤＲＡＭ
コントロ−ラ１２の端子ＤＤとＤＲＡＭ１３の入出力端
子Ｉ／Ｏとの間に接続され、ＤＲＡＭコントロ−ラ１２
からＤＲＡＭ１３にデ−タＤＤ−Ｐを転送し、ＤＲＡＭ
１３からＤＲＡＭコントロ−ラ１２にデ−タＤＤ−Ｐを
転送する。
Ｍ１３とアドレスバスｇ、デ−タバスｈ及び信号線ｉ、
ｎ、ｐ、ｑ、ｒ、ｓで接続されてある。アドレスバスｇ
はＤＲＡＭコントロ−ラ１２の端子ＤＡＤＲとＤＲＡＭ
１３の端子Ａとの間に接続され、ＤＲＡＭコントロ−ラ
１２からＤＲＡＭ１３にロウアドレスＤＡＤＲ及びカラ
ムアドレスＤＡＤＲを転送し、デ−タバスｈはＤＲＡＭ
コントロ−ラ１２の端子ＤＤとＤＲＡＭ１３の入出力端
子Ｉ／Ｏとの間に接続され、ＤＲＡＭコントロ−ラ１２
からＤＲＡＭ１３にデ−タＤＤ−Ｐを転送し、ＤＲＡＭ
１３からＤＲＡＭコントロ−ラ１２にデ−タＤＤ−Ｐを
転送する。
【００１４】信号線ｉはＤＲＡＭコントローラ１２の端
子ＤＲＡＳとＤＲＡＭ１３のロウアドレスストローブ端
子ＲＡＳとの間に接続され、ＤＲＡＭコントローラ１２
がＤＲＡＭ１３に対してロウアドレスストローブ信号Ｄ
ＲＡＳ−Ｎを出力する。信号線ｎはＤＲＡＭコントロー
ラ１２の端子ＤＣＡＳとカラムアドレスストローブ信号
制御回路１６との間に接続され、ＤＲＡＭコントローラ
１２がカラムアドレスストローブ信号制御回路１６に対
してカラムアドレスストローブ信号ＤＲＡＳ−Ｎを出力
する。信号線ｐはＤＲＡＭコントローラ１２の端子ＲＤ
とカラムアドレスストローブ信号制御回路１６との間に
接続され、ＤＲＡＭコントローラ１２がカラムアドレス
ストローブ信号制御回路１６に対してリード信号ＲＤ−
Ｎを出力する。
子ＤＲＡＳとＤＲＡＭ１３のロウアドレスストローブ端
子ＲＡＳとの間に接続され、ＤＲＡＭコントローラ１２
がＤＲＡＭ１３に対してロウアドレスストローブ信号Ｄ
ＲＡＳ−Ｎを出力する。信号線ｎはＤＲＡＭコントロー
ラ１２の端子ＤＣＡＳとカラムアドレスストローブ信号
制御回路１６との間に接続され、ＤＲＡＭコントローラ
１２がカラムアドレスストローブ信号制御回路１６に対
してカラムアドレスストローブ信号ＤＲＡＳ−Ｎを出力
する。信号線ｐはＤＲＡＭコントローラ１２の端子ＲＤ
とカラムアドレスストローブ信号制御回路１６との間に
接続され、ＤＲＡＭコントローラ１２がカラムアドレス
ストローブ信号制御回路１６に対してリード信号ＲＤ−
Ｎを出力する。
【００１５】信号線ｑはＤＲＡＭコントローラ１２の端
子ＷＲとカラムアドレスストローブ信号制御回路１６と
の間に接続され、ＤＲＡＭコントローラ１２がカラムア
ドレスストローブ信号制御回路１６に対してライト信号
ＷＲ−Ｎを出力する。信号線ｒはカラムアドレスストロ
ーブ信号制御回路１６とＤＲＡＭ１３のカラムアドレス
ストローブ端子ＣＡＳとの間に接続され、カラムアドレ
スストローブ信号制御回路１６がＤＲＡＭ１３に対して
擬似カラムアドレスストローブ信号ＤＣＡＳｑ−Ｎを出
力する。信号線ｓはカラムアドレスストローブ信号制御
回路１６とＤＲＡＭ１３のリード／ライト端子ＷＥとの
間に接続され、カラムアドレスストローブ信号制御回路
１６がＤＲＡＭ１３に対して擬似ライト信号ＷＲｑ−Ｎ
を出力する。
子ＷＲとカラムアドレスストローブ信号制御回路１６と
の間に接続され、ＤＲＡＭコントローラ１２がカラムア
ドレスストローブ信号制御回路１６に対してライト信号
ＷＲ−Ｎを出力する。信号線ｒはカラムアドレスストロ
ーブ信号制御回路１６とＤＲＡＭ１３のカラムアドレス
ストローブ端子ＣＡＳとの間に接続され、カラムアドレ
スストローブ信号制御回路１６がＤＲＡＭ１３に対して
擬似カラムアドレスストローブ信号ＤＣＡＳｑ−Ｎを出
力する。信号線ｓはカラムアドレスストローブ信号制御
回路１６とＤＲＡＭ１３のリード／ライト端子ＷＥとの
間に接続され、カラムアドレスストローブ信号制御回路
１６がＤＲＡＭ１３に対して擬似ライト信号ＷＲｑ−Ｎ
を出力する。
【００１６】なお、ＤＲＡＭ１３の出力イネーブル端子
ＯＥは常時「Ｌ」レベルに設定するようになっている。
カラムアドレスストローブ信号制御回路１６はアンドゲ
ート２１，２２、オアゲート２３、インバータ２４、ナ
ンドゲート２５及びＤ型フリップフロップ２６を有す
る。アンドゲート２１はリード信号ＲＤ−Ｎ及びライト
信号ＷＲ−Ｎを入力とし、オアゲート２３はアンドゲー
ト２１の出力及びカラムアドレスストローブ信号ＤＣＡ
Ｓ−Ｎを入力とし、擬似カラムアドレスストローブ信号
ＤＣＡＳｑ−Ｎを出力する。また、インバータ２４は擬
似カラムアドレスストローブ信号ＤＣＡＳｑ−Ｎを入力
とし、ナンドゲート２５はオアゲート２３の出力及びイ
ンバータ２４の出力を入力とする。ナンドゲート２５の
出力はＤ型フリップフロップ２６に入力され、アンドゲ
ート２２はＤ型フリップフロップ２６の出力及びライト
信号ＷＲ−Ｎを入力とし、擬似ライト信号ＷＲｑ−Ｎを
出力する。
ＯＥは常時「Ｌ」レベルに設定するようになっている。
カラムアドレスストローブ信号制御回路１６はアンドゲ
ート２１，２２、オアゲート２３、インバータ２４、ナ
ンドゲート２５及びＤ型フリップフロップ２６を有す
る。アンドゲート２１はリード信号ＲＤ−Ｎ及びライト
信号ＷＲ−Ｎを入力とし、オアゲート２３はアンドゲー
ト２１の出力及びカラムアドレスストローブ信号ＤＣＡ
Ｓ−Ｎを入力とし、擬似カラムアドレスストローブ信号
ＤＣＡＳｑ−Ｎを出力する。また、インバータ２４は擬
似カラムアドレスストローブ信号ＤＣＡＳｑ−Ｎを入力
とし、ナンドゲート２５はオアゲート２３の出力及びイ
ンバータ２４の出力を入力とする。ナンドゲート２５の
出力はＤ型フリップフロップ２６に入力され、アンドゲ
ート２２はＤ型フリップフロップ２６の出力及びライト
信号ＷＲ−Ｎを入力とし、擬似ライト信号ＷＲｑ−Ｎを
出力する。
【００１７】従って、ＤＲＡＭコントロ−ラ１２が出力
するリ−ド信号ＲＤ−Ｎ及びライト信号ＷＲ−Ｎがアン
ドゲ−ト２１に入力され、アンドゲ−ト２１は論理積Ｓ
1 を出力する。論理積Ｓ1 はカラムアドレスストロ−ブ
信号ＤＣＡＳ−Ｎとともにオアゲ−ト２３に入力され、
オアゲ−ト２３は論理和を擬似カラムアドレスストロ−
ブ信号ＤＣＡＳｑ−Ｎとして出力する。擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−ＮはＤＲＡＭ１３のカ
ラムアドレスストロ−ブ端子ＣＡＳに入力される。
するリ−ド信号ＲＤ−Ｎ及びライト信号ＷＲ−Ｎがアン
ドゲ−ト２１に入力され、アンドゲ−ト２１は論理積Ｓ
1 を出力する。論理積Ｓ1 はカラムアドレスストロ−ブ
信号ＤＣＡＳ−Ｎとともにオアゲ−ト２３に入力され、
オアゲ−ト２３は論理和を擬似カラムアドレスストロ−
ブ信号ＤＣＡＳｑ−Ｎとして出力する。擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−ＮはＤＲＡＭ１３のカ
ラムアドレスストロ−ブ端子ＣＡＳに入力される。
【００１８】他方、カラムアドレスストロ−ブ信号ＤＣ
ＡＳ−Ｎはインバ−タ２４に入力されて反転し、ナンド
ゲ−ト２５に入力される。ナンドゲ−ト２５はインバ−
タ２４の出力及び擬似カラムアドレスストロ−ブ信号Ｄ
ＣＡＳｑ−Ｎを入力とし、反転論理積Ｓ2 をＤ型フリッ
プフロップ２６に対して出力する。Ｄ型フリップフロッ
プ２６は反転論理積Ｓ2 をクロック信号ＣＬＫのタイミ
ングに同期させてアンドゲ−ト２２に出力する。アンド
ゲ−ト２２は反転論理積Ｓ2 及びライト信号ＷＲ−Ｎを
入力とし、論理積を擬似ライト信号ＷＲｑ−ＮとしてＤ
ＲＡＭ１３のリ−ド／ライト端子ＷＥに出力する。
ＡＳ−Ｎはインバ−タ２４に入力されて反転し、ナンド
ゲ−ト２５に入力される。ナンドゲ−ト２５はインバ−
タ２４の出力及び擬似カラムアドレスストロ−ブ信号Ｄ
ＣＡＳｑ−Ｎを入力とし、反転論理積Ｓ2 をＤ型フリッ
プフロップ２６に対して出力する。Ｄ型フリップフロッ
プ２６は反転論理積Ｓ2 をクロック信号ＣＬＫのタイミ
ングに同期させてアンドゲ−ト２２に出力する。アンド
ゲ−ト２２は反転論理積Ｓ2 及びライト信号ＷＲ−Ｎを
入力とし、論理積を擬似ライト信号ＷＲｑ−ＮとしてＤ
ＲＡＭ１３のリ−ド／ライト端子ＷＥに出力する。
【００１９】次に図２を併用してリ−ドモデファイライ
ト処理動作について説明する。図２は本発明の実施例を
示すＤＲＡＭ制御回路のタイムチャ−トである。クロッ
ク信号ＣＬＫの立上がりタイミングｔ1 に同期させて、
上位コントロ−ラ１１はアドレスＡＤＲ1 及びライトデ
−タＷＴＤ−Ｐの転送をＤＲＡＭコントロ−ラ１２に開
始するとともにスタ−ト信号ＳＴＴ−Ｎをクロック信号
ＣＬＫの一周期分「Ｌ」レベルにして、ＤＲＡＭコント
ロ−ラ１２にデ−タＤＤ−Ｐの書き替えを指令し、ＤＲ
ＡＭ１３へのアクセスを開始する。
ト処理動作について説明する。図２は本発明の実施例を
示すＤＲＡＭ制御回路のタイムチャ−トである。クロッ
ク信号ＣＬＫの立上がりタイミングｔ1 に同期させて、
上位コントロ−ラ１１はアドレスＡＤＲ1 及びライトデ
−タＷＴＤ−Ｐの転送をＤＲＡＭコントロ−ラ１２に開
始するとともにスタ−ト信号ＳＴＴ−Ｎをクロック信号
ＣＬＫの一周期分「Ｌ」レベルにして、ＤＲＡＭコント
ロ−ラ１２にデ−タＤＤ−Ｐの書き替えを指令し、ＤＲ
ＡＭ１３へのアクセスを開始する。
【００２０】ＤＲＡＭコントロ−ラ１２はスタ−ト信号
ＳＴＴ−Ｎの「Ｌ」レベルを検出すると、アドレスバス
ｂの所定のアドレス線をロウアドレスＤＡＤＲの転送用
として選択し、クロック信号ＣＬＫの立上がりタイミン
グｔ2 に同期させて、ロウアドレスＤＡＤＲをアドレス
バスｇに出力し始める。
ＳＴＴ−Ｎの「Ｌ」レベルを検出すると、アドレスバス
ｂの所定のアドレス線をロウアドレスＤＡＤＲの転送用
として選択し、クロック信号ＣＬＫの立上がりタイミン
グｔ2 に同期させて、ロウアドレスＤＡＤＲをアドレス
バスｇに出力し始める。
【００２１】クロック信号ＣＬＫの立上がりタイミング
ｔ3 に同期させて、ＤＲＡＭコントロ−ラ１２はロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎを「Ｌ」レベルに
し、アドレスバスｇに出力したロウアドレスＤＡＤＲを
ＤＲＡＭ１３にラッチさせ、同時にリ−ド信号ＲＤ−Ｎ
を「Ｌ」レベルにしてアンドゲ−ト２１の論理積Ｓ1 を
「Ｌ」レベルにする。
ｔ3 に同期させて、ＤＲＡＭコントロ−ラ１２はロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎを「Ｌ」レベルに
し、アドレスバスｇに出力したロウアドレスＤＡＤＲを
ＤＲＡＭ１３にラッチさせ、同時にリ−ド信号ＲＤ−Ｎ
を「Ｌ」レベルにしてアンドゲ−ト２１の論理積Ｓ1 を
「Ｌ」レベルにする。
【００２２】また、ＤＲＡＭコントロ−ラ１２はアドレ
スバスｂの所定のアドレス線をカラムアドレスＤＡＤＲ
の転送用として選択し、クロック信号ＣＬＫの立上がり
タイミングｔ4 に同期させて、カラムアドレスＤＡＤＲ
をアドレスバスｇに出力し始める。ＤＲＡＭコントロ−
ラ１２は、クロック信号ＣＬＫの立上がりタイミングｔ
5 に同期させて、カラムアドレスストロ−ブ信号ＤＣＡ
Ｓ−Ｎを「Ｌ」レベルにし、アドレスバスｇに出力した
カラムアドレスＤＡＤＲをＤＲＡＭ１３にラッチさせ
る。同時に擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎも「Ｌ」レベルになる。
スバスｂの所定のアドレス線をカラムアドレスＤＡＤＲ
の転送用として選択し、クロック信号ＣＬＫの立上がり
タイミングｔ4 に同期させて、カラムアドレスＤＡＤＲ
をアドレスバスｇに出力し始める。ＤＲＡＭコントロ−
ラ１２は、クロック信号ＣＬＫの立上がりタイミングｔ
5 に同期させて、カラムアドレスストロ−ブ信号ＤＣＡ
Ｓ−Ｎを「Ｌ」レベルにし、アドレスバスｇに出力した
カラムアドレスＤＡＤＲをＤＲＡＭ１３にラッチさせ
る。同時に擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎも「Ｌ」レベルになる。
【００２３】ＤＲＡＭ１３は常時「Ｌ」レベルに設定さ
れてある出力イネ−ブル端子ＯＥに加えてロウアドレス
ストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスストロ−
ブ信号ＤＣＡＳ−Ｎも「Ｌ」レベルに設定されると、ラ
ッチされたロウアドレスＤＡＤＲ及びカラムアドレスＤ
ＡＤＲによって選択されたアドレスＡＤＲ1 のデ−タＤ
Ｄ−Ｐを所定のタイミングでデ−タバスｈに転送し始め
る。
れてある出力イネ−ブル端子ＯＥに加えてロウアドレス
ストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスストロ−
ブ信号ＤＣＡＳ−Ｎも「Ｌ」レベルに設定されると、ラ
ッチされたロウアドレスＤＡＤＲ及びカラムアドレスＤ
ＡＤＲによって選択されたアドレスＡＤＲ1 のデ−タＤ
Ｄ−Ｐを所定のタイミングでデ−タバスｈに転送し始め
る。
【００２４】他方、ＤＲＡＭコントロ−ラ１２はデ−タ
バスｈを介して転送されてきたデ−タＤＤ−Ｐをリ−ド
デ−タバスｄに出力するとともに、クロック信号ＣＬＫ
の立上がりタイミングｔ6 に同期させて、レディ信号Ｒ
ＤＹ−Ｎをクロック信号ＣＬＫの一周期分「Ｌ」レベル
にして、ＤＲＡＭ１３が出力したデ−タＤＤ−Ｐを取り
込むサンプルタイミングを上位コントロ−ラ１１に指示
する。上位コントロ−ラ１１はレディ信号ＲＤＹ−Ｎの
「Ｌ」レベルを検出してリ−ドデ−タバスｄに出力され
たデ−タＤＤ−Ｐをリ−ドデ−タＲＤＤ−Ｐとして取り
込む。
バスｈを介して転送されてきたデ−タＤＤ−Ｐをリ−ド
デ−タバスｄに出力するとともに、クロック信号ＣＬＫ
の立上がりタイミングｔ6 に同期させて、レディ信号Ｒ
ＤＹ−Ｎをクロック信号ＣＬＫの一周期分「Ｌ」レベル
にして、ＤＲＡＭ１３が出力したデ−タＤＤ−Ｐを取り
込むサンプルタイミングを上位コントロ−ラ１１に指示
する。上位コントロ−ラ１１はレディ信号ＲＤＹ−Ｎの
「Ｌ」レベルを検出してリ−ドデ−タバスｄに出力され
たデ−タＤＤ−Ｐをリ−ドデ−タＲＤＤ−Ｐとして取り
込む。
【００２５】ＤＲＡＭコントロ−ラ１２は、クロック信
号ＣＬＫの立上がりタイミングｔ7に同期させて、リ−
ド信号ＲＤ−Ｎを「Ｈ」レベルにする。これにより、カ
ラムアドレスストロ−ブ信号制御回路の擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルにな
る。なお、リ−ド信号ＲＤ−Ｎが「Ｈ」レベルになった
ことにより、論理積Ｓ1 は「Ｈ」レベルになり、反転論
理積Ｓ2 は「Ｌ」レベルになる。
号ＣＬＫの立上がりタイミングｔ7に同期させて、リ−
ド信号ＲＤ−Ｎを「Ｈ」レベルにする。これにより、カ
ラムアドレスストロ−ブ信号制御回路の擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルにな
る。なお、リ−ド信号ＲＤ−Ｎが「Ｈ」レベルになった
ことにより、論理積Ｓ1 は「Ｈ」レベルになり、反転論
理積Ｓ2 は「Ｌ」レベルになる。
【００２６】ところで、ＤＲＡＭ１３はロウアドレスス
トロ−ブ端子ＲＡＳ、カラムアドレスストロ−ブ端子Ｃ
ＡＳ及び出力イネ−ブル端子ＯＥがすべて「Ｌ」レベル
に設定されたとき出力を入出力端子Ｉ／Ｏから可能に設
定されてある。
トロ−ブ端子ＲＡＳ、カラムアドレスストロ−ブ端子Ｃ
ＡＳ及び出力イネ−ブル端子ＯＥがすべて「Ｌ」レベル
に設定されたとき出力を入出力端子Ｉ／Ｏから可能に設
定されてある。
【００２７】本発明の場合には擬似カラムアドレススト
ロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルになることに
より、ＤＲＡＭ１３のカラムアドレスストロ−ブ端子Ｃ
ＡＳが「Ｈ」レベルに設定されるので、入出力端子Ｉ／
Ｏをハイインピ−ダンスにすることができる。この結
果、ＤＲＡＭ１３はデ−タバスｈへの出力を所定のタイ
ミングで停止する。
ロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルになることに
より、ＤＲＡＭ１３のカラムアドレスストロ−ブ端子Ｃ
ＡＳが「Ｈ」レベルに設定されるので、入出力端子Ｉ／
Ｏをハイインピ−ダンスにすることができる。この結
果、ＤＲＡＭ１３はデ−タバスｈへの出力を所定のタイ
ミングで停止する。
【００２８】従って、ＤＲＡＭ１３の出力イネ−ブル端
子ＯＥが常時「Ｌ」レベルに設定されていても、カラム
アドレスストロ−ブ端子ＣＡＳを「Ｈ」レベルに設定す
ることにより入出力端子Ｉ／Ｏをハイインピ−ダンスに
することができる。
子ＯＥが常時「Ｌ」レベルに設定されていても、カラム
アドレスストロ−ブ端子ＣＡＳを「Ｈ」レベルに設定す
ることにより入出力端子Ｉ／Ｏをハイインピ−ダンスに
することができる。
【００２９】このようにしてロウアドレスＤＡＤＲ及び
カラムアドレスＤＡＤＲによって選択されたアドレスＡ
ＤＲ1 のデ−タＤＤ−Ｐをリ−ドデ−タＤＤ−Ｐとして
読み出すことができ、デ−タＤＤ−Ｐの読み出しが終了
すると、入出力端子Ｉ／Ｏがハイインピ−ダンスになる
ので、ライトデ−タＷＴＤ−Ｐの書き込みを開始するこ
とが可能になる。
カラムアドレスＤＡＤＲによって選択されたアドレスＡ
ＤＲ1 のデ−タＤＤ−Ｐをリ−ドデ−タＤＤ−Ｐとして
読み出すことができ、デ−タＤＤ−Ｐの読み出しが終了
すると、入出力端子Ｉ／Ｏがハイインピ−ダンスになる
ので、ライトデ−タＷＴＤ−Ｐの書き込みを開始するこ
とが可能になる。
【００３０】次に、クロック信号ＣＬＫの立上がりタイ
ミングｔ8 に同期させて、擬似ライト信号ＷＲｑ−Ｎを
「Ｌ」レベルにすることによって、ＤＲＡＭコントロ−
ラ１２はライトデ−タバスｃのライトデ−タＷＴＤ−Ｐ
をデ−タＤＤ−Ｐとしてデ−タバスｈに出力し始める。
ＤＲＡＭコントロ−ラ１２は、クロック信号ＣＬＫの立
上がりタイミングｔ9 に同期させて、ライト信号ＷＲ−
Ｎを「Ｌ」レベルにする。これにより、クロック信号Ｃ
ＬＫの立上がりタイミングｔ7 において「Ｈ」レベルに
設定された擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎが再び「Ｌ」レベルに設定される。なお、ライト
信号ＷＲ−Ｎが「Ｌ」レベルになったことにより、論理
積Ｓ1 は「Ｌ」レベルになり、反転論理積Ｓ2 は「Ｈ」
レベルになる。
ミングｔ8 に同期させて、擬似ライト信号ＷＲｑ−Ｎを
「Ｌ」レベルにすることによって、ＤＲＡＭコントロ−
ラ１２はライトデ−タバスｃのライトデ−タＷＴＤ−Ｐ
をデ−タＤＤ−Ｐとしてデ−タバスｈに出力し始める。
ＤＲＡＭコントロ−ラ１２は、クロック信号ＣＬＫの立
上がりタイミングｔ9 に同期させて、ライト信号ＷＲ−
Ｎを「Ｌ」レベルにする。これにより、クロック信号Ｃ
ＬＫの立上がりタイミングｔ7 において「Ｈ」レベルに
設定された擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎが再び「Ｌ」レベルに設定される。なお、ライト
信号ＷＲ−Ｎが「Ｌ」レベルになったことにより、論理
積Ｓ1 は「Ｌ」レベルになり、反転論理積Ｓ2 は「Ｈ」
レベルになる。
【００３１】したがって、ＤＲＡＭ１３はクロック信号
ＣＬＫの立上がりタイミングｔ9 においてアドレスバス
ｇに出力されたアドレスＡＤＲ1 をカラムアドレスＤＡ
ＤＲとしてラッチする。カラムアドレスＤＡＤＲはクロ
ック信号ＣＬＫの立上がりタイミングｔ5 においてラッ
チされたカラムアドレスＤＡＤＲと同じ内容である。
ＣＬＫの立上がりタイミングｔ9 においてアドレスバス
ｇに出力されたアドレスＡＤＲ1 をカラムアドレスＤＡ
ＤＲとしてラッチする。カラムアドレスＤＡＤＲはクロ
ック信号ＣＬＫの立上がりタイミングｔ5 においてラッ
チされたカラムアドレスＤＡＤＲと同じ内容である。
【００３２】ＤＲＡＭ１３のリ−ド／ライト端子ＷＥは
クロック信号ＣＬＫの立上がりタイミングｔ8 において
擬似ライト信号ＷＲｑ−Ｎにより既に「Ｌ」レベルに設
定されているので、クロック信号ＣＬＫの立上がりタイ
ミングｔ3 においてラッチされたロウアドレスＤＡＤＲ
及び立上がりタイミングｔ9 においてラッチされたカラ
ムアドレスＤＡＤＲによって選択されたアドレスＡＤＲ
1 に、デ−タバスｈに出力されている新たなデ−タＤＤ
−Ｐを書き込む。
クロック信号ＣＬＫの立上がりタイミングｔ8 において
擬似ライト信号ＷＲｑ−Ｎにより既に「Ｌ」レベルに設
定されているので、クロック信号ＣＬＫの立上がりタイ
ミングｔ3 においてラッチされたロウアドレスＤＡＤＲ
及び立上がりタイミングｔ9 においてラッチされたカラ
ムアドレスＤＡＤＲによって選択されたアドレスＡＤＲ
1 に、デ−タバスｈに出力されている新たなデ−タＤＤ
−Ｐを書き込む。
【００３３】ＤＲＡＭコントロ−ラ１２は、クロック信
号ＣＬＫの立上がりタイミングｔ11に同期させてロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスス
トロ−ブ信号ＤＣＡＳ−Ｎ及びライト信号ＷＲ−Ｎを
「Ｈ」レベルにして、リ−ドモデファイライト処理を完
了させる。
号ＣＬＫの立上がりタイミングｔ11に同期させてロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスス
トロ−ブ信号ＤＣＡＳ−Ｎ及びライト信号ＷＲ−Ｎを
「Ｈ」レベルにして、リ−ドモデファイライト処理を完
了させる。
【００３４】従って、デ−タＤＤ−Ｐを書き込む際にロ
ウアドレスＤＡＤＲを再度設定する必要がなく、バスサ
イクル数を少なくすることができるとともに、デ−タＤ
Ｄ−Ｐを書き替える時間を短くすることができる。
ウアドレスＤＡＤＲを再度設定する必要がなく、バスサ
イクル数を少なくすることができるとともに、デ−タＤ
Ｄ−Ｐを書き替える時間を短くすることができる。
【００３５】本実施例においては、クロック信号ＣＬＫ
の立上がりタイミングに同期させて各制御信号を出力す
るようにしているが、ＤＲＡＭ１３が要求するタイミン
グの条件を満たすものであれば、リレ−等のタイミング
発生手段を使用してもよい。また、本発明はＤＲＡＭの
出力イネ−ブル端子ＯＥが常時「Ｌ」レベルに設定され
ていないＤＲＡＭに適用できるので、出力イネ−ブル端
子ＯＥが接地されているＤＲＡＭと接地されていないＤ
ＲＡＭとが混在するＤＲＡＭモジュ−ルに適用できる。
の立上がりタイミングに同期させて各制御信号を出力す
るようにしているが、ＤＲＡＭ１３が要求するタイミン
グの条件を満たすものであれば、リレ−等のタイミング
発生手段を使用してもよい。また、本発明はＤＲＡＭの
出力イネ−ブル端子ＯＥが常時「Ｌ」レベルに設定され
ていないＤＲＡＭに適用できるので、出力イネ−ブル端
子ＯＥが接地されているＤＲＡＭと接地されていないＤ
ＲＡＭとが混在するＤＲＡＭモジュ−ルに適用できる。
【００３６】
【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。
ているので以下に記載される効果を奏する。
【００３７】メモリ制御部はメモリのアクセスを制御す
るメモリコントローラと、メモリコントローラからアド
レス制御信号とデータ制御信号を入力して擬似アドレス
制御信号と擬似データ制御信号を発生させ、メモリへの
アクセスを制御する制御信号部とを備え、メモリの入出
力バスをハイインピーダンスにし、擬似データ制御信号
を変化させてデータを入出力バスに出力し、擬似アドレ
ス制御信号を変化させてメモリにデータを書き込むの
で、メモリの出力イネーブル端子が常時「Ｌ」レベルに
設定されてあっても、リードサイクル後、アドレスを再
指定せずに入出力バスをデータライト用に切り替えるこ
とができ、データを書き替える際のバスサイクル数を少
なくし、データの書き替え時間を短縮できる。
るメモリコントローラと、メモリコントローラからアド
レス制御信号とデータ制御信号を入力して擬似アドレス
制御信号と擬似データ制御信号を発生させ、メモリへの
アクセスを制御する制御信号部とを備え、メモリの入出
力バスをハイインピーダンスにし、擬似データ制御信号
を変化させてデータを入出力バスに出力し、擬似アドレ
ス制御信号を変化させてメモリにデータを書き込むの
で、メモリの出力イネーブル端子が常時「Ｌ」レベルに
設定されてあっても、リードサイクル後、アドレスを再
指定せずに入出力バスをデータライト用に切り替えるこ
とができ、データを書き替える際のバスサイクル数を少
なくし、データの書き替え時間を短縮できる。
【図１】本発明の実施例を示すＤＲＡＭ制御回路のブロ
ック図である。
ック図である。
【図２】本発明の実施例を示すＤＲＡＭ制御回路のタイ
ムチャ−トである。
ムチャ−トである。
１１ 上位コントロ−ラ １２ ＤＲＡＭコントロ−ラ １３ ＤＲＡＭ １６ カラムアドレスストロ−ブ信号制御回路 ＡＤＲ1 アドレス ＤＡＤＲ ロウアドレス、カラムアドレス ＤＲＡＳ−Ｎ ロウアドレスストロ−ブ信号 ＤＣＡＳ−Ｎ カラムアドレスストロ−ブ信号 ＲＤ−Ｎ リ−ド信号 ＷＲ−Ｎ ライト信号 ＤＤ−Ｐ デ−タ ＣＡＳ カラムアドレスストロ−ブ端子 Ｉ／Ｏ 入出力端子 ＷＥ リ−ド／ライト端子 ＤＣＡＳｑ−Ｎ 擬似カラムアドレスストロ−ブ信号 ＷＲｑ−Ｎ 擬似ライト信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G11C 11/34
Claims (1)
- 【請求項１】 メモリと、 前記メモリの入出力バスからデータを読み込んで上位制
御部にデータを出力し、上位制御部からデータを入力し
て前記メモリの入出力バスを使用してデータを書き込む
メモリ制御部とを備えたＤＲＡＭ制御回路において、 前記メモリ制御部は前記メモリのアクセスを制御するメ
モリコントローラと、前記メモリコントローラからアド
レス制御信号とデータ制御信号を入力して擬似アドレス
制御信号と擬似データ制御信号を発生させ、前記メモリ
へのアクセスを制御する信号制御部とを備え、 前記メモリコントローラが上位制御部へ前記メモリから
読み出したデータを出力後、上位制御部から入力された
データを前記メモリに書き込む場合に、 前記メモリコントローラは前記信号制御部へアドレス制
御信号とデータ制御信号を出力し、 前記信号制御部は前記メモリコントローラから入力され
たアドレス制御信号とデータ制御信号に基づいて擬似ア
ドレス制御信号を発生して前記メモリに出力し、前記メ
モリの入出力バスを一旦ハイインピーダンスとさせ、そ
の後、擬似データ制御信号を変化させて上位制御部から
入力されたデータを前記メモリコントローラを介して前
記メモリの入出力バスに出力させ、 前記メモリコントローラはデータ制御信号を前記信号制
御部に出力して擬似アドレス制御信号を変化させ、前記
メモリへデータを書き込むことを特徴とするＤＲＡＭ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20833694A JP3318125B2 (ja) | 1993-09-17 | 1994-09-01 | Ｄｒａｍ制御回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-231641 | 1993-09-17 | ||
| JP23164193 | 1993-09-17 | ||
| JP20833694A JP3318125B2 (ja) | 1993-09-17 | 1994-09-01 | Ｄｒａｍ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07134675A JPH07134675A (ja) | 1995-05-23 |
| JP3318125B2 true JP3318125B2 (ja) | 2002-08-26 |
Family
ID=26516778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20833694A Expired - Fee Related JP3318125B2 (ja) | 1993-09-17 | 1994-09-01 | Ｄｒａｍ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318125B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100755064B1 (ko) * | 2005-12-13 | 2007-09-06 | 주식회사 하이닉스반도체 | 내부 어드레스 생성 회로 |
-
1994
- 1994-09-01 JP JP20833694A patent/JP3318125B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07134675A (ja) | 1995-05-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020604 |
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