JPH07134675A - Ｄｒａｍ制御回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＤＲＡＭをリードアフタライトするときのサ
イクル数を少なくし、デ−タを書き替え時間を短縮す
る。 【構成】 ＤＲＡＭ制御回路１０は、ＤＲＡＭ１３と、
上位コントロ−ラ１１からアドレスとライトデ−タとデ
−タ書き替え指令とを受けてロウアドレス及びカラムア
ドレスをＤＲＡＭ１３に指定するＤＲＡＭコントロ−ラ
１２と、ＤＲＡＭコントロ−ラ１２からカラムアドレス
ストロ−ブ信号ＤＣＡＳ−Ｎ、リ−ド信号ＲＤ−Ｎ及び
ライト信号ＷＲ−Ｎを入力して擬似カラムアドレススト
ロ−ブ信号ＤＣＡＳｑ−Ｎ及び擬似ライト信号ＷＲｑ−
Ｎを発生させ、擬似カラムアドレスストロ−ブ信号ＤＣ
ＡＳｑ−ＮをＤＲＡＭ１３のカラムアドレスストロ−ブ
端子に入力させ、擬似ライト信号ＷＲｑ−ＮをＤＲＡＭ
のリ−ド／ライト端子に入力させるカラムアドレススト
ロ−ブ信号制御回路１６とを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリ−ドモデファイライト
処理を行うＤＲＡＭ（ダイナミック・ランダムアクセス
メモリ）制御回路に関する。

【０００２】

【従来の技術】従来、リ−ドモデファイライト処理を行
うＤＲＡＭ制御回路は、ＤＲＡＭコントロ−ラとＤＲＡ
Ｍとを有し、ＤＲＡＭコントロ−ラは上位コントロ−ラ
からアドレスとライトデ−タとデ−タ書き替え指令とを
受けてロウアドレス及びカラムアドレスをＤＲＡＭに指
定し、ロウアドレスストロ−ブ信号、カラムアドレスス
トロ−ブ信号、リ−ド信号をそれぞれ「Ｌ」レベルに
し、デ−タバスを介してアドレスの内容を読み出した
後、リ−ド信号を「Ｈ」レベルにし、その後、ライト信
号を「Ｌ」レベルにしてライトデ−タをＤＲＡＭに転送
している。

【０００３】他方、ＤＲＡＭはロウアドレスストロ−ブ
端子、カラムアドレスストロ−ブ端子、出力イネ−ブル
端子が「Ｌ」レベルに設定された場合に、入出力端子か
ら指定されたアドレスの内容をデ−タバスに出力し、リ
−ド／ライト端子が「Ｌ」レベルに設定された場合に入
出力端子を介してデ−タバスからライトデ−タを入力し
て指定されたアドレスの内容を書き替えている。

【０００４】ところで市販のＤＲＡＭは出力イネ−ブル
端子が接地するように設定されている。（例えば株式会
社 日立製作所 半導体事業部 １９９２年発行 第１
４版「日立ＩＣメモリデ−タブック３」９２２頁〜９２
４頁 ＨＢ５６Ｇ５１２３２シリ−ズ）従って、ＤＲＡ
Ｍコントロ−ラはリ−ドサイクルを完了させ、その後、
ライトサイクルを発生させ、ＤＲＡＭに再びロウアドレ
ス及びカラムアドレスを指定し、デ−タを読み出してい
る。

【０００５】

【発明が解決しようとする課題】従来のＤＲＡＭ制御回
路にあっては、リ−ドサイクル後、ロウアドレス、カラ
ムアドレスが指定されてあるにもかかわらず、ＤＲＡＭ
の出力イネ−ブル端子が常時「Ｌ」レベルに設定されて
いるので、デ−タバスをデ−タライト用に切り替えるこ
とができず、リ−ドサイクル後、再度ロウアドレススト
ロ−ブ信号、カラムアドレスストロ−ブ信号を「Ｌ」レ
ベルにして、ロウアドレス及びカラムアドレスをＤＲＡ
Ｍに指定し、ライト信号を「Ｌ」レベルにしてアドレス
の内容をライトデ−タに書き替えており、リ−ドモデフ
ァイライトの処理サイクルが長くなってしまうという問
題点があった。

【０００６】本発明はデ−タを書き替える際のバスサイ
クル数を少なくし、リ−ドモデファイライトの処理サイ
クルを短縮するＤＲＡＭ制御回路を提供することを目的
としている。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に本発明のＤＲＡＭ制御回路においては、カラムアドレ
スストロ−ブ信号、リ−ド信号及びライト信号に基づい
て擬似カラムアドレスストロ−ブ信号及び擬似ライト信
号を発生させ、その擬似カラムアドレスストロ−ブ信号
をＤＲＡＭのカラムアドレスストロ−ブ端子に入力さ
せ、擬似ライト信号をＤＲＡＭのリ−ド／ライト端子に
入力させるカラムアドレスストロ−ブ信号制御回路を設
けたものである。

【０００８】

【作用】上記のように構成されたＤＲＡＭ制御回路のカ
ラムアドレスストロ−ブ信号、リ−ド信号及びライト信
号を「Ｌ」レベルすると、カラムアドレスストロ−ブ信
号制御回路が「Ｌ」レベルの擬似カラムアドレスストロ
−ブ信号を発生して指定されたアドレスの内容を読み出
し、リ−ド信号が「Ｈ」レベルになると、擬似カラムア
ドレスストロ−ブ信号を「Ｈ」レベルにして入出力端子
をハイインピ−ダンスにし、その入出力端子がハイイン
ピ−ダンスにあるとき、擬似ライト信号を「Ｌ」レベル
にしてライトデ−タをデ−タバスに出力し、さらに擬似
カラムアドレスストロ−ブ信号を「Ｌ」レベルにすると
指定されたアドレスの内容を指定されたライトデ−タに
書き替える。

【０００９】従って本発明よれば、ＤＲＡＭの出力イネ
−ブル端子が常時「Ｌ」レベルに設定されてあっても、
リ−ドサイクル後、ロウアドレス及びカラムアドレスを
再指定せずに、デ−タバスをデ−タライト用に切り替え
ることができ、デ−タを書き替える際のバスサイクル数
を少なくし、リ−ドモデファイライトの処理サイクルを
を短縮できるのである。

【００１０】

【実施例】本発明の実施例について図面を参照しながら
説明する。尚、各図面に共通な要素には同一符号を付
す。

【００１１】図１は本発明の実施例を示すＤＲＡＭ制御
回路のブロック図である。ＤＲＡＭ制御回路１０は上位
コントロ−ラ１１に接続されたＤＲＡＭコントロ−ラ１
２とＤＲＡＭとカラムアドレスストロ−ブ信号制御回路
とを有する。上位コントロ−ラ１１、ＤＲＡＭコントロ
−ラ１２、カラムアドレスストロ−ブ信号制御回路には
クロック信号線ａが接続されており、動作タイミング信
号としてクロック信号ＣＬＫが入力される。ＤＲＡＭコ
ントロ−ラ１２は上位コントロ−ラ１１とアドレスバス
ｂ、ライトデ−タバスｃ、リ−ドデ−タバスｄ及び信号
線ｅ、ｆで接続されてある。アドレスバスｂは上位コン
トロ−ラ１１からＤＲＡＭコントロ−ラ１２にアドレス
ＡＤＲ1 を転送する。ライトデ−タバスｃは上位コント
ロ−ラ１１からＤＲＡＭコントロ−ラ１２にライトデ−
タＷＴＤ−Ｐを転送し、リ−ドデ−タバスｄはＤＲＡＭ
コントロ−ラ１２から上位コントロ−ラ１１にリ−ドデ
−タＲＤＤ−Ｐを転送する。

【００１２】信号線ｅはＤＲＡＭコントロ−ラ１２が上
位コントロ−ラ１１に対してリ−ドデ−タＲＤＤ−Ｐの
サンプルタイミングを示すレディ信号ＲＤＹ−Ｎを出力
し、信号線ｆは上位コントロ−ラ１１がＤＲＡＭコント
ロ−ラ１２に対してバスサイクルの起動を示すスタ−ト
信号ＳＴＴ−Ｎを出力する。

【００１３】他方、ＤＲＡＭコントロ−ラ１２はＤＲＡ
Ｍ１３とアドレスバスｇ、デ−タバスｈ及び信号線ｉ、
ｎ、ｐ、ｑ、ｒ、ｓで接続されてある。アドレスバスｇ
はＤＲＡＭコントロ−ラ１２の端子ＤＡＤＲとＤＲＡＭ
１３の端子Ａとの間に接続され、ＤＲＡＭコントロ−ラ
１２からＤＲＡＭ１３にロウアドレスＤＡＤＲ及びカラ
ムアドレスＤＡＤＲを転送し、デ−タバスｈはＤＲＡＭ
コントロ−ラ１２の端子ＤＤとＤＲＡＭ１３の入出力端
子Ｉ／Ｏとの間に接続され、ＤＲＡＭコントロ−ラ１２
からＤＲＡＭ１３にデ−タＤＤ−Ｐを転送し、ＤＲＡＭ
１３からＤＲＡＭコントロ−ラ１２にデ−タＤＤ−Ｐを
転送する。

【００１４】信号線ｉはＤＲＡＭコントロ−ラ１２の端
子ＤＲＡＳとＤＲＡＭ１３のロウアドレスストロ−ブ端
子ＲＡＳとの間に接続され、ＤＲＡＭコントロ−ラ１２
がＤＲＡＭ１３に対してロウアドレスストロ−ブ信号Ｄ
ＲＡＳ−Ｎを出力する。信号線ｎはＤＲＡＭコントロ−
ラ１２の端子ＤＣＡＳとカラムアドレスストロ−ブ信号
制御回路との間に接続され、ＤＲＡＭコントロ−ラ１２
がカラムアドレスストロ−ブ信号制御回路に対してカラ
ムアドレスストロ−ブ信号ＤＣＡＳ−Ｎを出力する。信
号線ｐはＤＲＡＭコントロ−ラ１２の端子ＲＤとカラム
アドレスストロ−ブ信号制御回路との間に接続され、Ｄ
ＲＡＭコントロ−ラ１２がカラムアドレスストロ−ブ信
号制御回路に対してリ−ド信号ＲＤ−Ｎを出力する。

【００１５】信号線ｑはＤＲＡＭコントロ−ラ１２の端
子ＷＲとカラムアドレスストロ−ブ信号制御回路との間
に接続され、ＤＲＡＭコントロ−ラ１２がカラムアドレ
スストロ−ブ信号制御回路に対してライト信号ＷＲ−Ｎ
を出力する。信号線ｒはカラムアドレスストロ−ブ信号
制御回路とＤＲＡＭ１３のカラムアドレスストロ−ブ端
子ＣＡＳとの間に接続され、カラムアドレスストロ−ブ
信号制御回路がＤＲＡＭ１３に対して擬似カラムアドレ
スストロ−ブ信号ＤＣＡＳｑ−Ｎを出力する。信号線ｓ
はカラムアドレスストロ−ブ信号制御回路とＤＲＡＭ１
３のリ−ド／ライト端子ＷＥとの間に接続され、カラム
アドレスストロ−ブ信号制御回路がＤＲＡＭ１３に対し
て擬似ライト信号ＷＲｑ−Ｎを出力する。

【００１６】なお、ＤＲＡＭ１３の出力イネ−ブル端子
ＯＥは常時「Ｌ」レベルに設定するようになっている。
カラムアドレスストロ−ブ信号制御回路はアンドゲ−ト
２１，２２、オアゲ−ト２３、インバ−タ２４、ナンド
ゲ−ト２５及びＤ型フリップフロップ２６を有する。ア
ンドゲ−ト２１はリ−ド信号ＲＤ−Ｎ及びライト信号Ｗ
Ｒ−Ｎを入力とし、オアゲ−ト２３はアンドゲ−ト２１
の出力及びカラムアドレスストロ−ブ信号ＤＣＡＳ−Ｎ
を入力とし、擬似カラムアドレスストロ−ブ信号ＤＣＡ
Ｓｑ−Ｎを出力する。また、インバ−タ２４は擬似カラ
ムアドレスストロ−ブ信号ＤＣＡＳｑ−Ｎを入力とし、
ナンドゲ−ト２５はオアゲ−ト２３の出力及びインバ−
タ２４の出力を入力とする。ナンドゲ−ト２５の出力は
Ｄ型フリップフロップ２６に入力され、アンドゲ−ト２
２はＤ型フリップフロップ２６の出力及びライト信号Ｗ
Ｒ−Ｎを入力とし、擬似ライト信号ＷＲｑ−Ｎを出力す
る。

【００１７】従って、ＤＲＡＭコントロ−ラ１２が出力
するリ−ド信号ＲＤ−Ｎ及びライト信号ＷＲ−Ｎがアン
ドゲ−ト２１に入力され、アンドゲ−ト２１は論理積Ｓ
1 を出力する。論理積Ｓ1 はカラムアドレスストロ−ブ
信号ＤＣＡＳ−Ｎとともにオアゲ−ト２３に入力され、
オアゲ−ト２３は論理和を擬似カラムアドレスストロ−
ブ信号ＤＣＡＳｑ−Ｎとして出力する。擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−ＮはＤＲＡＭ１３のカ
ラムアドレスストロ−ブ端子ＣＡＳに入力される。

【００１８】他方、カラムアドレスストロ−ブ信号ＤＣ
ＡＳ−Ｎはインバ−タ２４に入力されて反転し、ナンド
ゲ−ト２５に入力される。ナンドゲ−ト２５はインバ−
タ２４の出力及び擬似カラムアドレスストロ−ブ信号Ｄ
ＣＡＳｑ−Ｎを入力とし、反転論理積Ｓ2 をＤ型フリッ
プフロップ２６に対して出力する。Ｄ型フリップフロッ
プ２６は反転論理積Ｓ2 をクロック信号ＣＬＫのタイミ
ングに同期させてアンドゲ−ト２２に出力する。アンド
ゲ−ト２２は反転論理積Ｓ2 及びライト信号ＷＲ−Ｎを
入力とし、論理積を擬似ライト信号ＷＲｑ−ＮとしてＤ
ＲＡＭ１３のリ−ド／ライト端子ＷＥに出力する。

【００１９】次に図２を併用してリ−ドモデファイライ
ト処理動作について説明する。図２は本発明の実施例を
示すＤＲＡＭ制御回路のタイムチャ−トである。クロッ
ク信号ＣＬＫの立上がりタイミングｔ1 に同期させて、
上位コントロ−ラ１１はアドレスＡＤＲ1 及びライトデ
−タＷＴＤ−Ｐの転送をＤＲＡＭコントロ−ラ１２に開
始するとともにスタ−ト信号ＳＴＴ−Ｎをクロック信号
ＣＬＫの一周期分「Ｌ」レベルにして、ＤＲＡＭコント
ロ−ラ１２にデ−タＤＤ−Ｐの書き替えを指令し、ＤＲ
ＡＭ１３へのアクセスを開始する。

【００２０】ＤＲＡＭコントロ−ラ１２はスタ−ト信号
ＳＴＴ−Ｎの「Ｌ」レベルを検出すると、アドレスバス
ｂの所定のアドレス線をロウアドレスＤＡＤＲの転送用
として選択し、クロック信号ＣＬＫの立上がりタイミン
グｔ2 に同期させて、ロウアドレスＤＡＤＲをアドレス
バスｇに出力し始める。

【００２１】クロック信号ＣＬＫの立上がりタイミング
ｔ3 に同期させて、ＤＲＡＭコントロ−ラ１２はロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎを「Ｌ」レベルに
し、アドレスバスｇに出力したロウアドレスＤＡＤＲを
ＤＲＡＭ１３にラッチさせ、同時にリ−ド信号ＲＤ−Ｎ
を「Ｌ」レベルにしてアンドゲ−ト２１の論理積Ｓ1 を
「Ｌ」レベルにする。

【００２２】また、ＤＲＡＭコントロ−ラ１２はアドレ
スバスｂの所定のアドレス線をカラムアドレスＤＡＤＲ
の転送用として選択し、クロック信号ＣＬＫの立上がり
タイミングｔ4 に同期させて、カラムアドレスＤＡＤＲ
をアドレスバスｇに出力し始める。ＤＲＡＭコントロ−
ラ１２は、クロック信号ＣＬＫの立上がりタイミングｔ
5 に同期させて、カラムアドレスストロ−ブ信号ＤＣＡ
Ｓ−Ｎを「Ｌ」レベルにし、アドレスバスｇに出力した
カラムアドレスＤＡＤＲをＤＲＡＭ１３にラッチさせ
る。同時に擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎも「Ｌ」レベルになる。

【００２３】ＤＲＡＭ１３は常時「Ｌ」レベルに設定さ
れてある出力イネ−ブル端子ＯＥに加えてロウアドレス
ストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスストロ−
ブ信号ＤＣＡＳ−Ｎも「Ｌ」レベルに設定されると、ラ
ッチされたロウアドレスＤＡＤＲ及びカラムアドレスＤ
ＡＤＲによって選択されたアドレスＡＤＲ1 のデ−タＤ
Ｄ−Ｐを所定のタイミングでデ−タバスｈに転送し始め
る。

【００２４】他方、ＤＲＡＭコントロ−ラ１２はデ−タ
バスｈを介して転送されてきたデ−タＤＤ−Ｐをリ−ド
デ−タバスｄに出力するとともに、クロック信号ＣＬＫ
の立上がりタイミングｔ6 に同期させて、レディ信号Ｒ
ＤＹ−Ｎをクロック信号ＣＬＫの一周期分「Ｌ」レベル
にして、ＤＲＡＭ１３が出力したデ−タＤＤ−Ｐを取り
込むサンプルタイミングを上位コントロ−ラ１１に指示
する。上位コントロ−ラ１１はレディ信号ＲＤＹ−Ｎの
「Ｌ」レベルを検出してリ−ドデ−タバスｄに出力され
たデ−タＤＤ−Ｐをリ−ドデ−タＲＤＤ−Ｐとして取り
込む。

【００２５】ＤＲＡＭコントロ−ラ１２は、クロック信
号ＣＬＫの立上がりタイミングｔ7に同期させて、リ−
ド信号ＲＤ−Ｎを「Ｈ」レベルにする。これにより、カ
ラムアドレスストロ−ブ信号制御回路の擬似カラムアド
レスストロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルにな
る。なお、リ−ド信号ＲＤ−Ｎが「Ｈ」レベルになった
ことにより、論理積Ｓ1 は「Ｈ」レベルになり、反転論
理積Ｓ2 は「Ｌ」レベルになる。

【００２６】ところで、ＤＲＡＭ１３はロウアドレスス
トロ−ブ端子ＲＡＳ、カラムアドレスストロ−ブ端子Ｃ
ＡＳ及び出力イネ−ブル端子ＯＥがすべて「Ｌ」レベル
に設定されたとき出力を入出力端子Ｉ／Ｏから可能に設
定されてある。

【００２７】本発明の場合には擬似カラムアドレススト
ロ−ブ信号ＤＣＡＳｑ−Ｎが「Ｈ」レベルになることに
より、ＤＲＡＭ１３のカラムアドレスストロ−ブ端子Ｃ
ＡＳが「Ｈ」レベルに設定されるので、入出力端子Ｉ／
Ｏをハイインピ−ダンスにすることができる。この結
果、ＤＲＡＭ１３はデ−タバスｈへの出力を所定のタイ
ミングで停止する。

【００２８】従って、ＤＲＡＭ１３の出力イネ−ブル端
子ＯＥが常時「Ｌ」レベルに設定されていても、カラム
アドレスストロ−ブ端子ＣＡＳを「Ｈ」レベルに設定す
ることにより入出力端子Ｉ／Ｏをハイインピ−ダンスに
することができる。

【００２９】このようにしてロウアドレスＤＡＤＲ及び
カラムアドレスＤＡＤＲによって選択されたアドレスＡ
ＤＲ1 のデ−タＤＤ−Ｐをリ−ドデ−タＤＤ−Ｐとして
読み出すことができ、デ−タＤＤ−Ｐの読み出しが終了
すると、入出力端子Ｉ／Ｏがハイインピ−ダンスになる
ので、ライトデ−タＷＴＤ−Ｐの書き込みを開始するこ
とが可能になる。

【００３０】次に、クロック信号ＣＬＫの立上がりタイ
ミングｔ8 に同期させて、擬似ライト信号ＷＲｑ−Ｎを
「Ｌ」レベルにすることによって、ＤＲＡＭコントロ−
ラ１２はライトデ−タバスｃのライトデ−タＷＴＤ−Ｐ
をデ−タＤＤ−Ｐとしてデ−タバスｈに出力し始める。
ＤＲＡＭコントロ−ラ１２は、クロック信号ＣＬＫの立
上がりタイミングｔ9 に同期させて、ライト信号ＷＲ−
Ｎを「Ｌ」レベルにする。これにより、クロック信号Ｃ
ＬＫの立上がりタイミングｔ7 において「Ｈ」レベルに
設定された擬似カラムアドレスストロ−ブ信号ＤＣＡＳ
ｑ−Ｎが再び「Ｌ」レベルに設定される。なお、ライト
信号ＷＲ−Ｎが「Ｌ」レベルになったことにより、論理
積Ｓ1 は「Ｌ」レベルになり、反転論理積Ｓ2 は「Ｈ」
レベルになる。

【００３１】したがって、ＤＲＡＭ１３はクロック信号
ＣＬＫの立上がりタイミングｔ9 においてアドレスバス
ｇに出力されたアドレスＡＤＲ1 をカラムアドレスＤＡ
ＤＲとしてラッチする。カラムアドレスＤＡＤＲはクロ
ック信号ＣＬＫの立上がりタイミングｔ5 においてラッ
チされたカラムアドレスＤＡＤＲと同じ内容である。

【００３２】ＤＲＡＭ１３のリ−ド／ライト端子ＷＥは
クロック信号ＣＬＫの立上がりタイミングｔ8 において
擬似ライト信号ＷＲｑ−Ｎにより既に「Ｌ」レベルに設
定されているので、クロック信号ＣＬＫの立上がりタイ
ミングｔ3 においてラッチされたロウアドレスＤＡＤＲ
及び立上がりタイミングｔ9 においてラッチされたカラ
ムアドレスＤＡＤＲによって選択されたアドレスＡＤＲ
1 に、デ−タバスｈに出力されている新たなデ−タＤＤ
−Ｐを書き込む。

【００３３】ＤＲＡＭコントロ−ラ１２は、クロック信
号ＣＬＫの立上がりタイミングｔ11に同期させてロウア
ドレスストロ−ブ信号ＤＲＡＳ−Ｎ、カラムアドレスス
トロ−ブ信号ＤＣＡＳ−Ｎ及びライト信号ＷＲ−Ｎを
「Ｈ」レベルにして、リ−ドモデファイライト処理を完
了させる。

【００３４】従って、デ−タＤＤ−Ｐを書き込む際にロ
ウアドレスＤＡＤＲを再度設定する必要がなく、バスサ
イクル数を少なくすることができるとともに、デ−タＤ
Ｄ−Ｐを書き替える時間を短くすることができる。

【００３５】本実施例においては、クロック信号ＣＬＫ
の立上がりタイミングに同期させて各制御信号を出力す
るようにしているが、ＤＲＡＭ１３が要求するタイミン
グの条件を満たすものであれば、リレ−等のタイミング
発生手段を使用してもよい。また、本発明はＤＲＡＭの
出力イネ−ブル端子ＯＥが常時「Ｌ」レベルに設定され
ていないＤＲＡＭに適用できるので、出力イネ−ブル端
子ＯＥが接地されているＤＲＡＭと接地されていないＤ
ＲＡＭとが混在するＤＲＡＭモジュ−ルに適用できる。

【００３６】

【発明の効果】本発明は、以上説明したように構成され
ているので以下に記載される効果を奏する。

【００３７】カラムアドレスストロ−ブ信号制御回路を
設け、カラムアドレスストロ−ブ信号、リ−ド信号及び
ライト信号を「Ｌ」レベルすると、「Ｌ」レベルの擬似
カラムアドレスストロ−ブ信号を発生して指定されたア
ドレスの内容を読み出し、リ−ド信号が「Ｈ」レベルに
なると、擬似カラムアドレスストロ−ブ信号を「Ｈ」レ
ベルにして入出力端子をハイインピ−ダンスにし、その
入出力端子がハイインピ−ダンスにあるとき、擬似ライ
ト信号を「Ｌ」レベルにして指定されたライトデ−タを
デ−タバスに出力し、さらに擬似カラムアドレスストロ
−ブ信号を「Ｌ」レベルにすると指定されたアドレスの
内容をそのライトデ−タに書き替えるので、ＤＲＡＭの
出力イネ−ブル端子が常時「Ｌ」レベルに設定されてあ
っても、リ−ドサイクル後、ロウアドレス及びカラムア
ドレスを再指定せずに、デ−タバスをデ−タライト用に
切り替えることができ、デ−タを書き替える際のバスサ
イクル数を少なくし、デ−タの書き替え時間を短縮でき
る。

【図面の簡単な説明】

【図１】本発明の実施例を示すＤＲＡＭ制御回路のブロ
ック図である。

【図２】本発明の実施例を示すＤＲＡＭ制御回路のタイ
ムチャ−トである。

【符号の説明】

１１ 上位コントロ−ラ １２ ＤＲＡＭコントロ−ラ １３ ＤＲＡＭ １６ カラムアドレスストロ−ブ信号制御回路 ＡＤＲ1 アドレス ＤＡＤＲ ロウアドレス、カラムアドレス ＤＲＡＳ−Ｎ ロウアドレスストロ−ブ信号 ＤＣＡＳ−Ｎ カラムアドレスストロ−ブ信号 ＲＤ−Ｎ リ−ド信号 ＷＲ−Ｎ ライト信号 ＤＤ−Ｐ デ−タ ＣＡＳ カラムアドレスストロ−ブ端子 Ｉ／Ｏ 入出力端子 ＷＥ リ−ド／ライト端子 ＤＣＡＳｑ−Ｎ 擬似カラムアドレスストロ−ブ信号 ＷＲｑ−Ｎ 擬似ライト信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭコントロ−ラとＤＲＡＭとを有
   し、ＤＲＡＭコントロ−ラは上位コントロ−ラからアド
   レスとライトデ−タとデ−タ書き替え指令とを受けてロ
   ウアドレス及びカラムアドレスをＤＲＡＭに指定し、ロ
   ウアドレスストロ−ブ信号、カラムアドレスストロ−ブ
   信号、リ−ド信号をそれぞれ「Ｌ」レベルにし、ＤＲＡ
   Ｍの入出力端子に接続されたデ−タバスを介して上記ア
   ドレスの内容を読み出した後、リ−ド信号を「Ｈ」レベ
   ルにし、その後、ＤＲＡＭのリ−ド／ライト端子に出力
   しているライト信号を「Ｌ」レベルにして上記アドレス
   の内容を上記ライトデ−タに書き替えるＤＲＡＭ制御回
   路において、 上記カラムアドレスストロ−ブ信号、リ−ド信号及びラ
   イト信号に基づいて擬似カラムアドレスストロ−ブ信号
   及び擬似ライト信号を発生させ、その擬似カラムアドレ
   スストロ−ブ信号を上記ＤＲＡＭのカラムアドレススト
   ロ−ブ端子に入力させ、擬似ライト信号を上記ＤＲＡＭ
   のリ−ド／ライト端子に入力させるカラムアドレススト
   ロ−ブ信号制御回路を設け、 カラムアドレスストロ−ブ信号及びリ−ド信号が「Ｌ」
   レベルになると、擬似カラムアドレスストロ−ブ信号を
   「Ｌ」レベルにして上記アドレスの内容を読み出し、リ
   −ド信号が「Ｈ」レベルになると、擬似カラムアドレス
   ストロ−ブ信号を「Ｈ」レベルにして上記入出力端子を
   ハイインピ−ダンスにし、その入出力端子がハイインピ
   −ダンスにあるとき、擬似ライト信号を「Ｌ」レベルに
   して上記ライトデ−タを上記デ−タバスに出力し、さら
   に擬似カラムアドレスストロ−ブ信号を「Ｌ」レベルに
   すると上記アドレスの内容を上記ライトデ−タに書き替
   えることを特徴とするＤＲＡＭ制御回路。