JPH04163783A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関し、特に、ランダムアク
セスおよびシリアルアクセスが可能なビデオＲＡＭのよ
うな半導体記憶装置に関する。

［従来の技術］ 近年画像処理技術の発展に従って、たとえば、パーソナ
ルコンピュータのＣＲＴ画面でのカラー表示や、ＣＡＤ
システムにおける３次元表示や、画像の拡大および縮小
や、画面のマルチウィンドウ化および解像度の向上のた
めの技術開発が急速に進んでいる。加えて、スーパーコ
ンピュータによる数値計算結果を表示するためのコンピ
ュータグラフィクスなども注目されている。このような
状況の下で、ディジタル画像信号をストアするための種
々のビデオメモリ装置が開発されてきた。

ビデオＲＡＭは、画像データをストアするための最適化
されたランダムアクセスメモリとして知られており、ラ
ンダムアクセスおよびシリアルアクセスか可能である。

第５図は従来のビデオＲＡＭの概要を示す概略図である
。第５図を参照して、ビデオＲＡＭ１００は画像データ
をストアするためのランダムアクセス可能なダイナミッ
クメモリセルアレイ１０１を含む。このメモリセルアレ
イ１０１から読み出されたデータはデータ転送用バス１
０２によってシリアルアクセス用データレジスタ１０３
に転送される。ダイナミックメモリセルアレイ１ｏ１は
、ランダムアクセスポートを介して中央処理装置（以下
、ＣＰＵと称する）２０１に接続され、このＣＰＵ２０
１によってランダムアクセスされる。

シリアルアクセス用データレジスタ１０３は外部的に与
えられるシリアルクロック信号ＳＣに応じてデータ転送
バス１０２を介して読出された画像データをシリアルア
クセスポートを介してシリアルに出力する。出力された
シリアルデータは、ＣＲＴ制御器２０２に与えられ、Ｃ
ＲＴ２０３上に出力データに基づいた画像が表示される
。

上述のごとく、一般にビデオＲＡＭは、２つの入出力部
、すなわちランダムアクセスポートおよびシリアルアク
セスポートを有し、データのシリアル出力が１つのシリ
アルクロック信号に応答して行なわれるので、画像また
は映像を表示するためのデータを高速に得ることができ
る。

第６図は第５図に示した従来のビデオＲＡＭのより具体
的なブロック図である。第６図を参照して、ビデオＲＡ
ＭＩ　ｂは、多数のメモリセルＭＣを含むメモリセルア
レイ２を有している。外部アドレス端子には外部からア
ドレス信号Ａ　Ｘ　ｏ　”　ＡＸＮおよびＡＹ、−ＡＹ
Ｎが与えられる。このアドレス信号は内部信号に変換さ
れた後、行選択を行うための行アドレスバッファ１１と
列選択を行うための列アドレスバッファ１２とに与えら
れる。

行アドレスバッファ１１にストアされた行アドレス信号
は行デコーダ１３に与えられ、行デコーダは行アドレス
信号に応答してワード線ＷＬを指定する。また、列アド
レスバッファ１２にストアされタ列アドレス信号は列デ
コーダ１４に与えられ、列デコーダ１４は列アドレス信
号に応答してビット線対を選択する。ワード線ＷＬが指
定されるとともに、ビット線対が選択されると、指定さ
れたメモリセルからデータが読出され、センスアンプ部
３に与えられて増幅される。センスアンプ部３で増幅さ
れた１行文のデータはデータ転送バスを介して第２のメ
モリであるシリアルレジスタ部４に転送される。

列アドレスバッファ１２から与えられる開始アドレス信
号はカウンタ部７に与えられ、このカウンタ部７からシ
リアル出力のための内部アドレス信号が発生される。発
生された内部アドレス信号はシリアルデコーダ部６に与
えられ、このシリアルデコーダ部６によってシリアルレ
ジスタ４が指定される。ランダムアクセスポート（ＲＡ
Ｍ　　１１０）、１８は１つのメモリセルを選択した後
、データバスライン１５に接続される。すなわち、ＲＡ
Ｍ側データ入出力端子Ｗ　Ｉ　ＯｉがＲＡＭｌ１０１８
を介してデータバスライン１５に接続される。

他方、シリアルアクセスポート、すなわちシリアルデー
タ入出力端子５ＩＯｉはシリアル■１０８を介してシリ
アルパスライン５に接続される。

クロック発生回路１６には、行アドレスストローブ信号
ＲＡＳと列アドレスストローブ信号ＣＡＳとデータ転送
／出力イネーブル信号ＤＴ／○Ｅと、ライトパービット
／ライトイネーブル信号ＷＢ／ＷＥと、シリアルイネー
ブル信号ＳＥとシリアルクロック信号ＳＣが与えられる
。クロック発生回路１６は、これらの外部的に与えられ
た信号に応答して、必要な制御クロック信号を発生する
。

次に、動作について説明する。ランダムアクセスポート
、すなわちＲＡＭ側はデータ入出力端子Ｗ　Ｉ　Ｏｉを
介して、アドレス信号によって指定されたメモリセルが
アクセスされる。他方、シリアルアクセスポート、すな
わち、シリアルデータ入出力端子５ＩＯｉを介して、カ
ウンタ部７によって発生された内部アドレス信号に応じ
てシリアルデータが入出力される。

第４図はこの発明の背景となりかつこの発明の一実施例
が適用されるビデオＲＡＭの動作を説明するためのタイ
ミング図である。第４図および第６図を参照して、リー
ドデータ転送機能は、行アドレスストローブ信号ＲＡＳ
の立下り時におけるデータ転送／出力イネーブル信号Ｄ
Ｔ／○Ｅ、ライトパービット／ライトイネーブル信号Ｗ
Ｂ／Ｗ丁のレベルで決定される。第４図に示すように、
行アドレスストローブ信号ＲＡＳの立下り時にデータ転
送／出力イネーブル信号ＤＴ１０Ｅが“Ｌ”レベルであ
り、ライトパービット／ライトイネーブル信号ＷＢ／Ｗ
Ｅが“Ｈ”　レベルであるとすると、第６図に示したク
ロック発生回路１６がこれを検知し、リードデータ転送
サイクルに入る。

行アドレスストローブ信号「τ茗の立下りに応答して行
アドレスＡＸが入力された後、列アドレスストローブ信
号ＣＡＳの立下りまでに入力された最終のアドレスが列
アドレスＡＹとして取込まれる。データ転送／出力イネ
ーブル信号ＤＴ／’○■の立上り信号に応答してクロッ
ク発生回路１６から第６図に示すデータ転送信号ＲＴか
出力され、データ転送制御回路１０はこのデータ転送信
号ＲＴに応答して、前述の行アドレスＡＸで指定された
メモリセルアレイ２上の１行をデータ転送バスを介して
シリアルレジスタ部４に転送する。

また、前記入力された列アドレスＡＹがシリアル出力の
スタートアドレスになり、この値が前記データ転送信号
ＲＴに応答して列アドレスバッファ１２からカウンタ７
にセットされる。この間、行アドレスＡＸおよび列アド
レスＡＹで指定されたメモリセルアレイ２上の１セルが
選択され、この情報がデータバスライン１５を介してシ
リアル出力バッファ８に保持される。

データ転送／出カイネーブル信号百〒１０Ｅ−の立上り
後、最初に入力されたスキャンクロック信号ＳＣに応答
してメモリセルアレイ２から情報が読出され、シリアル
出力バッファ８から５ＩＯｉシリアル出力端子に出力さ
れる。このスキャンクロック信号ＳＣに応答してカウン
タ制御回路９′が動作し、カウンタ７の値が１インクリ
メントされ、ＡＹ＋１とされる。シリアルデコーダ部６
はカウンタ７の値を解読し、シリアルレジスタ部４のＡ
Ｙ＋１番地の情報がシリアルパスライン５を介してシリ
アル出力バッファ８に送られる。

次に、２度目のスキャンクロック信号ＳＣが入力される
と、これに応じてシリアル出力バッファ８に保持されて
いるシリアルレジスタ４のＡＹ＋１番地の情報がシリア
ル出力端子にａカされる。

上述の動作によって、スキャンクロツタ信号が入力され
るごとに、シリアルレジスタ４のＡＹ＋２゜ＡＹ＋３．
・・・の情報が順次シリアル出力端子に出力される。

［発明が解決しようとする課題］ 従来の半導体記憶装置は、上述の如く構成されているた
め、リードデータ転送動作において、データ転送／出力
イネーブル信号Ｄ　Ｔ１０　Ｅの立上りに応答して発生
するデータ転送信号ＲＴによって、列アドレスバッファ
１２の値がカウンタ７に取込まれる。このとき、キャリ
ーが多く発生すると、カウンタ７の設定に時間がかかる
。このとき、データ転送／出力イネーブル信号Ｄ　Ｔ１
０　Ｅの立上り信号から十分時間が経たないうちに、ス
キャンクロック信号ＳＣが入力されると、カウンタ７が
列アドレスバッファ１２の値になる前にカウンタ制御回
路９′からカウンタ７の値をインクリメントするための
信号が入ってしまい、カウンタ７の値が正しく設定され
ないという欠点があった。

それゆえに、この発明の主たる目的は、データ転送サイ
クル中のスタートアドレスの設定において、キャリーが
多くカウンタの設定に時間がかかる場合でも、シリアル
アクセスタイムやデータ転送時間を遅らせることなく、
正確にスタートアドレスをカウンタに設定し得る半導体
記憶装置を提供することである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、メモリセルアレイの
列方向のメモリ数に等しいシリアルレジスタ手段が設け
られ、メモリセルアレイ内の任意の１行の情報がシリア
ルレジスタ手段に転送され、シリアル出力のスタート番
地となる列アドレスを取込むリード転送動作と、シリア
ルレジスタ内の情報をリード転送動作で選択したセルか
ら順にシリアル出力端子に１セルずつ読出すシリアル動
作とを有し、リード転送動作時に選択した行列について
メモリセルアレイからこのメモリセルの情報がリード転
送動作中にシリアル出力バッファ手段に読出される。シ
リアル出力の制御信号を受取るごとにカウンタ手段の計
数値が更新され、カウンタ手段の計数値が示すシリアル
レジスタ手段の番地の情報が出力バッファ手段に読出さ
れ、転送動作中にカウンタ手段の計数値の更新を禁止す
るように構成される。

［作用］ この発明における半導体記憶装置は、転送動作中ばカウ
ンタ手段の計数値の更新を禁止することにより、データ
転送サイクルにおいて、次のシリアル入出力のスタート
アドレスを設定するとき、前のカウンタ手段の計数値の
状態でキャリーが多く発生し、スタートアドレスの設定
に時間かかかるような場合でも、シリアルアクセスタイ
ムおよびデータ転送時間を遅らせることなく、正確にス
タートアドレスをカウンタ手段に設定することかできる
。

［発明の実施例］ 第１図はこの発明の一実施例を示すビデオＲＡＭのブロ
ック図である。この第１図に示したビデオＲＡＭ１ａは
以下の点を除いて前述の第６図に示した従来のビデオＲ
ＡＭ１ｂと同様にして構成される。すなわち、データ転
送制御回路１０からデータ転送信号ＲＴがカウンタ制御
回路９にも送る回路が新たに設けられている。カウンタ
制御回路９はデータ転送信号ＲＴを受けるようになった
ことに伴って、カウンタ制御回路９が改良されている。

次に、第１図および第４図を参照して、ビデオＲＡＭ１
ａの動作について説明する。まず、リードデータ転送が
開始されるとき、外部から行アドレスＡＸおよび列アド
レスＡＹが与えられる。行アドレスＡＸは行アドレスス
トローブ信号ＲＡＳの立下りに応答して、行アドレスバ
ツフア１１内に保持される。他方、列アドレスＡＹは、
行アドレスを取込んだ後、列アドレスストローブ信号で
ＡＳの立下りまでに入力された最終のアドレスが列アド
レスＡＹとして取込まれ、列アドレスバッファ１２内に
保持される。列アドレスバッファ１２はシリアル出力の
ための開始アドレスＣＡ、〜ＣＡＮをカウンタ７に与え
る。

第２図は第１図に示したカウンタ制御回路９とカウンタ
７の一例を示した回路図であり、第３図は第２ｒ！ｇＪ
に示したカウンタ７の各ユニットを示した回路図である
。

次に、第２図および第３図を参照してカウンタ制御回路
９とカウンタ７について説明する。カウンタ制御回路９
は第１図におけるデータ転送制御回路１０からａカされ
るデータ転送信号ＲＴとクロック発生回路１６からリー
ド転送後にスキャンクロック信号ＳＣが外部から１回入
力されるまで高レベルを保持するφ１信号とのＮＯＲを
取るＮＯ回回路０１を含む。ＮＯＲ回路５０１の出力信
号はキャリーが進む時間だけカウンタ７の計数を禁止す
るための遅延回路を構成するインバータ５０５によって
反転され、ＮＯＲ回路５０２の一方入力端に与えられる
。ＮＯＲ回路５０２はシリアル入出力を制御するＳＣ信
号バッファ１７からの信号φ２とＮＯＲ回路５０２の出
力とのＮＯＲを取る。ＮＯＲ回路５０２の出力はＮＯＲ
回路５０４の一方入力端に与えられるとともに、インバ
ータ５０６，５０７で反転されてＮＯＲ回路５０４の他
方入力端に与えられる。ＮＯＲ回路５０４の出力は２段
のインバータ５０９で遅延され、信号７丁としてカウン
タユニット６０１〜６０４に与えられる。インバータ５
０６で反転されたＮＯＲ回路５０２の出力と信号φ２は
ＮＯＲ回路５０３に与えられ、ＮＯＲ回路５０３の出力
は２段のインバータ５０８によって遅延され、信号φ３
として各カウンタユニット６０１〜６０４に与えられる
。

次に、第３図を参照して、第２図に示したカウンタユニ
ット６０１ないし６０４について詳細に説明する。第１
図に示したデータ転送制御回路１０からデータ転送信号
ＲＴがトランスミッションゲート８０１のゲートに入力
される。トランスミッションゲート８０１のドレインに
は入出力のための開始アドレスＣＡＯないしＣＡＮが与
えられる。トランスミッションゲート８０１を通過した
開始アドレスＣＡｏ−ＣＡＮの反転信号ＳＤｎとこのＳ
Ｄｎ信号の反転信号ＳＤｎはシリアルデコーダ部６に与
えられる。下位側のカウンタユニットからキャリー信号
ＣＲｎ−１がトランスミッションゲート８０２のゲート
に与えられるとともに、このキャリー信号ＣＲｎ−１の
反転信号がトランスミッションゲート８０３のゲートに
与えられる。

ＳＤｎ信号とキャリー信号ＣＲｎ−１の反転信号はＮＡ
ＮＤゲート８０８に与えられ、その出力は上位側カウン
タユニットへのキャリー信号ＣＲｎとして出力される。

前述の第２図に示した信号φ３、φ３はそれぞれトラン
スミッションゲート８０４，８０５のそれぞれのゲート
に与えられる。トランスミッションゲート８０５は信号
φ３に応じて、データをラッチ回路８０６にラッチさせ
る。トランスミッションゲート８０２は下位側ユニット
からキャリー信号が入力されると、インバータ８０７に
よってカウンタユニットの情報を反転させる。

次に、外部から第４図に示すような信号が与えられたと
きの動作について説明する。行アドレスストローブ信号
ＲＡＳの立下りでデータ転送／出力イネーブル信号■〒
１０Ｅが“Ｌ”レベルであることから、このサイクルは
リード転送サイクルとなる。列アドレスストローブ信号
ＣＡＳが立下り、シリアル出力開始アドレスが列アドレ
スバッファ１２に保持される。この状態でデータ転送／
出カイネーブル信号百〒ン■が立下ると、第１図に示し
たデータ転送制御回路１０からデータ転送信号ＲＴが出
力される。カウンタ部７ではデータ転送信号ＲＴに応じ
て、第３図に示したトランスミッションゲート８０１が
開かれ、各カウンタユニット６０１〜６０４にシリアル
出力開始アドレスが転送される。

データ転送されている間、データ転送信号ＲＴが活性状
態である間は、第２図に示したＮＯＲ回路５０１および
遅延回路５０５によって、たとえ信号φ２が活性化され
てもカウンタ制御回路９は動作しない。データ転送信号
ＲＴが非活性状態になり、信号φ２が活性化されると、
信号φ３に“Ｌ″パルス発生し、φ３に“Ｈ”パルスが
発生する。これらの信号は各カウンタユニット６０１な
いし６０４に与えられ、それぞれのトランスミッション
ゲート８０４が開かれ、ラッチ回路８０６の情報ＳＤｎ
およびその反転情報ＳＤｎが出力される。

下位側のカウンタユニットからのキャリーがなく、ＣＲ
ｎ−１がＬ”レベルであり、ＳＤｎが“Ｈ”レベルであ
ると、ＮＡＮＤ回路８０８はＣＲｎ−１の反転情報とＳ
ＤｎとのＮＡＮＤを取り、その出力信号であるＣＲｎが
“Ｈ”レベルになり、上位側カウンタユニットへのキャ
リーが発生する。

下位側のカウンタユニットからのキャリーがないときは
、トランスミッションゲート８０３が開かれ、トランス
ミッションゲート８０２は閉じたままであるため、信号
φ３の“Ｌ”パルスが出終わり、トランスミッションゲ
ート８０５が開かれると、ラッチ回路８０６はＳＤｎの
情報をラッチする。

下位側のカウンタユニットからのキャリーがあるとき、
ＣＲｎ−１は“Ｈ”レベルであり、ＳＤｎが“Ｈ”レベ
ルであると、ＣＲｎ−１の反転情報と、ＳＤｎのＮＡＮ
ＤによってＣＲｎが”Ｌ”　レベルになり、上位側カウ
ンタユニットへはキャリーが発生しない。このとき、ト
ランスミッションゲート８０３は閉じられたままである
ため、トランスミッションゲート８０２が開かれ、ＳＤ
ｎ、ＳＤｎの情報は、それぞれ反転してシリアルデコー
ダ部６に伝送される。また、信号φ３の“Ｌ”　レベル
のパルスが出終り、トランスミッションゲート８０５が
開かれたとき、トランスミッションゲート８０３は閉じ
たままであるため、ＳＤｎの情報はラッチ回路８０６に
伝わらず、ラッチ回路８０６は前の状態をそのまま保持
する。

［発明の効果］ 以上のように、この発明によれば、転送動作中ならびに
キャリーが進む間はカウンタを動作させない手段を設け
たことによって、データ転送サイクルにおいて、次のシ
リアル入出力のスタートアドレスを設定するとき、前の
カウンタの状態でキャリーが多く発生し、スタートアド
レスの設定に時間がかかるような場合でも、シリアルア
クセスタイムおよびデータ転送時間を遅らせることなく
、正確にスタートアドレスをカウンタに設定することが
できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すビデオＲＡＭのブロ
ック図である。第２図は第１図に示したカウンタ部およ
びカウンタ制御回路の一例を示すブロック図である。第
３図は第２図に示したカウンタ部の各カウンタユニット
の一例を表したブロック図である。第４図は第１図に示
したビデオＲＡＭの動作を説明するためのタイミング図
である。 第５図は従来のビデオＲＡＭの概要を示す概略ブロック
図である。第６図は従来のビデオＲＡＭのブロック図で
ある。 図において１ａはビデオＲＡＭ、４はシリアルレジスタ
部、５はシリアルパスライン、６はシリアルデコーダ部
、７はカウンタ部、９はカウンタ制御回路、１０はデー
タ転送制御回路、１２は列アドレスバッファ、６０１な
いし６０４はカウンタユニットを示す。 躬３図 も４図

Claims (1)

1. 【特許請求の範囲】 メモリセルアレイと、 前記メモリセルアレイの列方向のメモリ数に等しいシリ
   アルレジスタ手段と、 前記シリアルレジスタ手段から出力された情報を保持す
   る出力バッファ手段と、 前記メモリセルアレイ内の任意の１行の情報を前記シリ
   アルレジスタ手段に転送し、シリアル出力のスタート番
   地となる列アドレスを取込むリード転送動作と、前記シ
   リアルレジスタ内の情報を前記リード転送動作で選択し
   たセルから順にシリアル出力端子に１セルずつ読出すシ
   リアル動作とを有し、前記リード転送動作時に選択した
   行列について、前記メモリセルアレイからこのメモリセ
   ルの情報を前記リード転送動作中に前記シリアル出力バ
   ッファ手段に読出す読出手段と、 前記シリアル出力の制御信号を受けるごとに計数値を更
   新するカウンタ手段と、 前記カウンタ手段の計数値が示す前記シリアルレジスタ
   手段の番地の情報を前記出力バッファ手段に読出す手段
   と、 前記転送動作中に前記カウンタ手段の計数値の更新を禁
   止する手段とを備えた、半導体記憶装置。