JPH01149298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH01149298A JPH01149298A JP62307936A JP30793687A JPH01149298A JP H01149298 A JPH01149298 A JP H01149298A JP 62307936 A JP62307936 A JP 62307936A JP 30793687 A JP30793687 A JP 30793687A JP H01149298 A JPH01149298 A JP H01149298A
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000010586 diagram Methods 0.000 description 6
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第４．５図）発明が解
決しようとする問題点（第６図）問題点を解決するため
の手段 作用 実施例 本発明の一実施例 （第１〜３図）発明の効果 〔概 要〕 ＳＡＭを備えた半導体記憶装置に関し、転送ブロック間
の間断を解消してデータ転送速度の向上を図ることを目
的とし、 多数のメモリセルが行方向および列方向に配列された主
メモリセルアレイと、該主メモリセルアレイの１行分の
記憶容量を持つ副メモリセルアレイと、を有し、主メモ
リセルアレイの所定の１行分の記憶情報を一旦副メモリ
セルアレイに格納した後、所定の先頭番地から最終番地
まで情報を順次シリアルで取り出して出力するとともに
、該取り出しに際し、奇数番地用バス線および偶数番地
用バス線の交互に情報を振り分けて出力する半導体記憶
装置において、前記副メモリセルアレイから取り出され
る先頭番地の情報あるいは最終番地の情報を乗せる第３
のバス線を備えて構成する。
決しようとする問題点（第６図）問題点を解決するため
の手段 作用 実施例 本発明の一実施例 （第１〜３図）発明の効果 〔概 要〕 ＳＡＭを備えた半導体記憶装置に関し、転送ブロック間
の間断を解消してデータ転送速度の向上を図ることを目
的とし、 多数のメモリセルが行方向および列方向に配列された主
メモリセルアレイと、該主メモリセルアレイの１行分の
記憶容量を持つ副メモリセルアレイと、を有し、主メモ
リセルアレイの所定の１行分の記憶情報を一旦副メモリ
セルアレイに格納した後、所定の先頭番地から最終番地
まで情報を順次シリアルで取り出して出力するとともに
、該取り出しに際し、奇数番地用バス線および偶数番地
用バス線の交互に情報を振り分けて出力する半導体記憶
装置において、前記副メモリセルアレイから取り出され
る先頭番地の情報あるいは最終番地の情報を乗せる第３
のバス線を備えて構成する。
本発明は、半導体記憶装置に関し、特に、シリアルアク
セスメモリ（ＳＡＭ）を備えた半導体記憶装置に関する
。
セスメモリ（ＳＡＭ）を備えた半導体記憶装置に関する
。
−ｎｌＱに、フレームバッファなどの画像用メモリとし
て用いられる半導体記憶装置には、デイスプレィ装置の
画面表示速度に合わせた高速なデータの読出し速度が要
求される。例えば、画素数が５１２Ｘ ５１２のデイス
プレィでは約４８ｎｓのサイクルでデータを読み出さな
いと、画面にちらつきが生じてしまう。このような高速
の読み出し速度は、通常のダイナミックＲＡＭのサイク
ルタイムのおよそ１０倍も高速となる。また、表示のた
めのデータ読出しは連続して高速に行う必要がある一方
、フレームバッファの内容の書き換えも同時に行わなけ
ればならない。通常のダイナミックＲＡＭによる処理で
は、Ｉ１０ポートが１系統しかないので、デイスプレィ
の帰線期間を用いたり、特殊な方法で時分割処理を行わ
なければならず、書き換え効率の向上が困難であった。
て用いられる半導体記憶装置には、デイスプレィ装置の
画面表示速度に合わせた高速なデータの読出し速度が要
求される。例えば、画素数が５１２Ｘ ５１２のデイス
プレィでは約４８ｎｓのサイクルでデータを読み出さな
いと、画面にちらつきが生じてしまう。このような高速
の読み出し速度は、通常のダイナミックＲＡＭのサイク
ルタイムのおよそ１０倍も高速となる。また、表示のた
めのデータ読出しは連続して高速に行う必要がある一方
、フレームバッファの内容の書き換えも同時に行わなけ
ればならない。通常のダイナミックＲＡＭによる処理で
は、Ｉ１０ポートが１系統しかないので、デイスプレィ
の帰線期間を用いたり、特殊な方法で時分割処理を行わ
なければならず、書き換え効率の向上が困難であった。
以上のような要求を満足させたフレームバッファとして
、通常のダイナミックＲＡＭのランダムボートに、さら
にシリアルアクセスポートを加えた、いわゆるデュアル
ポートタイプの半導体記憶装置が用いられる。
、通常のダイナミックＲＡＭのランダムボートに、さら
にシリアルアクセスポートを加えた、いわゆるデュアル
ポートタイプの半導体記憶装置が用いられる。
従来のこの種の半導体記憶装置としては、例えば、第４
図のようなものがある。この半導体記憶装置では、ＲＡ
ＭとシリアルＩ１０端子との間にシリアルアクセスメモ
リＳＡＭを設け、ＲＡＭ内の任意の１行を単位としてＲ
ＡＭ−−３ＡＭ間で相互にデータ転送が可能になってい
る。そして、デイスプレィへのデータ出力時には、ＲＡ
Ｍから行単位にデータを読みだしてＳＡＭに一旦格納し
、所定の先頭番地から順に取り出してシリアルなデータ
列をデイスプレィに出力する。また、ＲＡＭ←→ＳＡＭ
間のデータ転送サイクル以外では、ＲＡＭおよびＳＡＭ
は独立して動作するので、シリアル転送の間、ＲＡＭ内
のデータをランダムに書き換えることができ、書き換え
効率の向上が図られる。
図のようなものがある。この半導体記憶装置では、ＲＡ
ＭとシリアルＩ１０端子との間にシリアルアクセスメモ
リＳＡＭを設け、ＲＡＭ内の任意の１行を単位としてＲ
ＡＭ−−３ＡＭ間で相互にデータ転送が可能になってい
る。そして、デイスプレィへのデータ出力時には、ＲＡ
Ｍから行単位にデータを読みだしてＳＡＭに一旦格納し
、所定の先頭番地から順に取り出してシリアルなデータ
列をデイスプレィに出力する。また、ＲＡＭ←→ＳＡＭ
間のデータ転送サイクル以外では、ＲＡＭおよびＳＡＭ
は独立して動作するので、シリアル転送の間、ＲＡＭ内
のデータをランダムに書き換えることができ、書き換え
効率の向上が図られる。
さらに、データの読出しを高速に行うため、第４図に示
すように、ＳＡＭとシリアルＩ１０端子との間のバス線
を、奇数番地用および偶数番地用の２系統にし、これら
のバスを介して取り出されたデータをマルチプレクサに
よりマルチプレクサしている。すなわち、ＳＡＭの各ビ
ットはＲＡＭの任意の１行の各ビットに対応し、列アド
レスの１番地からｎ番地まで奇／偶を交互に繰り返して
いる。したがって、奇数ビットを奇数番地用バス線に、
偶数ビットを偶数番地用バス線にそれぞれ接続すること
により第５図にタイミングチャートを示すように、ＳＡ
Ｓ （シリアルアクセスストローブ信号）の立上りタイ
ミングでＳＡＭから取り出される各ビットデータは奇数
番地用バス線に交互に乗せられ、その結果、バス線の休
止時間（データが乗らない時間）をバス線のリセット時
間として利用することができ、シリアルＩ１０端子側で
は間断ないシリアルデータ列を得ることができる。
すように、ＳＡＭとシリアルＩ１０端子との間のバス線
を、奇数番地用および偶数番地用の２系統にし、これら
のバスを介して取り出されたデータをマルチプレクサに
よりマルチプレクサしている。すなわち、ＳＡＭの各ビ
ットはＲＡＭの任意の１行の各ビットに対応し、列アド
レスの１番地からｎ番地まで奇／偶を交互に繰り返して
いる。したがって、奇数ビットを奇数番地用バス線に、
偶数ビットを偶数番地用バス線にそれぞれ接続すること
により第５図にタイミングチャートを示すように、ＳＡ
Ｓ （シリアルアクセスストローブ信号）の立上りタイ
ミングでＳＡＭから取り出される各ビットデータは奇数
番地用バス線に交互に乗せられ、その結果、バス線の休
止時間（データが乗らない時間）をバス線のリセット時
間として利用することができ、シリアルＩ１０端子側で
は間断ないシリアルデータ列を得ることができる。
しかしながら、このような従来の半導体記憶装置にあっ
ては、ＳＡＭとシリアルＩ１０端子との間を奇数／偶数
番地用の２系統のバス線で接続する構成となっていたた
め、例えば転送ブロックの最終番地と次回の転送ブロッ
クの先頭番地が奇数あるいは偶数で一致した場合、同一
のバス線上にビットデータが連続することとなり、バス
線のリセット期間を取ることができなくなる。このため
、次回の転送ブロックを必要なリセット期間だけ遅らし
て出力する必要があり、その結果、転送ブロック間に所
定量のリセット期間のための間断を生じさせ、データの
読み出し速度が低下するといった問題点があった。
ては、ＳＡＭとシリアルＩ１０端子との間を奇数／偶数
番地用の２系統のバス線で接続する構成となっていたた
め、例えば転送ブロックの最終番地と次回の転送ブロッ
クの先頭番地が奇数あるいは偶数で一致した場合、同一
のバス線上にビットデータが連続することとなり、バス
線のリセット期間を取ることができなくなる。このため
、次回の転送ブロックを必要なリセット期間だけ遅らし
て出力する必要があり、その結果、転送ブロック間に所
定量のリセット期間のための間断を生じさせ、データの
読み出し速度が低下するといった問題点があった。
第６図はこのような問題点を具体的に説明するためのタ
イミングチャートである。いま、ＳＡＭに格納された１
行分のデータのうち、データΦ〜■を１回目の転送ブロ
ックとし、データ■以降を２回目の転送ブロックとした
場合、１回目の転送ブロックの最終データ■と２回目の
転送ブロックの先頭データ■は、共に奇数で一致する。
イミングチャートである。いま、ＳＡＭに格納された１
行分のデータのうち、データΦ〜■を１回目の転送ブロ
ックとし、データ■以降を２回目の転送ブロックとした
場合、１回目の転送ブロックの最終データ■と２回目の
転送ブロックの先頭データ■は、共に奇数で一致する。
したがって、奇数バス線にはデータ■と■が連続するこ
ととなるが、実際にはＳＡＳの立上りタイミングでデー
タ■と■が奇数バス線に乗せられるので、■および■の
間にはＳＡＳ−周期分のリセット期間があけられる。そ
の結果、シリアルＩ１０端子では、１回目の転送ブロッ
クと２回目の転送ブロックの間にＳＡＳ−周期分の間断
が生じ、この間断は、転送ブロック間の最終番地と先頭
番地が上述した関係の場合、必然的に派生するので、転
送ブロック数が増大する程間断時間が無視できなくなり
、転送速度の低下を招来する。
ととなるが、実際にはＳＡＳの立上りタイミングでデー
タ■と■が奇数バス線に乗せられるので、■および■の
間にはＳＡＳ−周期分のリセット期間があけられる。そ
の結果、シリアルＩ１０端子では、１回目の転送ブロッ
クと２回目の転送ブロックの間にＳＡＳ−周期分の間断
が生じ、この間断は、転送ブロック間の最終番地と先頭
番地が上述した関係の場合、必然的に派生するので、転
送ブロック数が増大する程間断時間が無視できなくなり
、転送速度の低下を招来する。
本発明は、このような問題点に鑑みてなされたもので、
奇数／偶数番地用の２系統のバス線に加えて、第３のバ
ス線を設け、該バス線に先頭番地あるいは最終番地の情
弗を乗せることにより、転送ブロック間の間断を解消し
、データ転送速度の向上を図ることを目的としている。
奇数／偶数番地用の２系統のバス線に加えて、第３のバ
ス線を設け、該バス線に先頭番地あるいは最終番地の情
弗を乗せることにより、転送ブロック間の間断を解消し
、データ転送速度の向上を図ることを目的としている。
本発明による半導体記憶装置は上記目的達成のため、多
数のメモリセルが行方向および列方向に配列された主メ
モリセルアレイと、該主メモリセルアレイの１行分の記
憶容量を持つ副メモリセルアレイと、を有し、主メモリ
セルアレイの所定の１行分の記憶情報を一旦副メモリセ
ルアレイに格納した後ミ所定の先頭番地から最終番地ま
で情報を順次シリアルで取り出して出力するとともに、
該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、前記副メモリセルアレイから取り出される
先頭番地の情報あるいは最終番地の情報を乗せる第３の
バス線を備えている。
数のメモリセルが行方向および列方向に配列された主メ
モリセルアレイと、該主メモリセルアレイの１行分の記
憶容量を持つ副メモリセルアレイと、を有し、主メモリ
セルアレイの所定の１行分の記憶情報を一旦副メモリセ
ルアレイに格納した後ミ所定の先頭番地から最終番地ま
で情報を順次シリアルで取り出して出力するとともに、
該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、前記副メモリセルアレイから取り出される
先頭番地の情報あるいは最終番地の情報を乗せる第３の
バス線を備えている。
本発明では、転送ブロックの先頭番地あるいは最終番地
の情報が第３のバス線に乗せられ、この間、奇数／偶数
番地用の２系統のバス線は、リセット動作を実行するこ
とが可能になる。
の情報が第３のバス線に乗せられ、この間、奇数／偶数
番地用の２系統のバス線は、リセット動作を実行するこ
とが可能になる。
したがって、転送ブロック間のリセット動作がデータの
転送と並行して行われるので、間断な（連続してブロッ
ク転送を行うことができ、転送速度を向上させることが
できる。
転送と並行して行われるので、間断な（連続してブロッ
ク転送を行うことができ、転送速度を向上させることが
できる。
以下、本発明の実施例を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、ビデオＲＡＭに適用した例である。
示す図であり、ビデオＲＡＭに適用した例である。
まず、構成を説明する。第１図において、ｌＯはビデオ
ＲＡＭである。ビデオＲＡＭｌ０はコラムアドレススト
ローブ信号（以下、ＣＡＳという）の立下りタイミング
で図示しないコラム（列）アドレス信号を取り込み、こ
のコラムアドレス信号で指定されたビット線ＢＬを選択
して選択されたビット＆ｉＬを活性化させるコラム（Ｃ
ＯＬＵＭＮ）デコーダ１１と、ロウアドレスストローブ
信号（以下、ＲＡＳという）の立下りタイミングで図示
しないロウ（行）アドレス信号を取り込み、このロウア
ドレス信号で指定されたワード線ＷＬを選択して選択さ
れたワード線ＷＬを活性化させるロウ（ＲＯＷ）デコー
ダ１２と、多数のワードｍＷＬおよびビット線ＢＬが交
差状に配列され、各交差点に図示しないメモリセルを接
続するとともに、このメモリセルが行（ＲＯＷ）方向お
よび列（ＣＯＬＵＭＮ）方向に配列されたメモリセルア
レイ（主メモリセルアレイ）１３と、メモリセルアレイ
１３０１行（ＲＯＷ）分の記憶容量に対応した複数のＳ
ＡＭセル１４ａ−１４ｎを持つＳＡＭアレイ （副メモ
リセルアレイ）１４と、ＳＡＭアレイ１４およびシリア
ルＩ１０端子１５の間に介在するシリアル出力ポート部
１６と、を含んで構成されている。
ＲＡＭである。ビデオＲＡＭｌ０はコラムアドレススト
ローブ信号（以下、ＣＡＳという）の立下りタイミング
で図示しないコラム（列）アドレス信号を取り込み、こ
のコラムアドレス信号で指定されたビット線ＢＬを選択
して選択されたビット＆ｉＬを活性化させるコラム（Ｃ
ＯＬＵＭＮ）デコーダ１１と、ロウアドレスストローブ
信号（以下、ＲＡＳという）の立下りタイミングで図示
しないロウ（行）アドレス信号を取り込み、このロウア
ドレス信号で指定されたワード線ＷＬを選択して選択さ
れたワード線ＷＬを活性化させるロウ（ＲＯＷ）デコー
ダ１２と、多数のワードｍＷＬおよびビット線ＢＬが交
差状に配列され、各交差点に図示しないメモリセルを接
続するとともに、このメモリセルが行（ＲＯＷ）方向お
よび列（ＣＯＬＵＭＮ）方向に配列されたメモリセルア
レイ（主メモリセルアレイ）１３と、メモリセルアレイ
１３０１行（ＲＯＷ）分の記憶容量に対応した複数のＳ
ＡＭセル１４ａ−１４ｎを持つＳＡＭアレイ （副メモ
リセルアレイ）１４と、ＳＡＭアレイ１４およびシリア
ルＩ１０端子１５の間に介在するシリアル出力ポート部
１６と、を含んで構成されている。
シリアル出力ポート部１６は、選択回路１７、ポインタ
１８、制御回路１９、カウンタ２０．マルチプレクサ２
１、奇数番地用バス線２２、偶数番地用バス線２３、第
３のバス５ｉＩＡ２４を含んで構成され、選択回路１７
はＳＡＭアレイ１４のセルと同数のバス選択回路１７ａ
〜１７ｎを有している。
１８、制御回路１９、カウンタ２０．マルチプレクサ２
１、奇数番地用バス線２２、偶数番地用バス線２３、第
３のバス５ｉＩＡ２４を含んで構成され、選択回路１７
はＳＡＭアレイ１４のセルと同数のバス選択回路１７ａ
〜１７ｎを有している。
各バス選択回路１７ａ〜１７ｎはポインタ１８からの通
常選択信号Ｓ ａ ”−Ｓ ｎに従って１つが動作し、
対応するＳＡＭセル１４ａ＝１４Ｈの１つを奇数番地用
バス線２２あるいは偶数番地用バス線２３に接続する。
常選択信号Ｓ ａ ”−Ｓ ｎに従って１つが動作し、
対応するＳＡＭセル１４ａ＝１４Ｈの１つを奇数番地用
バス線２２あるいは偶数番地用バス線２３に接続する。
ポインタ１８はチップがＲＡＭ←→ＳＡＭ間の転送モー
ドにあるとき、ＣＡＳの立下りタイミングで入力された
コラムアドレス信号にプリセットされ、このプリセット
値を先頭番地とするとともに、図示しないシリアルアク
セスストローブ信号（以下、ＳＡＳという）の立上りタ
イミングでプリセット値を＋１づつカウントアツプして
該当する通常選択信号Ｓ ａ −Ｓ ｎの１つを順次出
力する。
ドにあるとき、ＣＡＳの立下りタイミングで入力された
コラムアドレス信号にプリセットされ、このプリセット
値を先頭番地とするとともに、図示しないシリアルアク
セスストローブ信号（以下、ＳＡＳという）の立上りタ
イミングでプリセット値を＋１づつカウントアツプして
該当する通常選択信号Ｓ ａ −Ｓ ｎの１つを順次出
力する。
例えば、プリセット値が１番地の場合、まずＳａ、次い
でＳｂ１さらにＳｃ・・・・・・といった順にプリセッ
ト値に従って順次出力していく。
でＳｂ１さらにＳｃ・・・・・・といった順にプリセッ
ト値に従って順次出力していく。
制御回路１９は所定のタイミングで入力された転送ブロ
ックの最終番地を示すコラムアドレス信号に従って転送
データの最終番地を検出し、カウンタ２０を介して最終
番地に該当するバス選択回路１７ａ〜１７ｎの１つに対
し、バス切換信号Ｓａ’〜Ｓｎ′を出力する。また、制
御回路１９は転送データの奇／偶を判別して奇数信号Ｓ
１％偶数信号ｓ２を出力するとともに、転送データが最
終番地のとき、最終番地信号Ｓ３を出力する。奇数番地
用バス線２２は選択回路１７の奇数番目のバス選択回路
１７ａ、１７ｃ、１７ｅ・・・・・・とマルチプレクサ
２１との間に布設され、また、偶数番地用バス線２３は
選択回路１７の偶数番目のバス選択回路１７ｂ、１７ｄ
、１７ｆ・・・・・・とマルチプレクサ２１との間に布
設されている。
ックの最終番地を示すコラムアドレス信号に従って転送
データの最終番地を検出し、カウンタ２０を介して最終
番地に該当するバス選択回路１７ａ〜１７ｎの１つに対
し、バス切換信号Ｓａ’〜Ｓｎ′を出力する。また、制
御回路１９は転送データの奇／偶を判別して奇数信号Ｓ
１％偶数信号ｓ２を出力するとともに、転送データが最
終番地のとき、最終番地信号Ｓ３を出力する。奇数番地
用バス線２２は選択回路１７の奇数番目のバス選択回路
１７ａ、１７ｃ、１７ｅ・・・・・・とマルチプレクサ
２１との間に布設され、また、偶数番地用バス線２３は
選択回路１７の偶数番目のバス選択回路１７ｂ、１７ｄ
、１７ｆ・・・・・・とマルチプレクサ２１との間に布
設されている。
さらに、第３のバス線２４は選択回路１７の全てのバス
選択回路１７ａ、１７ｂ、１７ｃ・・・・・・１７ｎと
マルチプレクサ２１との間に布設されている。
選択回路１７ａ、１７ｂ、１７ｃ・・・・・・１７ｎと
マルチプレクサ２１との間に布設されている。
マルチプレクサ２１は各奇数番地用バス＆’ｊ１２２、
偶数番地用バス線２３、第３のバス線２４に接続された
３つのＭＯＳ）ランジスタＴｒ＋ ％ Ｔｒ、 、Ｔｒ
３を有し、これらのＭＯＳ）ランジスタＴｒ、〜Ｔｒ３
は制御回路１９からのＳ、−Ｓ３によって何れか１つが
オンし、対応するバス線をシリアル■１０端子１５に接
続する。
偶数番地用バス線２３、第３のバス線２４に接続された
３つのＭＯＳ）ランジスタＴｒ＋ ％ Ｔｒ、 、Ｔｒ
３を有し、これらのＭＯＳ）ランジスタＴｒ、〜Ｔｒ３
は制御回路１９からのＳ、−Ｓ３によって何れか１つが
オンし、対応するバス線をシリアル■１０端子１５に接
続する。
第２図は、選択回路１７のバス選択回路１７ａ〜１７ｎ
の具体的な回路図である。なお、ここではバス選択回路
１７ａを例として示す。
の具体的な回路図である。なお、ここではバス選択回路
１７ａを例として示す。
バス選択回路１７ａは一対のＭＯＳトランジスタＴ ｒ
４、Ｔ ｒ ｓの一方の端子が共通にされてＳＡＭセ
ル１４ａに接続され、ＭＯ３Ｉ−ランジスタＴｒ、の他
方の端子は奇数番地用バスｖＡ２２ （あるいは偶数番
地用バス線２３）に接続されている。また、ＭＯＳ）ラ
ンジスタフ’ｒ５の他方の端子は第３のバス線２４に接
続されている。ＭＯＳ）ランジスタＴｒ４のゲートには
カウンタ２０からのバス切換信号Ｓａ′およびポインタ
１８からの通常選択信号ＳａがインバータゲートＩＮＶ
やノアゲートＮＯＲを介して必要に応じて印加される。
４、Ｔ ｒ ｓの一方の端子が共通にされてＳＡＭセ
ル１４ａに接続され、ＭＯ３Ｉ−ランジスタＴｒ、の他
方の端子は奇数番地用バスｖＡ２２ （あるいは偶数番
地用バス線２３）に接続されている。また、ＭＯＳ）ラ
ンジスタフ’ｒ５の他方の端子は第３のバス線２４に接
続されている。ＭＯＳ）ランジスタＴｒ４のゲートには
カウンタ２０からのバス切換信号Ｓａ′およびポインタ
１８からの通常選択信号ＳａがインバータゲートＩＮＶ
やノアゲートＮＯＲを介して必要に応じて印加される。
また、ＭＯＳトランジスタＴｒ３のゲートにはカウンタ
２０のバス切換信号Ｓａ’が必要に応じて印加される。
２０のバス切換信号Ｓａ’が必要に応じて印加される。
すなわち、ＭＯＳ）ランジスタＴｒ４はポインタ１８か
らの通常選択信号Ｓａに従ってオンとなってＳＡＭセル
１４ａと奇数番地用バス線２２とを接続し、一方、ＭＯ
Ｓ）ランジスタＴｒ５はカウンタ２０からのバス切換信
号Ｓａ′に従ってオンとなってＳＡＭセル１４ａと第３
のバス線２４とを接続する。なお、カウンタ２０からバ
ス切換信号Ｓａ’が出力されているとき、ＭＯＳ）ラン
ジスタＴｒ４は強制的にオフとなる。また、ポインタ１
８およびカウンタ２０から通常選択信号Ｓａおよびバス
切換信号Ｓａ′が出力されない間、これらＭＯＳトラン
ジスタＴｒ１、Ｔｒ、はオフ状態を保持する。
らの通常選択信号Ｓａに従ってオンとなってＳＡＭセル
１４ａと奇数番地用バス線２２とを接続し、一方、ＭＯ
Ｓ）ランジスタＴｒ５はカウンタ２０からのバス切換信
号Ｓａ′に従ってオンとなってＳＡＭセル１４ａと第３
のバス線２４とを接続する。なお、カウンタ２０からバ
ス切換信号Ｓａ’が出力されているとき、ＭＯＳ）ラン
ジスタＴｒ４は強制的にオフとなる。また、ポインタ１
８およびカウンタ２０から通常選択信号Ｓａおよびバス
切換信号Ｓａ′が出力されない間、これらＭＯＳトラン
ジスタＴｒ１、Ｔｒ、はオフ状態を保持する。
次に、本実施例の作用を第３図のタイミングチャートを
参照しながら説明する。第３図において、■〜０はＳＡ
Ｍアレイ１４内に格納された１行分のデータのうち、１
番地から１１番地までの各コラムアドレスを示し、■〜
■までが１回目の転送ブロックを、■〜■までが２回目
の転送ブロックを示す。
参照しながら説明する。第３図において、■〜０はＳＡ
Ｍアレイ１４内に格納された１行分のデータのうち、１
番地から１１番地までの各コラムアドレスを示し、■〜
■までが１回目の転送ブロックを、■〜■までが２回目
の転送ブロックを示す。
いま、ＳＡＳに従ってポインタ１８から通常選択信号Ｓ
ａが出力され、奇数番地の■が奇数番地用バス線２２に
乗せられると、次のＳＡＳでポインタ１８から通常選択
信号ｓｂが出力され、偶数番地の■が偶数番地用バス線
２３に乗せられる。そして、同様に■、■が奇数番地用
バス線２２および偶数番地用バス線２３に乗せられる。
ａが出力され、奇数番地の■が奇数番地用バス線２２に
乗せられると、次のＳＡＳでポインタ１８から通常選択
信号ｓｂが出力され、偶数番地の■が偶数番地用バス線
２３に乗せられる。そして、同様に■、■が奇数番地用
バス線２２および偶数番地用バス線２３に乗せられる。
そして、これらの■〜■は間断ない連続したシリアルデ
ータとしてシリアルＩ１０端子１５から出力される。
ータとしてシリアルＩ１０端子１５から出力される。
一方、■は転送ブロックの最終番地であるから、以下の
動作が行われる。すなわち、制御回路１９は最終番地の
データ出力が行われることを検出して最終番地信号Ｓ３
を出力するとともに、カウンタ２０を介して■に対応し
たバス選択回路１７ｅにバス切換信号ｓ ｅ ｌを出力
する。これにより、マルチプレクサ２１のＭＯＳトラン
ジスタＴｒ、がオンして第３のバス線２４とシリアルＩ
１０端子１５とを接続し、また、バス選択回路１７８の
ＭＯＳトランジスタＴｒ、がオンしてＳＡＭセル１４ｅ
と第３のバス線２４とを接続する。したがって、ＳＡＭ
セル１４ｅから取り出される■は第３のバス線２４を介
してシリアルＩ１０端子１５から出力され、結局、第３
図に示すように■〜■までが間断なくシリアルに連続し
てシリアルＩ１０端子１５から出力される。
動作が行われる。すなわち、制御回路１９は最終番地の
データ出力が行われることを検出して最終番地信号Ｓ３
を出力するとともに、カウンタ２０を介して■に対応し
たバス選択回路１７ｅにバス切換信号ｓ ｅ ｌを出力
する。これにより、マルチプレクサ２１のＭＯＳトラン
ジスタＴｒ、がオンして第３のバス線２４とシリアルＩ
１０端子１５とを接続し、また、バス選択回路１７８の
ＭＯＳトランジスタＴｒ、がオンしてＳＡＭセル１４ｅ
と第３のバス線２４とを接続する。したがって、ＳＡＭ
セル１４ｅから取り出される■は第３のバス線２４を介
してシリアルＩ１０端子１５から出力され、結局、第３
図に示すように■〜■までが間断なくシリアルに連続し
てシリアルＩ１０端子１５から出力される。
また、■が第３のバス線２４を介して出力されている間
、奇数番地用バス線２２や偶数番地用バス線２３はリセ
ット期間に入り、次回の奇数番地の■が転送されるとき
には、奇数番地用バス線２２のリセットは既に完了して
いる。したがって、■に引き続いて■を転送することが
でき、その結果、■〜■および■〜■を間断なくシリア
ルＩ１０端子１５から出力することができる。
、奇数番地用バス線２２や偶数番地用バス線２３はリセ
ット期間に入り、次回の奇数番地の■が転送されるとき
には、奇数番地用バス線２２のリセットは既に完了して
いる。したがって、■に引き続いて■を転送することが
でき、その結果、■〜■および■〜■を間断なくシリア
ルＩ１０端子１５から出力することができる。
このように本実施例では、奇数番地用バス線２２および
偶数番地用バス線２３の他に第３のバス線２４を設け、
転送ブロックの最終番地のデータをこの第３のバス線２
４を介して出力している。したがって、最終番地のデー
タを出力している間、他の奇数番地用バス線２２や偶数
番地用バス線２３をリセットさせることができ、次回の
転送ブロックの先頭番地のデータを引き続いて奇数番地
用バス線２２や偶数番地用バス線２３に乗せることがで
きる。その結果、転送ブロック間を間断なく連続させる
ことができ、転送速度を向上させることができる。
偶数番地用バス線２３の他に第３のバス線２４を設け、
転送ブロックの最終番地のデータをこの第３のバス線２
４を介して出力している。したがって、最終番地のデー
タを出力している間、他の奇数番地用バス線２２や偶数
番地用バス線２３をリセットさせることができ、次回の
転送ブロックの先頭番地のデータを引き続いて奇数番地
用バス線２２や偶数番地用バス線２３に乗せることがで
きる。その結果、転送ブロック間を間断なく連続させる
ことができ、転送速度を向上させることができる。
なお、本実施例では、第３のバス線２４に転送ブロック
の最終番地のデータを乗せるようにしたが、これに限る
ものではない。要は連続する転送ブロック間の最終番地
あるいは先頭番地の何れか一方のデータを第３のバス線
２４に乗せればよい。
の最終番地のデータを乗せるようにしたが、これに限る
ものではない。要は連続する転送ブロック間の最終番地
あるいは先頭番地の何れか一方のデータを第３のバス線
２４に乗せればよい。
本発明によれば、奇数／偶数番地用の２系統のバス線に
加えて、第３のバス線を設け、該バス線に先頭番地ある
いは最終番地の情報を乗せるようにしたので、転送ブロ
ック間の間断を解消することができ、データ転送速度の
向上を図ることができる。
加えて、第３のバス線を設け、該バス線に先頭番地ある
いは最終番地の情報を乗せるようにしたので、転送ブロ
ック間の間断を解消することができ、データ転送速度の
向上を図ることができる。
【図面の簡単な説明】
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその全体構成図、 第２図はその要部の回路図、 第３図はその動作を説明するためのタイミングチャート
である。 第４〜６図は従来の半導体記憶装置を示す図であり、 第４図はその要部構成図、 第５図はその動作を説明するためのタイミングチャート
、 第６図はその問題点を説明するためのタイミングチャー
トである。 １３・・・・・・メモリセルアレイ （主メモリセルア
レイ）、 １４・・・・・・ＳＡＭアレイ （副メモリセルアレイ
）、２２・・・・・・奇数番地用バス線、 ２３・・・・・・偶数番地用バス線、 ２４・・・・・・第３のバス線。
示す図であり、 第１図はその全体構成図、 第２図はその要部の回路図、 第３図はその動作を説明するためのタイミングチャート
である。 第４〜６図は従来の半導体記憶装置を示す図であり、 第４図はその要部構成図、 第５図はその動作を説明するためのタイミングチャート
、 第６図はその問題点を説明するためのタイミングチャー
トである。 １３・・・・・・メモリセルアレイ （主メモリセルア
レイ）、 １４・・・・・・ＳＡＭアレイ （副メモリセルアレイ
）、２２・・・・・・奇数番地用バス線、 ２３・・・・・・偶数番地用バス線、 ２４・・・・・・第３のバス線。
Claims (1)
- 【特許請求の範囲】 多数のメモリセルが行方向および列方向に配列された
主メモリセルアレイと、 該主メモリセルアレイの１行分の記憶容量を持つ副メモ
リセルアレイと、を有し、 主メモリセルアレイの所定の１行分の記憶情報を一旦副
メモリセルアレイに格納した後、所定の先頭番地から最
終番地まで情報を順次シリアルで取り出して出力すると
ともに、 該取り出しに際し、奇数番地用バス線および偶数番地用
バス線の交互に情報を振り分けて出力する半導体記憶装
置において、 前記副メモリセルアレイから取り出される先頭番地の情
報あるいは最終番地の情報を乗せる第３のバス線を備え
たことを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307936A JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
| US07/278,502 US4930108A (en) | 1987-12-04 | 1988-12-01 | Semiconductor memory device with serial access memory |
| EP88403061A EP0319432B1 (en) | 1987-12-04 | 1988-12-02 | Semiconductor memory device with serial access memory |
| DE88403061T DE3883935T2 (de) | 1987-12-04 | 1988-12-02 | Halbleiterspeicheranordnung mit einem seriellen Zugriffsspeicher. |
| KR1019880016134A KR930004669B1 (ko) | 1987-12-04 | 1988-12-03 | 시리얼 액세스 메모리로 이루어진 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307936A JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01149298A true JPH01149298A (ja) | 1989-06-12 |
| JPH0748301B2 JPH0748301B2 (ja) | 1995-05-24 |
Family
ID=17974956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307936A Expired - Lifetime JPH0748301B2 (ja) | 1987-12-04 | 1987-12-04 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4930108A (ja) |
| EP (1) | EP0319432B1 (ja) |
| JP (1) | JPH0748301B2 (ja) |
| KR (1) | KR930004669B1 (ja) |
| DE (1) | DE3883935T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006123124A (ja) * | 2004-10-29 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 可撓性基板の穴あけ加工方法、薄膜基板の貫通孔加工装置、および薄膜太陽電池の製造装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2880547B2 (ja) * | 1990-01-19 | 1999-04-12 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0821233B2 (ja) * | 1990-03-13 | 1996-03-04 | 株式会社東芝 | 画像メモリおよび画像メモリからデータを読み出す方法 |
| JP2928654B2 (ja) * | 1991-04-10 | 1999-08-03 | 株式会社東芝 | マルチポートｄｒａｍ |
| US5206821A (en) * | 1991-07-01 | 1993-04-27 | Harris Corporation | Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section |
| JPH05101646A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | デユアルポートメモリ |
| JP2947664B2 (ja) * | 1992-03-30 | 1999-09-13 | 株式会社東芝 | 画像専用半導体記憶装置 |
| DE69322054T2 (de) * | 1992-10-16 | 1999-04-01 | Matsushita Electric Ind Co Ltd | Gerät zur Aufzeichnung von Datensignalen mittels Steuerung der Frequenzcharakteristiken der Datensignale |
| KR0141665B1 (ko) * | 1994-03-31 | 1998-07-15 | 김광호 | 비디오램 및 시리얼데이타 출력방법 |
| US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
| US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
| US6509851B1 (en) * | 2000-03-30 | 2003-01-21 | Cypress Semiconductor Corp. | Method for using a recovered data-encoded clock to convert high-frequency serial data to lower frequency parallel data |
| US8208314B2 (en) | 2010-06-01 | 2012-06-26 | Aptina Imaging Corporation | Sequential access memory elements |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPS60140924A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 半導体回路 |
| EP0179605B1 (en) * | 1984-10-17 | 1992-08-19 | Fujitsu Limited | Semiconductor memory device having a serial data input circuit and a serial data output circuit |
| CA1293565C (en) * | 1986-04-28 | 1991-12-24 | Norio Ebihara | Semiconductor memory |
| JPS62287497A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-12-04 JP JP62307936A patent/JPH0748301B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-01 US US07/278,502 patent/US4930108A/en not_active Expired - Fee Related
- 1988-12-02 DE DE88403061T patent/DE3883935T2/de not_active Expired - Fee Related
- 1988-12-02 EP EP88403061A patent/EP0319432B1/en not_active Expired - Lifetime
- 1988-12-03 KR KR1019880016134A patent/KR930004669B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006123124A (ja) * | 2004-10-29 | 2006-05-18 | Fuji Electric Holdings Co Ltd | 可撓性基板の穴あけ加工方法、薄膜基板の貫通孔加工装置、および薄膜太陽電池の製造装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0319432A2 (en) | 1989-06-07 |
| US4930108A (en) | 1990-05-29 |
| DE3883935D1 (de) | 1993-10-14 |
| KR930004669B1 (ko) | 1993-06-02 |
| EP0319432A3 (en) | 1990-11-28 |
| DE3883935T2 (de) | 1994-01-05 |
| KR890010914A (ko) | 1989-08-11 |
| EP0319432B1 (en) | 1993-09-08 |
| JPH0748301B2 (ja) | 1995-05-24 |
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