DE3883935T2

DE3883935T2 - Halbleiterspeicheranordnung mit einem seriellen Zugriffsspeicher.

Info

Publication number: DE3883935T2
Application number: DE88403061T
Authority: DE
Inventors: Tsutomu Sugiyama
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1987-12-04
Filing date: 1988-12-02
Publication date: 1994-01-05
Anticipated expiration: 2008-12-03
Also published as: JPH01149298A; EP0319432B1; JPH0748301B2; EP0319432A3; EP0319432A2; KR930004669B1; DE3883935D1; US4930108A; KR890010914A

Description

HINTERGRUND DER ERFINDUNG

1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und, im besonderen, auf eine Speicheranordnung, die einen Speicher mit seriellem Zugriff (SAM), der für einen seriellen Zugriff auf Daten eingesetzt wird, zusammen mit einem Speicher mit wahlfreiem Zugriff (RAM) enthält, der für einen gewöhnlichen wahlfreien Zugriff auf Daten eingesetzt wird.
Im allgemeinen erfordert eine Halbleiterspeicheranordnung, die als Speicher zur Bildverarbeitung eingesetzt wird, wie ein Bildpufferspeicher, daß eine Datenleseoperation mit hoher Geschwindigkeit ausgeführt wird, die einer Anzeigegeschwindigkeit auf einer Bildebene einer Anzeigeeinrichtung entspricht. Bei einer Anzeige mit 512 x 512 Pixels tritt zum Beispiel ein Flimmern auf der Bildebene auf, wenn Daten nicht mit einem Zyklus von etwa 48 ns ausgelesen werden. Die Lesegeschwindigkeit in dem Bildspeicher ist etwa zehnmal so hoch wie jene in einem gewöhnlichen dynamischen RAM. Auch das Lesen von Anzeigedaten aus dem Bildpuffer muß seriell und mit hoher Geschwindigkeit ausgeführt werden, während das Schreiben von Daten in den Puffer gleichzeitig ausgeführt werden muß. Um die Lese-/Schreiboperation durch einen gewöhnlichen dynamischen RAM zu realisieren, müssen Maßnahmen ergriffen werden, um eine Periode für eine Rücklaufspur auszunutzen oder um eine zeitgeteilte Verarbeitung durch ein spezielles Verfahren zu bewirken, da nicht mehr als ein Eingangs-/Ausgangs- (E/A) Anschluß bei dem RAM vorgesehen ist. Dadurch wird es schwierig, die Effektivität beim Schreiben oder Ändern von Daten zu verbessern.

2. Beschreibung der verwandten Technik

Als Bildpufferspeicher, der die obigen Anforderungen erfüllt, ist eine Halbleiterspeicheranordnung eines sogenannten Dual-Port-Typs bekannt und im Einsatz, welche sowohl einen Anschluß für wahlfreien Zugriff für einen dynamischen RAM als auch einen Anschluß für seriellen Zugriff für einen SAM enthält.
Bei einem bekannten Beispiel dieser Art der Halbleiterspeicheranordnung ist der SAM zwischen dem RAM und einem seriellen E/A-Anschluß vorgesehen und enthält Speicherzellen, die einer einzelnen Reihe in dem RAM entsprechen, und ein Datenbus zum Übertragen von seriellen Daten ist zwischen dem SAM und dem seriellen E/A-Anschluß vorgesehen und in zwei Systeme eingeteilt. Eines ist ein Datenbus, der Bitdaten zugeordnet ist, die ungeradzahligen Adressen in dem SAM entsprechen, und das andere ist ein Datenbus, der Bitdaten zugeordnet ist, die geradzahligen Adressen darin entsprechen.
Bei dieser Anordnung werden Daten zwischen dem RAM und SAM mit einer Einheit einer beliebigen einzelnen Reihe in dem RAM übertragen. Zum Beispiel angenommen, daß eine Anzeige mit dem seriellen E/A-Anschluß verbunden ist und Daten in dem RAM zu der Anzeige übertragen werden. Die Daten in dem RAM werden zuerst mit einer Einheit einer einzelnen Reihe gelesen und in dem SAM gespeichert, und dann werden die gespeicherten Daten als fette von seriellen Daten beginnend bei einem Bitdatenteil, der einer vorbestimmten Kopfadresse entspricht, gelesen und über den Datenbus zu der Anzeige übertragen. In diesem Fall wird, wenn die Datenübertragung zwischen dem RAM und SAM ausgeführt wird, die serielle Datenübertragung zwischen dem SAM und dem seriellen E/A-Anschluß nicht ausgeführt, und umgekehrt. Demzufolge können, wenn die serielle Datenübertragung ausgeführt wird, der RAM und SAM unabhängig voneinander funktionieren, so daß die Schreiboperation von Daten in dem RAM frei ausgeführt werden kann. Dies trägt zu einer Verbesserung bei der Effektivität beim Schreiben oder Ändern von Daten bei.
Auch bei der seriellen Datenübertragungsoperation wird jeder Teil der Bitdaten, die von dem SAM ausgegeben wurden, abwechselnd auf einem ersten Datenbus für ungeradzahlige Adressen und auf einem zweiten Datenbus für geradzahlige Adressen gelesen. Wenn nämlich ein erster Datenbus bei der seriellen Datenübertragung verwendet wird, wird ein zweiter Datenbus in einen Ruhezustand versetzt, und umgekehrt. Demzufolge kann, wenn einer der Datenbusse an der seriellen Datenübertragung teilnimmt, der andere davon in einen Rücksetzzustand gebracht und für die nächste Teilnahme an der seriellen Datenübertragung vorbereitet werden. Dies trägt zu einem Hochgeschwindigkeitslesen von Daten bei. Als Resultat kann eine Kette von seriellen Daten an dem seriellen E/A-Anschluß ohne Unterbrechung erhalten werden.
Jedoch tritt bei der Halbleiterspeicheranordnung mit dem Datenbus, der in zwei Systeme geteilt ist, ein Problem auf, wenn die serielle Datenübertragung wiederholt mit einer Einheit eines Datenblockes einer Vielzahl von Bitdaten durchgeführt wird. Wenn zum Beispiel die letzte Adresse eines Datenübertragungsblockes und die Kopfadresse eines nachfolgenden mit einer ungeradzahligen oder geradzahligen Adresse übereinstimmen, erscheinen die entsprechenden Bitdaten seriell auf einem identischen Datenbus, und demzufolge wird es unmöglich, eine Rücksetzperiode für den Datenbus zu sichern. Um diesen Nachteil zu verhindern, muß der nachfolgende Datenblock mit einer Verzögerung um eine Zeitperiode ausgegeben werden, die für das Rücksetzen des Datenbusses notwendig ist. Als Resultat wird zwischen den Datenübertragungsblöcken unvermeidlich eine Unterbrechung erzeugt, die gleich der vorbestimmten Rücksetzperiode ist. Dies führt zu einer Verminderung der Lesegeschwindigkeit von Daten und ist somit nicht wünschenswert.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeicheranordnung vorzusehen, die in der Lage ist, das Erzeugen einer Unterbrechung zwischen Datenübertragungsblöcken bei einer seriellen Datenübertragung zu verhindern und die Datenübertragungsgeschwindigkeit zu erhöhen.
Die obige Aufgabe wird erreicht, indem ein dritter Datenbus zum Übertragen von Informationen vorgesehen wird, die der Kopfadresse oder der letzten Adresse eines Datenübertragungsblockes entsprechen.
Deshalb ist gemäß der vorliegenden Erfindung eine Halbleiterspeicheranordnung vorgesehen, die enthält: eine erste Speicherzellenanordnung mit einer Vielzahl von Speicherzellen für wahlfreien Zugriff, die in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind; eine zweite Speicherzellenanordnung, die mit der ersten Speicherzellenanordnung operativ verbunden ist und wenigstens Speicherzellen für seriellen Zugriff hat, die einer einzelnen Reihe der ersten Speicherzellenanordnung entsprechen; einen ersten Datenbus, der Speicherzellen für seriellen Zugriff zugeordnet ist, die ungeradzahligen Adressen entsprechen; einen zweiten Datenbus, der Speicherzellen für seriellen Zugriff zugeordnet ist, die geradzahligen Adressen entsprechen; einen dritten Datenbus, der wenigstens einer spezifischen Speicherzelle für seriellen Zugriff zugeordnet ist; und eine Busschaltsteuerschaltung zum Steuern einer Verbindung von jeder der Speicherzellen für seriellen Zugriff mit einem der ersten, zweiten und dritten Datenbusse und zum Auswählen von einem der Datenbusse, um den ausgewählten Datenbus mit dem Äußeren der Anordnung zu verbinden, wobei die Busschaltsteuerschaltung jeden Teil der Bitdaten in den Speicherzellen für seriellen Zugriff an die ersten und zweiten Datenbusse seriell und abwechselnd ausgibt, und, wenn eine Vielzahl von Datenübertragungsblöcken aus der zweiten Speicherzellenanordnung seriell ausgelesen wird, Bitdaten in der wenigstens einen spezifischen Speicherzelle für seriellen Zugriff, die der Kopfadresse oder der letzten Adresse in jedem der Datenübertragungsblöcke entspricht, an den dritten Datenbus ausgibt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Andere Aufgaben und Merkmale der vorliegenden Erfindung werden nachstehend anhand der bevorzugten Ausführungsformen eingehend beschrieben, unter Bezugnahme auf die beiliegenden Zeichnungen, in denen;
Fig. 1 ein Schaltungsdiagramm ist, das den Aufbau eines Beispiels der Halbleiterspeicheranordnung nach Stand der Technik mit einem SAM darstellt;
Fig. 2a bis 2f Wellenformdiagramme zum Erläutern einer Operation der in Fig. 1 gezeigten Anordnung sind;
Fig. 3a bis 3f Wellenformdiagramme zum Erläutern eines Problems bei der in Fig. 1 gezeigten Anordnung sind;
Fig. 4 ein Schaltungsdiagramm ist, das einen Aufbau der Halbleiterspeicheranordnung mit einem SAM als eine Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 5 ein Schaltungsdiagramm ist, das einen Aufbau der in Fig. 4 gezeigten Steuerschaltung darstellt;
Fig. 6 ein Schaltungsdiagramm ist, das einen Aufbau des in Fig. 4 gezeigten Zeigers darstellt;
Fig. 7a bis 7k Wellenformdiagramme zum Erläutern einer Operation der in Fig. 4 gezeigten Anordnung sind;
Fig. 8 ein Schaltungsdiagramm ist, das einen Aufbau einer anderen Ausführungsform der vorliegenden Erfindung zeigt;
Fig. 9 ein Schaltungsdiagramm ist, das einen Aufbau der Busauswahlschaltung, die in Fig. 8 gezeigt ist, teilweise darstellt;
Fig. 10a bis 10n Wellenformdiagramme zum Erläutern einer Operation der in Fig. 8 gezeigten Anordnung sind;
Fig. 11 ein Schaltungsdiagramm ist, das einen Aufbau einer Abwandlung der in Fig. 4 gezeigten Ausführungsform darstellt; und
Fig. 12 ein Schaltungsdiagramm ist, das einen Aufbau einer anderen Abwandlung der in Fig. 4 gezeigten Ausführungsform darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Für ein besseres Verstehen der bevorzugten Ausführungsformen werden nun die Probleme des Standes der Technik unter Bezugnahme auf Fig. 1 bis 3f erläutert.
Figur 1 zeigt einen Schaltungsaufbau der Speicheranordnung nach Stand der Technik mit einem Speicher mit seriellem Zugriff (SAM).
In Fig. 1 bezeichnet Bezugszeichen 10 eine RAM-Zellenanordnung, die eine Speicherzelle M hat, die an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen W&sub1; - Wm und einer Vielzahl von Paaren von Bitleitungen B&sub1; , - Bn , vorgesehen ist. Bezugszeichen 11 bezeichnet eine periphere Schaltung, die eine Dekodieranordnung zum Auswählen einer der Wortleitungen und eines der Paare von Bitleitungen enthält. Bezugszeichen 12 bezeichnet eine SAM-Zellenanordnung, die eine Speicherzelle MC&sub1; - MCn hat, die für jedes der Paare von Bitleitungen vorgesehen ist. Die Speicherzellen MC&sub1; , MC&sub3; , MC&sub5; , ...., MCn-1 , die ungeradzahligen Adressen entsprechen, sind mit einem paar von Datenleitungen DBO , (Datenbus für ungeradzahlige Adressen) verbunden, und die Speicherzellen MC&sub2; , MC&sub4; , MC&sub6; , ...., MCn , die geradzahligen entsprechen, sind mit einem anderen Paar von Datenleitungen DBE , (Datenbus für geradzahlige Adressen) verbunden. Jeder Bitdatenteil in den Speicherzellen MC&sub1; - MCn wird seriell ausgelesen. Bezugszeichen 13 bezeichnet einen Taktgenerator, der ein Strobe- Signal für seriellen Zugriff (SAS) empfängt, eine Frequenz des SAS-Signals teilt und Takte CKO und CKE erzeugt, so daß, wenn einer der Takte auf dem logisch hohen ("H") Pegel ist, der andere auf dem logisch niedrigen ("L") Pegel ist, und umgekehrt. Bezugszeichen 14 bezeichnet einen Multiplexer, der N-Kanal-Metall-Oxid-Halbleiter- (NMOS) Transistoren 16, 17, 18 und 19 enthält, die mit jeder der Datenleitungen DBO , , DBE bzw. seriell verbunden sind, und einen Puffer 15, der zwischen den Transistoren 16 - 19 und einem seriellen E/A-Anschluß verbunden ist. Die Transistoren 16 und 17 versetzen den Datenbus DBO und ansprechend auf den Takt CKO in einen geschlossenen oder offenen Zustand, während die Transistoren 18 und 19 den Datenbus DBE und ansprechend auf den Takt CKE in einen geschlossenen oder offenen Zustand versetzen. Bezugszeichen RC bezeichnet eine Rücksetzschaltung, die einen P-Kanal-MOS- (PMOS) Transistor 20 enthält, der zwischen den Datenleitungen DBO , (oder DBE , ) verbunden ist, und PMOS-Transistoren 21, 22, die seriell dazwischen verbunden sind. Wenn der Takt CKO (oder CKE) auf dem "L"-Pegel ist, schließt die Rücksetzschaltung RC die Datenleitungen DBO , (oder DBE , ) kurz und versetzt sie auf einen Pegel von Vcc. Die Rücksetzschaltung RC hat nämlich die Funktion, den entsprechenden Datenbus in einen Rücksetzzustand zu versetzen.
Bei der obigen Anordnung werden die Daten in der RAM- Zellenanordnung 10 mit einer Einheit einer beliebigen einzelnen Reihe ausgelesen, d. h., n Bitdaten, und in der SAM-Zellenanordnung 12 gespeichert. Die gespeicherten Daten werden ansprechend auf das SAS-Signal seriell gelesen. Andererseits werden, wie in Fig. 2a bis 2f gezeigt, die Zeitlagendiagramme sind und die Operation der Anordnung von Fig. 1 anzeigen, die Takte CKO und CKE synchron mit dem Anstieg des SAS-Signals abwechselnd auf den "H"-Pegel angehoben. Wenn der Takt CKO auf den "H"-Pegel angehoben ist, werden die Transistoren 16 und 17 in dem Multiplexer 14 EIN-geschaltet und die Transistoren 20, 21 und 22 in der entsprechenden Rücksetzschaltung RC AUS-geschaltet. In diesem Zustand können die Bitdaten für ungeradzahlige Adressen in der SAM-Zellenanordnung 12 über den Datenbus DBO , und den Puffer 15 zu dem seriellen E/A-Anschluß gelesen werden. Gleichfalls können, wenn der Takt CKE auf dem "H"-Pegel ist, die Bitdaten für geradzahlige Adressen über den Datenbus DBE , und den Puffer 15 zu dem seriellen E/A-Anschluß gelesen werden.
Deshalb werden gemäß dem Schaltungsaufbau von Fig. 1 die Bitdaten in der SAM-Zellenanordnung 12 abwechselnd und seriell an die Datenbusse DBO , und DBE , ausgegeben und ohne Unterbrechung zu dem seriellen E/A-Anschluß ausgelesen, wie in Fig. 2f gezeigt. Es sei angemerkt, daß Bezugszeichen tR in Fig. 2d und 2e eine Rücksetzperiode bezeichnet, in der der entsprechende Datenbus in den Rücksetzzustand versetzt wird.
Als nächstes wird unter Bezugnahme auf Fig. 3a bis 3f ein Problem bei der Anordnung von Fig. 1 erläutert.
Angenommen, daß die Bitdaten "1" bis "5" von den n Bitdaten, die in der SAM-Zellenanordnung 12 gespeichert sind, einem ersten Datenübertragungsblock zugeordnet sind, und Bitdaten, die einem Bitdatenteil "9" folgen, einem zweiten zugeordnet sind. In diesem Fall stimmen die letzten Daten des ersten Datenübertragungsblockes und die Kopfdaten des zweiten Datenübertragungsblockes mit der ungeradzahligen Adresse überein. Demzufolge erscheinen die Bitdaten "5" und "9" der Reihe nach auf dem Datenbus DBO , für ungeradzahlige Adressen. In diesem Fall wird, da die Bitdaten "5" und "9" zu dem Datenbus ansprechend auf den Anstieg des SAS- Signals ausgegeben werden, eine Rücksetzperiode tO , die einem Zyklus des SAS-Signals entspricht, zwischen den Bitdaten "5" und "9" erzeugt. Als Resultat wird zwischen den Datenübertragungsblöcken, die von dem seriellen E/A-Anschluß ausgegeben werden, unvermeidlich eine Unterbrechung erzeugt, die gleich einem Zyklus des SAS-Signals ist.
Obwohl die Anzahl der Datenübertragungsblöcke bei dem dargestellten Beispiel zwei beträgt, würde die obige Unterbrechung in solch einem Maße länger werden, daß sie nicht unberücksichtigt bleiben kann, wenn die Anzahl der Blöcke erhöht wird. Dies führt zu einer Verringerung der Datenübertragungsgeschwindigkeit und ist somit nicht wünschenswert.
Eine bevorzugte Ausführungsform der vorliegenden Erfindung wird nun unter Bezugnahme auf Fig. 4 bis 7k eingehend beschrieben.
Figur 4 zeigt einen Schaltungsaufbau der Halbleiterspeicheranordnung mit einem SAM als eine Ausführungsform der vorliegenden Erfindung. Der gezeigte Aufbau wird auf eine Video-RAM-Anordnung in der Form eines Chips angewendet.
Grob gegliedert besteht die Anordnung von Fig. 4 aus einer RAM-Zellenanordnung 40, die eine Speicherzelle M hat, die an jedem Schnittpunkt zwischen einer Vielzahl von Wortleitungen W&sub1; - Wm und einer Vielzahl von Paaren von Bitleitungen B&sub1; , - Bn , vorgesehen ist; einem Abschnitt eines Anschlusses für wahlfreien Zugriff zum Ausführen eines gewöhnlichen wahlfreien Zugriffs auf die RAM-Speicherzellenanordnung; einer SAM-Zellenanordnung 44, die eine Vielzahl von Speicherzellen MC&sub1; - MCn hat, die einer Speicherkapazität einer einzelnen Reihe der RAM- Zellenanordnung entsprechen; und einem Abschnitt eines Anschlusses für seriellen Zugriff zum Ausführen eines seriellen Datenzugriffs auf die SAM-Zellenanordnung. Der Abschnitt des Anschlusses für wahlfreien Zugriff enthält einen Reihenadreßdekoder 41, der ein Reihenadreßsignal ADR ansprechend auf einen Abfall eines low-aktiven Reihenadreß- Strobe-Signals eingibt, eine Wortleitung auswählt, die durch das Reihenadreßsignal bezeichnet ist, und die ausgewählte Wortleitung aktiviert; einen Spaltenadreßdekoder 42, der ein Spaltenadreßsignal ADC ansprechend auf einen Abfall eines low-aktiven Spaltenadreß-Strobe-Signals CAS eingibt, ein Paar von Bitleitungen auswählt, welches durch das Spaltenadreßsignal bezeichnet ist, und das ausgewählte Paar von Bitleitungen aktiviert; und ein E/A-Gatter und -Puffer 43 zum Ausführen der Eingabe und Ausgabe von Daten (DIN/DOUT) zwischen dem Spaltenadreßdekoder 42 und dem Äußeren bei der gewöhnlichen Operation mit wahlfreiem Zugriff.
Der Abschnitt des Anschlusses für seriellen Zugriff besteht aus: einer Busauswahlschaltung 45 mit einer Auswahlschaltung BS&sub1; - BSn , die für jede der Zellen in der SAM- Zellenanordnung 44 vorgesehen ist, einem Multiplexer 46, drei Paaren von Datenleitungen DBO , ; DBE , ; DBX , , sechs Rücksetzschaltungen RC, die an einem Ende und auf halbem Wege bei jedem Paar von Datenleitungen vorgesehen sind, einem Zeiger 57 mit einer Zeigerschaltung P&sub1; - Pn , die für jede der Auswahlschaltungen BS&sub1; - BSn vorgesehen ist, und einer Steuerschaltung 60. Ein erstes Paar von Datenleitungen (Datenbus) DBO , ist zwischen dem Multiplexer 46 und den Busauswahlschaltungen BS&sub1; , BS&sub3; , BS&sub5; , ..... verbunden, die mit den Speicherzellen MC&sub1; , MC&sub3; , MC&sub5; , ....., verbunden sind, die ungeradzahligen Adressen entsprechen. Ein zweites Paar von Datenleitungen (Datenbus) DBE , ist zwischen dem Multiplexer 46 und den Busauswahlschaltungen BS&sub2; , BS&sub4; , ....., BSn-1 verbunden, die mit den Speicherzellen MC&sub2; , MC&sub4; , ....., MCn-1 verbunden sind, die geradzahligen Adressen entsprechen. Auch ein drittes Paar von Datenleitungen (Datenbus) DBX , ist zwischen dem Multiplexer 46 und der letzten Busauswahlschaltung BSn verbunden, die mit der Speicherzelle MCn verbunden ist, die der letzten Adresse entspricht. Bei dem vorliegenden Beispiel entspricht die letzte Adresse einer ungeradzahligen Adresse.
Jede der Busauswahlschaltungen BS&sub1; - BSn enthält ein Paar von NMOS-Transistoren T&sub1; , T&sub2; , die mit den Leitungen seriell verbunden sind, die die entsprechende Speicherzelle MC&sub1; - MCn mit dem entsprechenden Datenbus verbinden. Das Transistorenpaar T&sub1; , T&sub2; wird ansprechend auf ein Busauswahlsignal S&sub1; - Sn , das von der entsprechenden Zeigerschaltung P&sub1; - Pn ausgegeben wurde, EIN-geschaltet. Zu dieser Zeit verbindet jede der Auswahlschaltungen BS&sub1; - BSn-1 die entsprechende SAM-Zelle MC&sub1; - MCn-1 mit dem Datenbus DBO , für ungeradzahlige Adressen oder dem Datenbus DBE , für geradzahlige Adressen, außer daß die Auswahlschaltung BSn die SAM-Zelle MCn mit dem Datenbus DBX , für die letzte Adresse verbindet.
Der Multiplexer 46 enthält NMOS-Transistoren 48, 49, 50, 51, 52 und 53, die mit jeder der Datenleitungen DBO , , DBE , , DBX bzw. verbunden sind, und einen Puffer 47, der zwischen den Transistoren 48 - 53 und einem seriellen E/A-Anschluß verbunden ist. Die Transistoren 48 und 49 versetzen den Datenbus DBO und in einen geschlossenen oder offenen Zustand, ansprechend auf einen Steuertakt SO , der von der Steuerschaltung 60 ausgegeben wurde, die Transistoren 50 und 51 versetzen den Datenbus DBE und in einen geschlossenen oder offenen Zustand, ansprechend auf einen Steuertakt SE , der von der Steuerschaltung 60 ausgegeben wurde, und die Transistoren 52 und 53 versetzen den Datenbus DBX und in einen geschlossenen oder offenen Zustand, ansprechend auf einen Steuertakt SX , der von der Steuerschaltung 60 ausgegeben wurde. Jede von sechs Rücksetzschaltungen RC enthält einen PMOS-Transistor 54, der zwischen dem entsprechenden Paar von Datenleitungen verbunden ist, und PMOS-Transistoren 55, 56, die dazwischen seriell verbunden sind, und schließt das entsprechende Paar von Datenleitungen kurz, um sie in den Rücksetzzustand zu versetzen, wenn der Steuertakt SO , SE oder SX von der Steuerschaltung 60 auf dem "L"-Pegel ist.
Als nächstes wird ein Schaltungsaufbau der Steuerschaltung 60 unter Bezugnahme auf Fig. 5 beschrieben.
Die Steuerschaltung 60 besteht bei dem vorliegenden Beispiel aus einer Frequenzteilerschaltung 61, die auf den Anstieg eines Strobe-Signals für seriellen Zugriff (SAS) anspricht und ein paar frequenzgeteilte Signale ACK erzeugt, die ungeradzahlige Adressen in der SAM-Zellenanordnung 44 anzeigen, einem NMOS-Transistor 62, der auf ein Ausgabesignal eines Inverters 67 anspricht und das frequenzgeteilte Signal ACK zu dem Multiplexer 46 als Steuertakt SO überträgt, einem NMOS-Transistor 63, der auf das Busauswahlsignal Sn anspricht, das von der letzten Zeigerschaltung Pn zugeführt wurde, und den Steuertakt SO auf den "L"-Pegel herabzieht, einem Inverter 64, der das frequenzgeteilte Signal ACK in ein Signal BCK invertiert, das geradzahlige Adressen in der SAM-Zellenanordnung 44 anzeigt, einem NNOS- Transistor 65, der auf das Ausgabesignal des Inverters 67 anspricht und das Signal BCK zu dem Multiplexer 46 als Steuertakt SE überträgt, einem NMOS-Transistor 66, der auf das Busauswahlsignal Sn anspricht und den Steuertakt SE auf den "L"-Pegel herabzieht, und dem Inverter 67, der auf das Busauswahlsignal Sn anspricht. Es sei angemerkt, daß die Signalleitungen, die durch unterbrochene Linien angegeben sind, zu einer anderen Ausführungsform gehören, die später erläutert ist.
Gemäß des Aufbaus von Fig. 5 sind, wenn das Busauswahlsignal Sn , das von dem Zeiger 57 zugeführt wurde, auf dem "L"-Pegel ist, die Transistoren 62 und 65 in dem EIN-schaltzustand über den Inverter 67, und die Transistoren 63 und 66 sind in dem AUS-schaltzustand, so daß die Signale ACK und BCK dem Multiplexer 46 als Steuertakte SO bzw. SE weiterhin zugeführt werden. In diesem Zustand ist der dritte Steuertakt SX auf dem "L"-Pegel. Der Steuertakt SX wird auf den "H"-Pegel angehoben, wenn das Busauswahlsignal Sn auf dem "H"-Pegel ist. Zu dieser Zeit werden die Steuertakte SO und SE auf den "L"-Pegel abgesenkt. Insgesamt gibt nämlich die Steuerschaltung 60 den Steuertakt SO für ungeradzahlige Adressen und den Steuertakt SE für geradzahlige Adressen ansprechend auf den Anstieg des SAS-Signals abwechselnd und seriell aus und gibt, wenn der Zeiger 57 das Signal Sn , das die letzte Adresse in der SAM-Zellenanordnung anzeigt, auf den "H"-Pegel anhebt, den dritten Steuertakt SX aus, der die Steuertakte SO und SE ersetzt.
Ein Schaltungsaufbau des Zeigers 57 wird unter Bezugnahme auf Fig. 6 beschrieben.
Jede Zeigerschaltung P&sub1; - Pn des Zeigers 57 hat im wesentlichen denselben Aufbau und besteht aus vier PMOS- Transistoren Q1 - Q4 und acht NMOS-Transistoren Q5 - Q12. Jede Source der Transistoren Q1 und Q2 ist mit einer Versorgungsleitung höherer Energie Vcc (5 V) verbunden, und jedes Drain davon ist über die Transistoren Q3, Q5 bzw. Q4, Q6 mit einer Versorgungsleitung niedrigerer Energie Vss (0 V) verbunden. Die vier Transistoren Q3 - Q6 bilden ein Flipflop. Der Transistor Q7 (Q8) ist mit dem Transistor Q5 (Q6) parallel verbunden. Die Transistoren Q9 und Q11 sind zwischen einem der Ausgangsknoten des Flipflop und der Energieversorgungsleitung Vss seriell verbunden, während die Transistoren Q10 und Q12 zwischen einem anderen der Ausgangsknoten davon und der Leitung Vss seriell verbunden sind.
Die Transistoren Q1 und Q7 sprechen auf ein entsprechendes Dekodiersignal PC&sub0; - PCn-1 an, das von dem Spaltenadreßdekoder 42 zugeführt wird. Der Dekoder 42 dekodiert das Spaltenadreßsignal ADC als Reaktion auf den Abfall des Spaltenadreß-Strobe-Signals und wählt auf der Grundlage der Dekodierung ein Bit von n Bits aus. Demzufolge wird, wenn zum Beispiel der Spaltenadreßdekoder 42 das Bitleitungspaar B&sub3; , auswählt, das entsprechende Dekodiersignal PC&sub2; auf den "H"-Pegel angehoben, und die anderen Dekodiersignale PC&sub0; , PC&sub1; und PC&sub3; - PCn-1 werden auf dem "L"-Pegel gehalten. Die Transistoren Q2 und Q8 sprechen auf ein Signal PR mit einem vorbestimmten Pegel an, der bei dem vorliegenden Beispiel auf den "L"-Pegel fixiert ist. Der Transistor Q9 der Zeigerschaltung Pi spricht auf das Ausgabesignal der vorhergehenden Zeigerschaltung Pi-1 an, d. h., das Busauswahlsignal Si-1 , außer daß der Transistor Q9 der ersten Zeigerschaltung P&sub1; auf einen fixierten Pegel Vss anspricht. Der Transistor Q10 von jeder Zeigerschaltung P&sub1; - Pn antwortet jeweilig auf Signale SL&sub1; - SLn. Bei dem vorliegenden Beispiel entspricht das Signal SLi dem Ausgabesignal der folgenden Zeigerschaltung Pi+1 , d. h., dem Busauswahlsignal Si+1 , außer daß das Signal SLn in der letzten Zeigerschaltung Pn auf den "H"-Pegel fixiert ist. Die Transistoren Q11 der Zeigerschaltungen P&sub1; , P&sub3; , P&sub5; , ....., Pn für ungeradzahlige Adressen sprechen auf das Signal ACK an, das von der Steuerschaltung 60 zugeführt wurde, und die Transistoren Q12 davon sprechen auf das Signal BCK an, das von der Steuerschaltung 60 zugeführt wurde. Im Gegensatz dazu sprechen die Transistoren Q11 der Zeigerschaltungen P&sub2; , P&sub4; , P&sub6; , ....., Pn-1 für geradzahlige Adressen auf das Signal BCK an, und die Transistoren Q12 davon sprechen auf das Signal ACK an.
Gemäß dem Aufbau von Fig. 6 wird zum Beispiel, wenn das Dekodiersignal PC&sub1; auf den "H"-Pegel angehoben wird, der Transistor Q7 in der Zeigerschaltung P&sub2; EIN-geschaltet, und demzufolge wird der Transistor Q4 darin EIN-geschaltet. Da das Signal PR auf dem "L"-Pegel ist, wird das Ausgabesignal der Schaltung P&sub2; , d. h., das Busauswahlsignal S&sub2; , auf den "H"-Pegel angehoben. Zu dieser Zeit ist das Signal ACK für ungeradzahlige Adressen auf dem "L"-Pegel und das Signal BCK für geradzahlige Adressen auf dem "H"-Pegel. Deshalb wird, wenn das Signal S&sub2; mit dem "H" -Pegel an den Transistor Q10 in der vorhergehenden Zeigerschaltung P&sub1; angelegt wird, das Busauswahlsignal S&sub1; auf den "L"-Pegel abgesenkt. Auch das Signal S&sub2; mit dem "H"-Pegel wird an den Transistor Q9 in der folgenden Zeigerschaltung P&sub3; angelegt. Wenn das Signal ACK als Reaktion auf den nächsten Anstieg des SAS-Signals auf den "H"-Pegel angehoben wird (siehe Fig. 5), werden die Transistoren Q9 und Q11 in der Zeigerschaltung P&sub3; in den EIN-schaltzustand versetzt, so daß das Drain des Transistors Q7 darin auf den "L"-Pegel herabgezogen wird. Als Resultat wird der Transistor Q4 in der Schaltung P&sub3; EIN-geschaltet, so daß das Busauswahlsignal S&sub3; auf den "H"-Pegel angehoben wird. Zu dieser Zeit ist das Signal ACK auf dem "H"-Pegel. Deshalb wird, wenn das Signal S&sub3; mit dem "H"-Pegel an den Transistor Q10 in der vorhergehenden Schaltung P&sub2; angelegt wird, das Busauswahlsignal S&sub2; auf den "L"-Pegel abgesenkt.
Somit funktioniert der Zeiger 57 insgesamt gesehen als eine Art voreinstellbarer Zähler. In dem Übertragungsmodus zwischen dem RAM und dem SAM wird nämlich, wenn das Dekodiersignal PC&sub0; - PCn-1 , das von dem Spaltenadreßdekoder 42 auf der Grundlage der Dekodierung des Spaltenadreßsignals ADC zugeführt wird, das bei dem Abfall des Signals eingegeben wurde, dem Zeiger 57 eingegeben wird, das Busauswahlsignal S&sub1; - Sn der entsprechenden Zeigerschaltung P&sub1; - Pn auf den "H"-Pegel, d. h. auf "1", voreingestellt. Wenn die beliebige Zeigerschaltung in Übereinstimmung mit der Zeitlage des Abfalls des Signals in den Voreinstellungszustand versetzt wird, zählt der Zeiger 57 den voreingestellten Wert, als Reaktion auf das Signal ACK oder BCK, jeweils um Eins aufwärts und gibt jedes der Auswahlsignale S&sub1; - Sn der Reihe nach aus. Wenn zum Beispiel der vorgegebene Wert für die erste Schaltung P&sub1; "1" ist, wird das Busauswahlsignal S&sub1; zuerst auf den "H"-Pegel angehoben, und dann wird der Reihe nach das Signal S&sub2; , S&sub3; , ....., Sn auf den "H"-Pegel angehoben. Wenn das letzte Auswahlsignal Sn ausgegeben ist, wird es der Steuerschaltung 60 zugeführt und dann zu dem Multiplexer 46 als Steuertakt SX übertragen (siehe Fig. 5).
Als nächstes wird die Operation der Anordnung von Fig. 4 unter Bezugnahme auf Fig. 7a bis 7k erläutert.
Bei dem dargestellten Beispiel wird angenommen, daß Bitdaten "n-4" bis "n" von den n Bitdaten, die in der SAM- Zellenanordnung 44 gespeichert sind, einem ersten Datenübertragungsblock zugeordnet sind, und daß Bitdaten "n-2" bis "n" davon einem zweiten zugeordnet sind. Deshalb muß in diesem Fall das Spaltenadreß-Strobe-Signal zu solch einer Zeitlage auf den "L"-Pegel abgesenkt werden, daß der Spaltenadreßdekoder 42 die Bitleitungspaare Bn-4 , und Bn-2 , , die den Bitdaten "n-4" und "n-2" entsprechen, auswählen kann.
Zuerst wird, wenn das Signal synchron mit dem ersten Anstieg des SAS-Signals auf den "L"-pegel abgesenkt wird, das Dekodiersignal PCn-5 der entsprechenden Zeigerschaltung PCn-4 (siehe Fig. 6) auf den "H" -Pegel angehoben, so daß das entsprechende Auswahlsignal Sn-4 auf den "H"- Pegel angehoben wird. Als Resultat werden die Transistoren T&sub1; und T&sub2; der entsprechenden Busauswahlschaltung BSn-4 EIN- geschaltet, so daß die Bitdaten "n-4" der entsprechenden SAM-Zelle MCn-4 auf dem Datenbus DBO , für ungeradzahlige Adressen gelesen werden. Andererseits wird, wenn das erste SAS-Signal auf den "H"-Pegel angehoben wird, der Steuertakt SO für ungeradzahlige Adressen von der Steuerschaltung 60 ausgegeben. So werden die Transistoren 48 und 49 in dem Multiplexer 46 EIN-geschaltet, und die entsprechenden Rücksetzschaltungen RC können nicht funktionieren. Als Resultat werden die Bitdaten "n-4" auf dem Datenbus DBO , über den Multiplexer 46 zu dem seriellen E/A-Anschluß ausgegeben.
Als nächstes wird, wenn das zweite SAS-Signal auf den "H"-Pegel angehoben wird, das nächste Auswahlsignal Sn-3 (nicht gezeigt) auf den "H"-Pegel angehoben, so daß die Bitdaten "n-3" auf dem Datenbus DBE , für geradzahlige Adressen gelesen werden. Andererseits werden, da der Steuertakt SE für geradzahlige Adressen als Reaktion auf das zweite SAS-Signal ausgegeben wird, nur die Transistoren 50 und 51 in dem Multiplexer 46 EIN-geschaltet. Als Resultat werden die Bitdaten "n-3" auf dem Datenbus DBE , an den seriellen E/A-Anschluß ausgegeben. Gleichfalls werden die Bitdaten "n-2" und "n-1" auf dem Datenbus DBO , bzw. DBE , gelesen und an den seriellen E/A-Anschluß seriell ausgegeben. Demzufolge werden, wie in Fig. 7k gezeigt, die Bitdaten "n-4" bis "n-1" an den seriellen E/A-Anschluß ohne Unterbrechung ausgegeben.
Wenn das fünfte SAS-Signal auf den "H"-Pegel angehoben wird, funktioniert die letzte Zeigerschaltung Pn , so daß das Auswahlsignal Sn auf den "H"-Pegel angehoben wird. Als Resultat werden die Transistoren T&sub1; und T&sub2; der letzten Auswahlschaltung BSn EIN-geschaltet, so daß die Bitdaten "n" auf dem dritten Datenbus DBX , gelesen werden. Zur selben Zeit zieht die Steuerschaltung 60 die Steuertakte SO und SE auf den "L"-Pegel herab und gibt den Steuertakt SX mit dem "H"-Pegel aus. Wenn die Transistoren 52 und 53 in dem Multiplexer 46 ansprechend auf den Steuertakt SX mit dem "H"-Pegel EIN-geschaltet sind, werden die Bitdaten "n" auf dem Datenbus DBX , an den seriellen E/A-Anschluß ausgegeben. Deshalb werden, wie in Fig. 7k gezeigt, die Bitdaten "n" an den E/A-Anschluß ohne Unterbrechung ausgegeben, wobei sie den Bitdaten "n-1" folgen.
Während die letzten Bitdaten "n" über den dritten Datenbus DBX , ausgegeben werden, werden auch beide Datenbusse DBO , und DBE , auf den Pegel von Vcc , d. h. den Rücksetzzustand, gebracht. Demzufolge ist, wenn die Bitdaten übertragen werden, die der Kopfadresse, bei dem vorliegenden Beispiel "n-2", des nächsten Datenübertragungsblockes entsprechen, das Rücksetzen des Datenbusses DBO , , der den Bitdaten "n-2" entspricht, schon abgeschlossen. So werden die Kopfbitdaten "n-2" des zweiten Datenblockes zu dem seriellen E/A-Anschluß ohne Unterbrechung ausgegeben, wobei sie den letzten Bitdaten "n" des ersten Datenblockes folgen.
Da die Übertragungsoperation des zweiten Datenblockes leicht von jener des ersten Datenblockes abgeleitet werden kann, sei angemerkt, daß die Erläuterung davon weggelassen wird.
Wie oben erläutert, ist die Anordnung gemäß der vorliegenden Ausführungsform mit dem dritten Datenbus versehen und so gebildet, daß die Informationen, die der letzten Adresse eines Datenübertragungsblockes entsprechen, auf dem dritten Datenbus gelesen und an den seriellen E/A-Anschluß ausgegeben werden. Deshalb ist es möglich, wenn die letzten Bitdaten über den dritten Datenbus ausgegeben werden, den Datenbus für ungeradzahlige Adressen und den Datenbus für geradzahlige Adressen vollständig zurückzusetzen. So können die Kopfbitdaten an den E/A-Anschluß ohne Unterbrechung ausgegeben werden, wobei sie den letzten Bitdaten des ersten Datenblockes folgen, ungeachtet dessen, ob die Kopfbitdaten des nächsten Datenblockes für eine ungeradzahlige Adresse oder für eine geradzahlige Adresse sind. Dies trägt zu der Erhöhung der Geschwindigkeit der seriellen Datenübertragung zwischen der SAM-Zellenanordnung und dem seriellen E/A- Anschluß bei.
Als nächstes wird eine andere Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf Fig. 8 bis 10n beschrieben.
Die in Fig. 8 gezeigte Anordnung ist dadurch gekennzeichnet, daß die letzte Adresse eines Datenübertragungsblockes wählbar ist, obwohl bei der Anordnung von Fig. 4 die letzte Adresse auf "n" fixiert ist. Da der Schaltungsaufbau von Fig. 8 und die Operation davon bei den meisten Teilen dieselben wie jene von Fig. 4 sind, wird nachstehend nur auf die Unterschiede zwischen ihnen Bezug genommen.
Bei der Ausführungsform von Fig. 8 ist der dritte Datenbus DBX , zwischen dem Multiplexer 46 und allen Busauswahlschaltungen BS&sub1;' - BSn' verbunden. Unter Bezugnahme auf Fig. 5 gibt die Steuerschaltung 60' auch den Steuertakt SX als Reaktion auf ein externes Steuersignal / aus, obwohl bei der Ausführungsform von Fig. 4 der Steuertakt SX durch das Busauswahlsignal Sn von dem Zeiger 57 bestimmt ist. Bei der vorliegenden Ausführungsform wird das Steuersignal / zu solch einer Zeitlage auf den "H"- Pegel angehoben, daß der Spaltenadreßdekoder ein Bitleitungspaar auswählen kann, das der letzten Adresse eines Datenübertragungsblockes entspricht. Demzufolge hat die Steuerschaltung 60' die Funktion, die letzte Adresse des Datenübertragungsblockes auf der Grundlage des logischen Pegels des Steuersignals / zu detektieren.
Bezugszeichen 58 bezeichnet einen Zähler, der eine Zählerschaltung C&sub1; - Cn hat, die für jede der Auswahlschaltungen BS&sub1;' - BSn' vorgesehen ist. Der Zähler 58 spricht auf das SAS-Signal und das Steuersignal / an, hebt eines der Busänderungssignale S&sub1;' - Sn' auf den "H"-Pegel an und führt das Signal mit dem "H"-Pegel der entsprechenden Busauswahlschaltung BS&sub1;' - BSn' zu. Wenn zum Beispiel das Steuersignal / synchron mit dem fünften Anstieg des SAS-Signals auf den "H"-Pegel angehoben wird, detektiert die Steuerschaltung 60', daß die letzte Adresse des Datenübertragungsblockes "5" ist. Als Resultat hebt der Zähler 58 nur das fünfte Busänderungssignal S&sub5;' auf den "H"-Pegel an und überträgt es zu der entsprechenden Busauswahlschaltung BS&sub5;'.
Als nächstes wird ein Schaltungsaufbau der Busauswahlschaltung 45', die in Fig. 8 gezeigt ist, unter Bezugnahme auf Fig. 9 beschrieben. Es sei angemerkt, daß die Darstellung von Fig. 9 den Aufbau der Auswahlschaltung BS&sub1;' stellvertretend zeigt.
Die Busauswahlschaltung BS&sub1;', die in Fig. 9 dargestellt ist, besteht aus einem NMOS-Transistor 71, der auf ein Ausgabesignal eines NOR-Gatters 76 anspricht und die Bitleitung B&sub1; der entsprechenden SAM-Zelle MC mit der Datenleitung DBO verbindet, einem NMOS-Transistor 72, der auf das Busänderungssignal S&sub1;' von der entsprechenden Zählerschaltung C&sub1; anspricht und die Bitleitung B&sub1; mit der Datenleitung DBX verbindet, einem NMOS-Transistor 73, der auf das Ausgabesignal des NOR-Gatters 76 anspricht und die komplementäre Bitleitung mit der komplementären Datenleitung verbindet, einem NMOS-Transistor 74, der auf das Busänderungssginal S&sub1;' anspricht und die Bitleitung mit der komplementären Datenleitung verbindet, einem Inverter 75, der auf das Busauswahlsignal S&sub1; von der entsprechenden Zeigerschaltung P&sub1; anspricht, und dem NOR-Gatter 76, das auf das Ausgabesignal des Inverters 75 und das Busänderungssignal S&sub1;' anspricht.
Gemäß dem Aufbau von Fig. 9 sind, wenn das Busänderungssignal S&sub1;' auf dem "L"-Pegel und das Busauswahlsignal S&sub1; auf dem "H"-Pegel ist, die Transistoren 71 und 73 EIN-geschaltet, so daß die Bitdaten in der SAM-Zelle MC&sub1; auf dem Datenbus DBO für ungeradzahlige Adressen gelesen werden. Andererseits sind, wenn das Busänderungssignal S&sub1;' auf dem "H"-Pegel ist, d. h., wenn die letzte Adresse des Datenübertragungsblockes detektiert ist, die Transistoren 72 und 74 anstelle der Transistoren 71 und 73 EIN-geschaltet, so daß die Bitdaten auf dem dritten Datenbus DBX , gelesen werden.
Figuren 10a bis 10n sind Zeitlagendiagramme, die die Operation der Anordnung von Fig. 8 zeigen.
Bei dem dargestellten Beispiel wird angenommen, daß Bitdaten "1" bis "5" von den n Bitdaten, die in der SAM- Zellenanordnung 44 gespeichert sind, dem ersten Datenübertragungsblock zugeordnet sind und daß Bitdaten "9" bis "11" davon dem zweiten zugeordnet sind. Auch werden das Lesen und die Ausgabe der Kopfbitdaten des Datenübertragungsblockes durch die Zeitlage des Abfalls des Signals bestimmt, und jene der letzten Bitdaten davon werden durch die Zeitlage des Anstiegs des externen Steuersignals / bestimmt. Da die Formen der Erzeugung der anderen Signale leicht aus jenen in der Ausführungsform von Fig. 4 abgeleitet werden können, wird die Erläuterung davon weggelassen.
Gemäß der Ausführungsform von Fig. 8 sowie jener von Fig. 4 ist die Anordnung so gebildet, daß die Bitdaten, die der letzten Adresse des Datenübertragungsblockes entsprechen, auf dem dritten Datenbus DBX , gelesen und über den Multiplexer 46 an den seriellen E/A-Anschluß ausgegeben werden. Deshalb können während der seriellen Datenübertragung beide Datenbusse DBO , und DBE , vollständig zurückgesetzt werden. Als Resultat können die Kopfbitdaten "9" des zweiten Datenblockes an den E/A-Anschluß ohne Unterbrechung ausgegeben werden, wobei sie den letzten Bitdaten "5" des ersten Datenblockes folgen, wie in Fig. 10n gezeigt.
Obwohl bei den beschriebenen und gezeigten Ausführungsformen die Bitdaten, die der letzten Adresse des Datenübertragungsblockes entsprechen, auf dem dritten Datenbus DBX , gelesen werden, ist dies nicht beschränkend. Zum Beispiel kann, wie in Fig. 11 als Abwandlung von Fig. 4 gezeigt, der dritte Datenbus die Bitdaten übertragen, die der Kopfadresse des Datenübertragungsblockes entsprechen. In diesem Fall gibt die Steuerschaltung 60 den Steuertakt SX als Reaktion auf das Busauswahlsignal S&sub1; von dem Zeiger 57 aus.
Das wesentliche Merkmal besteht darin, daß die Anordnung so gebildet ist, daß Bitdaten von entweder der Kopfadresse oder der letzten Adresse zwischen den Datenübertragungsblöcken der Reihe nach auf dem dritten Datenbus DBX , gelesen werden.
Auch können, wie in Fig. 12 als andere Abwandlung von Fig. 4 gezeigt, die SAM-Zellenanordnung, die Busauswahlschaltung und der Zeiger in zweifacher Form gebildet sein. In diesem Fall ist ein Multiplexer 59 neu vorgesehen. Der Multiplexer 59 schaltet im Übertragungsmodus zwischen dem RAM und dem SAM eine der SAM-Zellenanordnungen 44a und 44b auf die RAM-Zellenanordnung 40. Die SAM-Zellenanordnung 44a (44b) ist der Busauswahlschaltung 45a (45b) und dem Zeiger 57a (57b) zugeordnet.
Gemäß dem Aufbau von Fig. 12 kann, wenn die serielle Datenübertragung zwischen dem seriellen E/A-Anschluß und der ersten SAM-Zellenanordnung 44a ausgeführt wird, die zweite SAM-Zellenanordnung 44b der RAM-Zellenanordnung 40 über den Multiplexer 59 zugeordnet sein, und umgekehrt. Wenn nämlich eine der SAM-Zellenanordnungen an der seriellen Datenübertragung teilnimmt, kann die andere davon Bitdaten von der RAM-Zellenanordnung empfangen und für die nächste Teilnahme an der Datenübertragung vorbereitet werden. So trägt dies zu einer weiteren Erhöhung der Geschwindigkeit der seriellen Datenübertragung bei.

Claims

1. Eine Halbleiterspeicheranordnung mit:

einer ersten Speicherzellenanordnung (40) mit einer Vielzahl von Speicherzellen für wahlfreien Zugriff (M), die in einer Reihenrichtung und einer Spaltenrichtung angeordnet sind;

einer zweiten Speicherzellenanordnung (44; 44a, 44b), die mit der genannten ersten Speicherzellenanordnung operativ verbunden ist und wenigstens Speicherzellen für seriellen Zugriff (MC&sub1; - MCn) hat, die einer einzelnen Reihe der genannten ersten Speicherzellenanordnung entsprechen;

einem ersten Datenbus (DBO , ), der Speicherzellen für seriellen Zugriff zugeordnet ist, die ungeradzahligen Adressen entsprechen;

einem zweiten Datenbus (DBE , ), der Speicherzellen für seriellen Zugriff zugeordnet ist, die geradzahligen Adressen entsprechen;

einem dritten Datenbus (DBX , ), der wenigstens einer spezifischen Speicherzelle für seriellen Zugriff zugeordnet ist; und

einer Busschaltsteuerschaltung (45, 45', 45a, 45b, 46, 57, 57a, 57b, 58, 60, 60') zum Steuern einer Verbindung von jeder der genannten Speicherzellen für seriellen Zugriff mit einem der genannten ersten, zweiten und dritten Datenbusse und zum Auswählen von einem der Datenbusse, um den ausgewählten Datenbus mit dem Äußeren der genannten Anordnung zu verbinden,

wobei die genannte Busschaltsteuerschaltung jedes der Bitdaten in den genannten Speicherzellen für seriellen Zugriff an die genannten ersten und zweiten Datenbusse seriell und abwechselnd ausgibt und, wenn eine Vielzahl von Datenübertragungsblöcken von der genannten zweiten Speicherzellenanordnung seriell ausgelesen wird, Bitdaten in der genannten wenigstens einen spezifischen Speicherzelle für seriellen Zugriff, die der Kopfadresse oder der letzten Adresse in jedem der Datenübertragungsblöcke entspricht, an den genannten dritten Datenbus ausgibt.

2. Eine Anordnung nach Anspruch 1, bei der die genannte Busschaltsteuerschaltung einen Zeiger (57) umfaßt, der die genannte Kopfadresse in dem genannten Datenübertragungsblock und die genannte letzte Adresse darin bestimmt, eine Speicherzelle für seriellen Zugriff, die der genannten Kopfadresse entspricht, mit einem der genannten ersten und zweiten Datenbusse verbunden wird, und eine Speicherzelle für seriellen Zugriff, die der genannten letzten Adresse entspricht, mit dem genannten dritten Datenbus verbunden wird.

3. Eine Anordnung nach Anspruch 2, bei der die genannte letzte Adresse in dem genannten Datenübertragungsblock auf die letzte Adresse in der genannten zweiten Speicherzellenanordnung fixiert ist.

4. Eine Anordnung nach Anspruch 3, bei der die genannte Busschaltsteuerschaltung ferner eine Steuerschaltung (60) umfaßt, die einen ersten Steuertakt (SO) für den genannten ersten Datenbus und einen zweiten Steuertakt (SE) für den genannten zweiten Datenbus als Reaktion auf ein Strobe-Signal für seriellen Zugriff (SAS) abwechselnd erzeugt und einen dritten Steuertakt (SX) für den genannten dritten Datenbus als Reaktion auf ein Signal (Sn) erzeugt, das die genannte letzte Adresse anzeigt und das von dem genannten Zeiger zugeführt wurde, und einen Multiplexer (46), der auf einen der genannten ersten, zweiten und dritten Steuertakte anspricht und den entsprechenden Datenbus mit dem Äußeren der genannten Anordnung verbindet.

5. Eine Anordnung nach Anspruch 4, bei der die genannte Busschaltsteuerschaltung ferner wenigstens zwei Rücksetzschaltungen (RC) umfaßt, die die genannten ersten und zweiten Datenbusse kurzschließen, um die genannten Datenbusse in Rücksetzzustände zu versetzen, wenn Bitdaten von der Speicherzelle für seriellen Zugriff, die der genannten letzten Adresse entspricht, über den genannten dritten Datenbus zu dem Äußeren der genannten Anordnung ausgegeben werden.

6. Eine Anordnung nach Anspruch 5, bei der die genannte Busschaltsteuerschaltung ferner eine Busauswahlschaltung (45) umfaßt, die zwischen der genannten zweiten Speicherzellenanordnung und den genannten Datenbussen verbunden ist und Auswahlschaltungen (BS&sub1; - BSn) hat, die für jede der genannten Speicherzellen für seriellen Zugriff vorgesehen sind, wobei jede der genannten Auswahlschaltungen die entsprechende Speicherzelle für seriellen Zugriff mit einem der genannten Datenbusse verbindet, als Reaktion auf ein entsprechendes Busauswahlsignal (S&sub1; - Sn), das von dem genannten Zeiger zugeführt wurde.

7. Eine Anordnung nach Anspruch 1, bei der die genannte Busschaltsteuerschaltung einen Zeiger (57) umfaßt, der die genannte Kopfadresse in dem genannten Datenübertragungsblock bestimmt, und einen Zähler (58), der die genannte letzte Adresse darin bestimmt, wobei eine Speicherzelle für seriellen Zugriff, die der genannten Kopfadresse entspricht, mit einem der genannten ersten und zweiten Datenbusse verbunden wird, und eine Speicherzelle für seriellen Zugriff, die der genannten letzten Adresse entspricht, mit dem genannten dritten Datenbus verbunden wird.

8. Eine Anordnung nach Anspruch 7, bei der die genannte letzte Adresse in dem genannten Datenübertragungsblock in Übereinstimmung mit einer Zeitlage der Zuführung eines externen Steuersignals ( / ) wählbar ist.

9. Eine Anordnung nach Anspruch 8, bei der die genannte Busschaltsteuerschaltung ferner eine Steuerschaltung (60') umfaßt, die einen ersten Steuertakt (SO) für den genannten ersten Datenbus und einen zweiten Steuertakt (SE) für den genannten zweiten Datenbus als Reaktion auf ein Strobe-Signal für seriellen Zugriff (SAS) abwechselnd erzeugt und einen dritten Steuertakt (SX) für den genannten dritten Datenbus als Reaktion auf das genannte externe Steuersignal erzeugt, und einen Multiplexer (46), der auf einen der genannten ersten, zweiten und dritten Steuertakte anspricht und den entsprechenden Datenbus mit dem Äußeren der genannten Anordnung verbindet.

10. Eine Anordnung nach Anspruch 9, bei der die genannte Busschaltsteuerschaltung ferner wenigstens zwei Rücksetzschaltungen (RC) umfaßt, die die genannten ersten und zweiten Datenbusse kurzschließen, um die genannten Datenbusse in Rücksetzzustände zu versetzen, wenn Bitdaten von der Speicherzelle für seriellen Zugriff, die der genannten letzten Adresse entspricht, über den genannten dritten Datenbus zu dem Äußeren der genannten Anordnung ausgegeben werden.

11. Eine Anordnung nach Anspruch 10, bei der die genannte Busschaltsteuerschaltung ferner eine Busauswahlschaltung (45') umfaßt, die zwischen der genannten zweiten Speicherzellenanordnung und den genannten Datenbussen verbunden ist und Auswahlschaltungen (BS&sub1;' - BSn') hat, die für jede der genannten Speicherzellen für seriellen Zugriff vorgesehen sind, wobei jede der genannten Auswahlschaltungen die entsprechende Speicherzelle für seriellen Zugriff mit einem der genannten Datenbusse als Reaktion auf ein entsprechendes Busauswahlsignal (S&sub1; - Sn) verbindet, das von dem genannten Zeiger zugeführt wurde, oder auf ein entsprechendes Busänderungssignal (S&sub1;' - Sn'), das von dem genannten Zähler zugeführt wurde.

12. Eine Anordnung nach Anspruch 1, bei der die genannte Busschaltsteuerschaltung einen Zeiger (57) umfaßt, der die genannte Kopfadresse in dem genannten Datenübertragungsblock und die genannte letzte Adresse darin bestimmt, wobei eine Speicherzelle für seriellen Zugriff, die der genannten letzten Adresse entspricht, mit einem der genannten ersten und zweiten Datenbusse verbunden wird, und eine Speicherzelle für seriellen Zugriff, die der genannten Kopfadresse entspricht, mit dem genannten dritten Datenbus verbunden wird.

13. Eine Anordnung nach Anspruch 12, bei der die genannte Kopfadresse in dem genannten Datenübertragungsblock auf die Kopfadresse in der genannten zweiten Speicherzellenanordnung fixiert ist.

14. Eine Anordnung nach Anspruch 13, bei der die genannte Busschaltsteuerschaltung ferner eine Steuerschaltung (60) umfaßt, die einen ersten Steuertakt (SO) für den genannten ersten Datenbus und einen zweiten Steuertakt (SE) für den genannten zweiten Datenbus als Reaktion auf ein Strobe-Signal für seriellen Zugriff (SAS) abwechselnd erzeugt und einen dritten Steuertakt (SX) für den genannten dritten Datenbus als Reaktion auf ein Signal (S&sub1;) erzeugt, das die genannte Kopfadresse anzeigt und das von dem genannten Zeiger zugeführt wurde, und einen Multiplexer (46), der auf einen der genannten ersten, zweiten und dritten Steuertakte anspricht und den entsprechenden Datenbus mit dem Äußeren der genannten Anordnung verbindet.

15. Eine Anordnung nach Anspruch 6, bei der die genannte zweite Speicherzellenanordnung, der genannte Zeiger und die genannte Busauswahlschaltung in zweifacher Form gebildet sind und die genannte Busschaltsteuerschaltung ferner einen zweiten Multiplexer (59) umfaßt, der zwischen der genannten ersten Speicherzellenanordnung und den genannten zweiten Speicherzellenanordnungen in der zweifachen Form verbunden ist, welcher zweite Multiplexer eine der genannten zweiten Speicherzellenanordnungen in der zweifachen Form mit der genannten ersten Speicherzellenanordnung verbindet.