DE69216695T2

DE69216695T2 - Halbleiterspeicher

Info

Publication number: DE69216695T2
Application number: DE69216695T
Authority: DE
Inventors: Kazuhiko Abe
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: Micron Memory Japan Ltd
Priority date: 1991-06-27
Filing date: 1992-06-16
Publication date: 1997-08-07
Anticipated expiration: 2012-06-17
Also published as: US5313434A; DE69216695D1; JPH056672A; JP2876830B2; EP0520299A3; EP0520299B1; KR960000890B1; KR930001220A; EP0520299A2

Description

Hintergrund der Erfindung

Erfindungsgebiet

Die Erfindung betrifft eine Halbleiterspeicheranordnung und insbesondere eine Halbleiterspeicheranordnung mit einer Mehrzahl Speicherzellen, die in Form einer Matrix angeordnet sind, einer Mehrzahl Bitleitungspaare, die für jede Spalte der Speicherzellen vorgesehen sind und gemeinsam mit den Speicherzellen der jeweiligen Spalte verbunden sind, und einer Mehrzahl Speicherumschalt-Schaltungen, die für jedes Paar der Bitleitungen vorgesehen sind, und zur Auswahl eines einzelnen Bitleitungspaares aus der Mehrzahl Bitleitungspaare verwendet werden.

Beschreibung des Stands der Technik

Bei einer Halbleiterspeicheranordnung, z.B. bei einem statischen Freizugriffsspeicher (SRAM) oder einem dynamischen Freizugriffsspeicher (DRAM), sind die Speicherzellen in Form einer Matrix angeordnet. Um Daten in eine bestimmte Speicherzelle einzugeben oder aus ihr auszulesen ist es nötig, diese Speicherzelle unter Verwendung eines Koordinatenwertes zu bestimmen, welcher durch die Zeile und Spalte bestimmt ist. Zu diesem Zweck ist jede Speicherzelle mit einer aus einer Mehrzahl Wortleitungen, die sich in Richtung der Zeilen erstrecken, und einem aus einer Mehrzahl Bitleitungspaare verbunden, welche sich in Richtung der Spalte erstrecken. Da das Bitleitungspaar nicht nur zum Festlegen der Speicherzelle, sondern auch zum Übertragen von Daten benutzt wird, die eingegeben oder ausgelesen werden sollen, ist ein Leseverstärker und eine Vorladeschaltung mit ihm verbunden. Da im allgemeinen ein einzelner Leseverstärker entsprechend der Mehrzahl Bitleitungspaare vorgesehen ist, ist es notig, ein Bitleitungspaar, das mit diesem Leseverstärker verbunden ist, aus der Mehrzahl der Bitleitungspaare auszuwählen, und zu diesem Zweck ist ein Spaltenschalter für jedes Bitleitungspaar vorgesehen.
Fig. 1 ist ein Blockverdrahtungsdiagramm einer Halbleiterspeicheranordnung, die drei NMOS-Transistoren für jede Spaltenumschalt-Schaltung verwendet. Dieser Speicheranordnung werden die Adressen A&sub0; bis An eingegeben, und sie ist ausgestaltet, um auf eine bestimmte der in Form einer Matrix angeordneten Speicherzellen zuzugreifen, wobei eine bestimmte Zeile durch die am wenigsten signifikanten Adressenbits und wobei eine bestimmte Spalte durch die signifikanteren Adressenbits ausgewählt wird. Obwohl in dieser Figur zur Vereinfachung der Beschreibung nur vier Speicherzellen 51&sub1; bis 51&sub4; gezeigt sind, die in 2 x 2 Zeilen/Spalten angeordnet sind, gilt die folgende Beschreibung auch für Halbleiterspeicheranordnungen mit hoher Kapazität, wie z.B. einem Megabit.
Bei dieser Halbleiterspeicheranordnung ist eine Zeilenadressendekoderschaltungen 57 vorgesehen, der die wenigsten signifikanten Adressenbits eingegeben werden, eine zweite Adressendekoderschaltung 58, der die signifikanteren Adressenbits eingegeben werden, und eine Adressenübergangs- Detektionsschaltung 56 zur Detektion des Übergangs des Adressenwertes. Von dem Zeilenadressendekoder 57 werden zwei Wortleitungen W&sub0; und W&sub1; entsprechend der Zahl der Zeilen ausgegeben, und vom zweiten Adressendekoder 58 werden zwei Spaltenumschalt-Auswahlsignale S&sub0; und S&sub1; entsprechend der Zahl der Spalten ausgegeben. Die vier Speicherzellen 51&sub1; bis 51&sub4;, die 2 x 2 Form angeordnet sind, sind jeweils mit einer der Wortleitungen W&sub0; und W&sub1; und einem der Bitleitungspaare BL&sub0;/ und BL&sub1;/ verbunden. Die Vorladungsschaltungen 52&sub1; und 52&sub2; sind mit einem Endabschnitt der Bitleitungspaare BL&sub0;/ und BL&sub1;/ verbunden. Die Spaltenumschaltschaltungen 53&sub1; und 53&sub2; sind jeweils mit dem anderen Ende jedes Bitleitungspaares BL&sub0;/ und BL&sub1;/ verbunden. Diese Spaltenschalter 53&sub1; und 53&sub2; sind vorgesehen, um eines der zwei Bitleitungspaare BL&sub0;/ und BL&sub1;/ mit dem Datenleitungspaar DL/ zu verbinden. Diese Umschalt- Schaltungen 53&sub1; und 53&sub2; werden durch Spaltenumschaltauswahlsignale S&sub0; bzw. S&sub1; gesteuert. Ein Ende des Datenleitungspaares DL/ ist mit beiden Spaltenumschalt-Schaltungen 53&sub1; und 53&sub2; zusammen verbunden, und das andere Ende ist mit der Leseverstärkerschaltung 55 über die Vorladungsschaltung 54 verbunden. Der Leseverstärker 55 gibt ein binäres Signal an den Datenbus DB in Abhängigkeit davon aus, welche das Datenleitungspaar DL/ bildende Datenleitung DL oder , ein höheres Potential hat. Eine Datenhalte-Ausgabe-Zwischenspeicherschaltung 59 mit einem Datenausgabeanschluß DOUT zur Ausgabe von Daten nach außerhalb ist an der Ausgabeseite des Leseverstärkers 55 vorgesehen.
Hier werden das Bitleitungspaar, die Wortleitung und das Spaltenumschalt-Auswahlsignal verallgemeinert bezeichnet, wobei der Index weggelassen wird, und sie sind durch BL/ und W und S dargestellt. Das Bitleitungspaar BL/ enthält zwei Bitleitungen BL und . Wie für den Fachmann leicht verständlich ist, ändert sich, wenn Daten eingegeben oder ausgelesen werden, die Spannungsdifferenz zwischen den ein Bitleitungspaar BL/ bildenden zwei Bitleitungen BL und BL entsprechend dem Dateninhalt.
Die Spaltenumschalt-Schaltungen 53&sub1; und 53&sub2; enthalten jeweils drei NMOS-Feldeffekttransistoren M&sub1; bis M&sub3;. Eine Bitleitung BL des Bitleitungspaares BL/ ist mit dem Gateanschluß des ersten Transistors M&sub1; verbunden, und der Drainanschluß dieses Transistors M&sub1; ist mit einer Datenleitung DL des Datenleitungspaares DL/ verbunden. Andererseits ist die andere Bitleitung mit dem Gateanschluß des zweiten Transistors M&sub2; verbunden, und der Drainanschluß dieses Transistors M&sub2; ist mit der anderen Datenleitung verbunden. Die Sourceanschlüsse dieser zwei Transistoren M&sub1; und M&sub2; sind miteinander verbunden und ein Spaltenumschalt-Auswahlsignal S von der Spaltenadressendekoderschaltung 58 wird über einen Kanal des dritten Transistors M&sub3; eingegeben. Wie für den Fachmann offensichtlich ist, arbeiten, wenn der dritte Transistor M&sub3; AN-geschaltet ist, der erste und zweite Transistor M&sub1; und M&sub2; als gemeinsamer Quellverstärker, wobei diese zwei Transistoren M&sub1; und M&sub2; einen Differenzialverstärker bilden.
Wie in Fig. 2 gezeigt wird, enthalten die Vorladeschaltungen 52&sub1;, 52&sub2; und 54 jeweils drei Metall-Oxid-Feldeffekttransistoren (MOS-FETs), M&sub9;, bis M&sub9;&sub3;, wobei deren Gateanschluß ein Vorladungsschaltungs-Aktivierungspulssignal P von der Adressenübergangs-Detektionsschaltung 56 zugeführt wird. Wenn dieses Pulssignal P niedrig ist, ist jedes der Bitleitungspaare BL&sub0;/ , BL&sub1;/ oder Datenleitungspaar DL/ auf einen vorgegebenen Spannungswert vorgeladen.
Als nächstes wird der Betrieb dieser Halbleiterspeicheranordnung beschrieben. Wenn die Adressensignale A&sub0; bis An geändert werden, wird ihre Änderung durch die Adressenübergangsdetektionsschaltung 56 detektiert, die - wie in Fig. 3 gezeigt - das Wortleitungs-Aktivierungspulssignal XE, das Leseverstärker-Aktivierungspulssignal SE und das Vorladungsschaltungs-Aktivierungspulssignal P entsprechend einer vorgegebenen Zeitsteuerung ausgibt. Anders gesagt, nachdem der Adressenwert geändert wurde, wird zuerst das Wortleitungsaktivierungspulssignal XE (Zeitpunkt t&sub1;) und - über einen Kanal des dritten Transistors M&sub3; etwas später (Zeitpunkt t&sub2;) - das Leseverstärker-Schaltungsaktivierungspulssignal SE und das Vorladungsschaltungsaktivierungspulssignal P ausgegeben. Nachdem das Wortleitungsaktivierungspulssignal W abfällt zum Zeitpunkt t&sub3;, fallen auch die übrigen Pulssignale SE und P ab, und alle Pulssignale XE, SE und P kehren in den ursprünglichen Zustand zurück.
Die Spaltenadressendekoderschaltung 58 gibt direkt den Zustand des signifikanteren Adressenbits des Spaltenumschalt- Auswahlsignals S wieder. Wenn das signifikantere Bit einen Wert annimmt, der eine bestimmte Spalte anzeigt, ist das Auswahlsignal S, welches dieser Spalte entspricht, immer hoch, und das Auswahlsignal S, das der anderen Spalte entspricht, niedrig.
Wenn die Adresse geändert und das Wortleitungsaktivierungspulssignal XE ausgegeben wird, dekodiert die Zeilenadressendekoderschaltung 57 das weniger signifikante Bit der Adressensignale A&sub0; bis An. Die dem dekodierten Wert entsprechende Wortleitung W behält den niedrigen Zustand bei, wenn das Pulssignal XE niedrig ist und verschiebt sich in den hohen Zustand, wenn das Pulssignal XE hoch ist. Es ist offensichtlich, daß die Wortleitung W, die nicht dem dekodierten Wert entspricht, im niedrigen Zustand verbleibt. Tatsächlich geht, da eine gewissen Zeitverzögerung auftritt, die Änderung des Pulssignals XE jener der Wortleitung W voraus. Wenn hier die Differenz zwischen den Zeitpunkten t&sub1; und t&sub2; im Voraus festgesetzt ist, um gleich dieser Verzögerungszeit zu sein, dann ist, wenn die Wortleitung W hoch ist, das Vorladungsschaltungsaktivierungspulssignal P hochgeschaltet, während, wenn die Wortleitung W niedrig ist, das Pulssignal P auch herabgeschaltet ist. Da die Bitleitungen BL, und die Datenleitungen DL, vorgeladen sind, wenn das Pulssignal P niedrig ist, sind sie vorgeladen, bevor die Wortleitung W hochgeschaltet ist, und keine elektrische Ladung wird ihnen zugeführt, wenn die Wortleitung W hoch ist.
Wenn auf diese Art die Wortleitung W hochgeschaltet wird und nicht vorgeladen ist, ist eine Speicherzelle entsprechen der hohen Wortleitung W ausgewählt, und die Daten der ausgewählten Speicherzelle werden über das Bitleitungspaar BL/ ausgegeben. In diesem Fall ist die Spannung einer der Bitleitungen BL/ in Abhängigkeit der in der Speicherzelle gespeicherten Daten verringert. Dann, wenn die Wortleitung W von dem hohen in den niedrigen Zustand wechselt, beginnt die Vorladung erneut, und die Bitleitung, deren Spannung abgesenkt wurde, kehrt ebenfalls zu ihrer ursprünglichen Spannung zurück.
Andererseits, wenn das Spaltenumschalt-Auswahlsignal S durch Betrieb der Spaltenadressendekoderschaltung 58 hoch geht, schaltet der dritte Transistor M&sub3; der Spaltenumschaltschaltung entsprechend dem Auswahlsignal S auf AN. In diesem Zustand wird, da die ersten und zweiten Transistoren M&sub1; und M&sub2; zusammen als ein einzelner Differenzialverstärker arbeiten, die Differenz zwischen den Drain-Spannungen der ersten und zweiten Transistoren M&sub1; und M&sub2; zu einer Verstärkung der Differenz zwischen den Gatespannungen führen, das heißt der Spannungsdifferenz zwischen den Bitleitungen BL/ . Demzufolge wird das verstärkte Signal des ausgewählten Bitleitungspaares BL/ zu dem Datenleitungspaar DL/ übertragen. Da das ausgewählte Signal S festgelegt ist, bevor die Wortleitung W hochgeschaltet ist, wird die oben beschriebene Verstärkerspannungsänderung des Bitleitungspaars BL/ , das durch das Auswahlsignal S ausgewählt wurde, auf das Datenleitungspaar DL/ übertragen. Diese Änderung des Datenleitungspaare DL/ wird durch den Leseverstärker 55 verstärkt und nach außerhalb über die Halte-Ausgabe-Zwischenspeicherschaltung 59 und den Ausgabeanschluß Dout ausgegeben. Die Ausgabe der Leseverstärkerschaltung 55 ist mit DB angezeigt.
Wenn das Auswahlsignal S niedrig ist, wird unabhängig von dem Signalzustand des Bitleitungspaars BL/ der dritte Transistor M&sub3; abgeschaltet, ohne irgendeinen Einfluß auf das Datenleitungspaar DL/ auszuüben. Deshalb hängen die nach außen ausgegebenen Daten nicht vom Zustand des nichtausgewählten Bitleitungspaares BL/ ab.
Übrigens tritt nie ein Fehler dahingehend auf, daß eines der Mehrzahl Auswahlsignale S, die von der Spaltenadressendekoderschaltung 58 ausgegeben werden, hochgeschaltet wird, und eine der Spaltenumschaltschaltungen wird ausgewählt. In dieser ausgewählten Spaltenumschalt-Schaltung werden die drei Transistoren M&sub1; bis M&sub3; AN-geschaltet. Deshalb liegt, wenn die Wortleitung niedrig ist, d.h. vorgeladen ist, ein Strom von der Vorladungsschaltung 54 des Datenleitungspaars DL/DL über das Datenleitungspaar DL/DL zu den Transistoren M&sub1; bis M&sub3; vor. Dieser Strom wird in den Erdungspunkt absorbiert, der mit dem Transistor M&sub3; verbunden ist.
Bei dieser Halbleiterspeicheranordnung ist, da der Spaltenschalter aus nur 3 NMOS-Transistoren M&sub1; bis M&sub2; gebildet ist, der von der Spaltenumschaltschaltung angenommene Bereich klein, und ein Layoutproblem für die Vorrichtung tritt nicht auf. Anders gesagt, es ist möglich, die Spaltenumschaltschaltung mit der gleichen Breite wie die Speicherzelle anzuordnen. Wenn jedoch, wie vorangehend beschrieben wurde, die Vorladung durchgeführt wird, kann, da der Strom immer von der Vorladungsschaltung 54 auf der Seite des Datenleitungspaares DL/ zu fließen beginnt, der Stromverbrauch erhöht sein. Da die Taktzeit erhöht ist, nimmt die Vorladungszeit einen größere Anteil ein. Deshalb kann bei einer größeren Taktzeit der von der Vorladungsschaltung fließende Strom nicht vernachlässigt werden. Wenn die Bitanordnung, die als Einheit zur Eingabe und Ausgabe von Daten (die sog. Datenbreite) dient, groß ist, da eine Mehrzahl von Spaltenumschalt-Schaltungen entsprechend dieser Bitanordnung gleichzeitig ausgewählt werden, ist der Leistungsverbrauch weiter erhöht.
Deshalb ist es, um den Energieverbrauch zu verringern, angebracht, ein Übertragungsgate für die Umschaltschaltung zu verwenden. Fig. 4 ist ein Blockverdrahtungsdiagramm, das die Anordnung einer Halbleitervorrichtung zeigt, welche die Spaltenumschaltschaltung mit einem Übertragungsgate bildet.
Diese Halbleiterspeicheranordnung enthält, wie jene, die in Fig. 1 gezeigt ist, vier Speicherzellen 71&sub1; bis 71&sub4;, die in 2 x 2 Form angeordnet sind, Vorladungsschaltungen 72&sub1;, 72&sub2;, 74, eine Leseverstärkerschaltung 75, eine Adressenübergangsdetektionsschaltung 76, eine Zeilenadressendekoderschaltung 77, eine Spaltenadressendekoderschaltung 78 und eine Datenhalte/Ausgabezwischenspeicherschaltung 79. Sie unterscheidet sich von der in Fig. 1 gezeigten nur in der Anordnung der Spaltenschalter 73&sub1; und 73&sub2;, die jeweils mit zwei Paaren von Bitleitungen BL&sub0;/ und BL&sub1;/ verbunden sind.
Jeder der Spaltenumschalter 73&sub1; und 73&sub2; ist ein bekanntes Übertragungs-Gate mit zwei NMOS-Feldeffekttransistoren M&sub5;, M&sub8;, zwei PMOS-Feldeffekttransistoren M&sub6;, M&sub7; und einem Inverter M&sub9;. Das Spaltenumschalt-Auswahlsignal S wird den Gateanschluß der NMOS-Transistoren M&sub5; und M&sub8; eingegeben, und das von dem Inverter M&sub9; invertierte Auswahlsignal S wird den Gateanschluß der PMOS-Transistoren M&sub5; und M&sub7; eingegeben. Die Kanäle der Transistoren M&sub5; und M&sub6; sind jeweils parallel zueinander geschaltet. Mit einem Ende dieser Parallelschaltung ist die Bitleitung BL verbunden, und mit dem anderen Ende der Datenleitung DL verbunden. In ähnlicher Weise sind die Kanäle der Transistoren M&sub7; und M&sub8; parallel zueinander geschaltet. An einem Ende dieser Parallelschaltung ist die Bitleitung verbunden, und mit dem anderen Ende ist die Datenleitung DL verbunden. Wie aus der vorangehenden Beschreibung offensichtlich ist, sind, wenn das Spaltenumschalt-Auswahlsignal S hoch ist, das Bitleitungspaar BL/ und das Datenleitungspaar DL/ elektrisch verbunden, und, wenn das Auswahlsignal S niedrig ist, sind BL/ und DL/ abgeschaltet.
Als nächstes wird der Betrieb dieser Halbleiterspeicheranordnung unter Bezug auf die Zeitsteuerungstafel aus Fig. 5 beschrieben. Auch in diesem Fall werden, wenn die Wortleitung W hochgeschaltet ist, die Daten der entsprechenden Speicherzelle in das Bitleitungspaar BL/ übertragen. Wie bei der vorhergehenden Beschreibung fallen der Zeitpunkt, in dem sich die Wortleitung W zwischen dem hohen und dem niedrigen Zustand ändert, und der Zeitpunkt, in dem das Vorladungsschaltungs-Aktivierungspulssignal P sich zwischen dem hohen und dem niedrigen Zustand ändert, zusammen. Wenn das Spaltenumschalt-Auswahlsignal S durch die Spaltenadressendekoderschaltung 78 hochgeschaltet wird, ist jeder der Transistoren M&sub5; bis M&sub8; in der dem Auswahlsignal S entsprechenden Spaltenumschalt-Schaltung AN-geschaltet, und der Zustand des Bitleitungspaares BL/BL, welches der Spaltenumschalt-Schaltung entspricht, wird an das Datenleitungspaar DL/ übertragen. Da das Auswahlsignal S festgelegt ist, bevor die Wortleitung W hochgeschaltet wird, wird die oben beschriebene Spannungsänderung des Bitleitungspaars BL/ , welches durch das Auswahlsignal S ausgewählt wurde, letztendlich an das Datenleitungspaar DL/ unverändert übertragen. Die Änderung des Datenleitungspaares DL/ wird durch die Leseverstärkerschaltung 75 verstärkt und nach außen über die Datenhalte-Ausgabe-Zwischenspeicherschaltung 79 und en Ausgabeanschluß Dout ausgegeben.
Bei dieser Halbleiterspeicheranordnung wird immer eines der Mehrzahl Auswahlsignale S der Spaltenadressendekoderschaltung 78 hochgeschaltet, und die dem hohen Auswahlsignal S entsprechende Spaltenumschaltschaltung ist AN-geschaltet. Da jedoch die AN-geschaltete Spaltenumschaltschaltung nicht nur von dem Bitleitungspaar BL/ , sondern auch von dem Datenleitungspaar DL/ , außer für den Zeitpunkt, in dem die Daten eingegeben oder ausgegeben werden, vorgeladen ist, fließt praktisch kein Strom durch diese Spaltenumschalt- Schaltung. Dementsprechend kann der Energieverbrauch relativ klein gehalten werden. Da jedoch das Übertragungsgate mit den NMOS-Feldeffekttransistoren M&sub5; und M&sub6; und den PMOS- Feldeffekttranistoren M&sub6; und M&sub7; als Spaltenumschaltschaltung verwendet wird, ist es nötig, um den "Latch-up-effect" zu vermeiden, eine hinreichend große Abstandsbreite zwischen den Transistoren M&sub5; bis M&sub8; vorzusehen. Da desweiteren der Diffusionskoeffizient für Buron, das als P-Typ-Verunreinigung verwendet wird, größer als jener von Arsen ist, das als N-Typ-Verunreinigung verwendet wird, neigt die Größe des Designs des PMOS-Transistors, die Länge des Kanals oder der Trennabstand zwischen den Diffusionsschichten dazu, größer als bei dem NMOS-Transistor zu sein. Demzufolge erlaubt dieser Halbleiterspeicher nicht, daß die Spaltenumschaltschaltung klein ausgebildet wird, wodurch ein Layoutproblem auftritt. Anders gesagt, es ist extrem schwierig, den Spalten-Umschalter mit der gleichen Breite vorzusehen, wie das Intervall zwischen den Speicherzellen.

Zusammenfassung der Erfindung

Dementsprechend ist es eine erfindungsgemäße Aufgabe, eine Halbleiterspeicheranordnung zu schaffen, die es erlaubt, die Spaltenumschaltschaltung klein zu gestalten, während sie es erlaubt, den Energieverbrauch des Spaltenumschalters auf einen niedrigen Pegel zu beschränken.
Die obengenannte Aufgabe kann durch eine Halbleiterspeicheranordnung nach Anspruch 1 oder 2 gelöst werden.
Diese Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung unter Bezug auf die beiliegenden Zeichnungen deutlich, welche ein Beispiel einer bevorzugten erfindungsgemäßen Ausführungsform zeigen.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockverdrahtungsdiagramm, das ein Beispiel einer Anordnung einer bekannten Halbleiterspeicheranordnung zeigt;
Fig. 2 ist ein Blockdiagramm, das die Anordnung einer Vorladungsschaltung zeigt;
Fig. 3 ist eine Zeitsteuerungstafel der in Fig. 1 gezeigten Halbleiterspeicheranordnung;
Fig. 4 ist ein Blockverdrahtungsdiagramm, das ein weiteres Beispiel einer bekannten Halbleiterspeicheranordnung zeigt;
Fig. 5 ist eine Zeitsteuerungstafel der in Fig. 4 gezeigten Halbleiterspeicheranordnung;
Fig. 6 ist ein Blockverdrahtungsdiagramm, das die Anordnung einer Halbleiterspeicheranordnung entsprechend der ersten erfindungsgemäßen Ausführungsform zeigt;
Fig. 7 ist eine Zeitsteuerungstafel der in Fig. 6 gezeigten Halbleiterspeicheranordnung;
Fig. 8 ist ein Schaltdiagramm, das die Anordnung der Spaltenadressendekoderschaltung der in Fig. 6 gezeigten Halbleiterspeicheranordnung zeigt;
Fig. 9 ist ein Blockverdrahtungsdiagramm, das die Anordnung der Halbleiterspeicheranordnung entsprechend der zweiten erfindungsgemäßen Ausführungsform zeigt;
Fig. 10 ist eine Zeitsteuerungstafel der in Fig. 9 gezeigten Halbleiterspeicheranordnung;
Fig. 11 ist ein Schaltdiagramm, das die Anordnung einer Spaltenadressendekoderschaltung für die in Fig. 9 gezeigte Halbleiterspeicheranordnung zeigt.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Verschiedene erfindungsgemäße bevorzugte Ausführungsformen werden detaillierter unter Bezug auf die Figuren 6 bis 11 beschrieben.
Die Halbleiterspeicheranordnung entsprechend der in Fig. 6 gezeigten ersten erfindungsgemäßen Ausführungsform, ist ähnlich angeordnet wie jene nach dem Stand der Technik, die unter Bezug auf Fig. 1 beschrieben wurde. Die erste unterscheidet sich von der letzteren nur durch das Vorsehen einer Adressenübergangsdetektionsschaltung 16 und einer Spaltenadressendekoderschaltung 8. Die Speicherzellen 11&sub1; bis 11&sub4;, Vorladungsschaltungen 12&sub1;, 12&sub2; und 14, Spaltenumschaltschaltungen 13&sub1; und 13&sub2;, die Leseverstärkerschaltung 15, die Zeilenadressendekoderschaltung 17 und die Datenhalte-/Ausgabezwischenspeicherschaltung 19 sind ähnlich jener der oben beschriebenen Halbleiterspeicheranordnung. Obwohl in dieser Figur nur vier Speicherzellen 11&sub1; bis 11&sub4; zur Vereinfachung der Beschreibung dargestellt sind, ist ihre Anzahl nicht notwendigerweise auf 4 beschränkt, wobei die folgende Beschreibung auch auf den Fall zutrifft, in dem die Zahl gleich 2²&sup0; (=1.480.576) ist.
Zuerst wird die Adressenübergangs-Detektionsschaltung 16 beschrieben. Diese ist vorgesehen, um die Änderung der Adressensignale A&sub0; bis An zu detektieren. Wenn sie eine Änderung in dem Adressensignal detektiert, gibt die Adressenübergangsdetektionsschaltung 16 das Wortleitungs-Aktivierungspulssignal XE, das Spaltenumschaltschaltungs-Aktivierungspulssignal YE, das Leseverstärkerschaltungs-Aktivierungspulssignal SE bzw. das Vorladungsschaltungs-Aktivierungspulssignal P entsprechend einer vorgegebenen Zeitsteuerung aus, wie es in Fig. 7 gezeigt ist. Das heißt, die Adressenübergangsdetektionsschaltung 16 hebt das Wortleitungs-Aktivierungspulssignal XE und das Spaltenumschaltschaltungs-Aktivierungspulssignal YE zum Zeitpunkt t&sub1;&sub1; - unverzüglich nach der Änderung des Adressensignals - an, und es hebt das Leseverstärkerschaltungs-Aktivierungspulssignal SE und das Vorladungsschaltungs-Aktivierungspulssignal P zum späteren Zeitpunkt t&sub1;&sub2; an. Nach Ablauf eines vorgegebenen Zeitabschnitts läßt die Adressenübergangsdetektionsschaltung 16 zunächst das Wortleitungs-Aktivierungspulssignal XE und das Spaltenumschaltschaltungs-Aktivierungspulssignal YE und anschließend das Leseverstärkerschaltungs-Aktivierungspulssignal SE und das Vorladungsschaltungs-Aktivierungspulssignal P abfallen.
Da hier das Wortleitungs-Aktivierungspulssignal XE und das Spaltenumschaltschaltungs-Aktivierungspulssignal YE mit der gleichen Zeitsteuerung ausgegeben werden, kann man z.B. als Adressenübergangsdetektionsschaltung 16 eine solche verwenden, bei der die Kapazität der Schaltung zur Ausgabe des Wortleitungs-Aktivierungspulssignals XE erhöht ist (für die Adressenübergangsdetektionsschaltung der oben beschriebenen herkömmlichen Halbleiterspeicheranordnung) so daß ihre Ausgabe in zwei Teile aufgeteilt wird, einen für das Wortleitungs-Aktivierungspulssignal XE und den anderen für das Spaltenumschaltschaltungs-Aktivierungspulssignal YE. Natürlich kann als Adressenübergangsdetektionsschaltung 16 für diese Ausführungsform eine solche verwendet werden, die Ausgabeschaltungen sowohl für das Wortleitungs-Aktivierungspulssignal XE als auch das Spaltenumschaltschaltungs- Aktivierungspulssignal YE vorsieht, wobei in diesem Fall eine Zeitdifferenz zwischen beiden Pulssignalen XE und YE, wenn nötig, festgesetzt werden kann.
Als nächstes wird die Spaltenadressendekoderschaltung 18 beschrieben. Die Dekoderschaltung 18 empfängt die signifikanteren Adressenbits und das Spaltenumschaltschaltungs-Ak tivierungspulssignal YE und ist vorgesehen, um eines der Mehrzahl Auswahlsignale S hochzuschalten, welches dem Dekodierergebnis der signifikanteren Adressenbits entspricht, und zwar nur dann, wenn das Pulssignal YE hoch ist. Da hier die vier Speicherzellen 11&sub1; bis 11&sub4; in zwei Spalten angeordnet sind, ist es ausreichend, wenn nur zwei Spaltenumschaltauswahlsignale S&sub0; und S&sub1; entsprechend einem einzigen Adressenbit von der Spaltenadressendekoderschaltung 18 ausgegeben werden. Da eine Einzelbit-Dekoderschaltung zu einfach ist, um verallgemeinert zu werden, sei angenommen, daß die Spaltenadressendekoderschaltung 18 mit zwei Adressenbitleitungen A&sub1; und Ai+1 - vier Auswahlsignale S&sub0; bis S&sub3; - von der eingegebenen Adressensignalleitung ausgibt. Wie in Fig. 8 gezeigt wird, liefert die Spaltenadressendekoderschaltung 18 an den Bus 20 mit vier Signalleitungen Q&sub1; bis Q&sub4; und hat zehn Inverter I&sub1; bis I&sub1;&sub0; und acht NAND-Gates NA&sub1; bis NA&sub8;. Die Adressenbitleitung AI ist mit der Signalleitung Q&sub1; und dem Eingang des Inverters I&sub1; verbunden. Der Ausgang des Inverters I&sub1; ist mit der Signalleitung Q&sub2; verbunden. Die andere Adressenbitleitung Ai+1 ist mit der Signalleitung Q&sub3; und dem Eingang des Inverters I&sub2; verbunden, und der Ausgang des Inverters I&sub2; ist mit der Signalleitung Q&sub4; verbunden.
Entsprechend dem Auswahlsignal S&sub0; sind zwei NAND-Gates NA&sub1; und NA&sub2; und zwei Inverter I&sub3; und I&sub4; vorhanden. Die Signalleitungen Q&sub1; und Q&sub3; sind mit dem Eingang des NAND-Gates NA&sub1; verbunden, und die Ausgabe des Gates NA&sub1; ist mit dem Eingang des Inverters 13 verbunden. Die Ausgabe des Inverters I&sub3; und das Spaltenumschaltschaltungs-Aktivierungspulssignal YE werden dem NAND-Gate NA&sub2; eingegeben, und der Inverter G&sub4; ist mit dem Ausgang des Gates NA&sub2; verbunden. Die Ausgabe des Inverters I&sub4; wird außerhalb der Dekoderschaltung 18 als Auswahlsignal S&sub0; abgegeben. Wie aus der vorangehenden Beschreibung offensichtlich ist, wird das Auswahlsignal S&sub0; nur dann hochgeschaltet, wenn das Pulssignal YE und die Signalleitungen Q&sub1; und Q&sub3; hoch sind, ansonsten ist es heruntergeschaltet. Anders gesagt, wenn die Adressenbitleitungen Ai und Ai+1 beide hoch sind und wenn das Pulssignal YE hoch ist, ist das Auswahlsignal S&sub0; hochgeschaltet. Da in der Praxis eine gewisse Zeitverzögerung vorliegt, wird das Auswahlsignal S&sub0; etwas später als das Pulssignal YE hochgeschaltet.
In ähnlicher Weise entsprechen die Gates NA&sub3; und NA&sub4; und die Inverter I&sub5; und I&sub6; dem Auswahlsignal S&sub1;. Das Auswahlsignal S&sub1; ist hochgeschaltet, wenn die Adressenbitleitung A&sub1; hoch ist, die Adressenbitleitung Ai+1 niedrig ist und das Pulssignal YE hoch ist (tatsächlich tritt ein Effekt beruhend auf der Zeitverzögerung auf). Desweiteren entsprechen die Gates NA&sub5; und NA&sub6; und die Inverter I&sub7; und I&sub8; dem Auswahlsignal S&sub2; und die Gates NA&sub7; und NA&sub8; und die Inverter I&sub9; und I&sub1;&sub0; entsprechen dem Auswahlsignal S&sub3;. Wenn die Adressenbitleitung Ai niedrig ist, ist die Adressenbitleitung Ai+1 hoch, und das Pulssignal YE ist hoch, wobei das Auswahlsignal S&sub2; hochgeschaltet ist, und, wenn die Adressenbitleitung Ai niedrig ist, ist die Adressenbitleitung Ai+1 niedrig, und das Pulssignal YE ist hoch, wobei das Auswahlsignal S&sub3; hochgeschaltet ist (tatsächlich tritt ein Effekt beruhend auf der Zeitverzögerung auf).
Die Signalzeitsteuerung dieses Abschnitts der Halbleiterspeicheranordnung wird detaillierter unter Bezug auf die Zeitsteuerungstafel aus Fig. 7 beschrieben.
Wenn eine Adressenänderung detektiert wird, wie vorangehend beschrieben wurde, verursacht die Adressenübergangsdetektionsschaltung 16, daß das Wortleitungs-Aktivierungspulssignal XE und das Spaltenumschaltschaltaktivierungspulssignal YE hochgeschaltet werden, und etwas später verursacht sie, daß das Leseverstärkerschaltungs-Aktivierungspulssignal SE und das Vorladungsschaltungs-Aktivierungspulssignal P hoch geschaltet werden. Wenn das Wortleitungs-Aktivierungspulssignal XE hochgeschaltet ist, dekodiert die Zeilenadressendekoderschaltung 17 die weniger signifikanten Bits der Adressensignale A&sub0; bis An. Die dem dekodierten Wert entsprechende Wortleitung W verbleibt niedrig, wenn das Pulssignal XE niedrig ist, und sie wird auf den hohen Zustand verschoben, wenn das Pulssignal XE hoch ist. Natürlich bleibt eine nicht dem dekodierten Wert entsprechende Wortleitung W niedrig. Aufgrund des durch die Zeitverzögerung hervorgerufenen Effekts wird, wenn die Wortleitung W hoch ist, das Vorladungsschaltungs-Aktivierungspulssignal P hochgeschaltet, und, wenn die Wortleitung W niedrig ist, wird das Pulssignal P niedrig geschaltet. Da jede der Bitleitungen BL/ und Datenleitungen DL/ vorgeladen ist, wenn das Pulssignal P niedrig ist, sind sie vorgeladen, bevor die Wortleitung W hochgeschaltet ist, und, wenn die Wortleitung W hoch ist, wird ihr keine Ladung zugeführt.
Wenn, wie vorangehend beschrieben wurde, die Wortleitung W hochgeschaltet ist und keine Vorladung ausgeführt wird, ist eine der hochgeschalteten Wortleitung W entsprechende Speicherzelle ausgewählt, und die Daten der ausgewählten Speicherzelle werden durch das Bitleitungspaar BL/ ausgegeben. In diesem Fall wird entsprechend den in der Speicherzelle gespeicherten Daten die Spannung einer der Bitleitungen BL/ verringert. Deshalb wird, wenn die Wortleitung W vom hohen in den niedrigen Zustand geschaltet wird, die Vorladung erneut beginnen. Und die Bitleitung, deren Spannung einst niedriger war, kehrt auf ihre ursprüngliche Spannung zurück.
Nebenbei ist, wenn das Spaltenumschaltauswahlsignal S durch die Spaltenadressendekoderschaltung 18 hochgeschaltet ist, der dritte Transistor M13 in der Spaltenumschaltschaltung, die dem Auswahlsignal S entspricht, AN-geschaltet. In diesem Zustand wird, da die ersten und zweiten Transistoren M&sub1;&sub1; und M&sub1;&sub2; eine Differenzial-Verstärkerschaltung bilden, die Differenz zwischen ihren Drain-Spannungen zu einer verstärkten Differenz zwischen den Gatespannungen führen, nämlich einer verstärkten Spannungsdifferenz zwischen den Bitleitungen BL, . An dieser Stelle sei angenommen, daß die Spannung am gemeinsamen Verbindungspunkt N1 der drei Transistoren M&sub1;&sub1; bis M&sub1;&sub3; gleich VN1 ist, die Spannung jeder Bitleitung BL, jeweils VBL, V ist und daß die Spannung jeder Datenleitung DL, gleich VDL und V ist. Dann gilt, wenn VBL-VN1 > V -VN1 ist, daß VDL < V , und wenn VBL-VN1 < V -VN1 dann ist VDL > V . Deshalb wird das verstärkte Signal des ausgewählten Bitleitungspaares BL/BL an das Datenleitungspaar DL/ übertragen. Diese Änderung des Datenleitungspaares DL/ wird durch die Leseverstärkerschaltung 15 verstärkt und an die Außenseite über die Datenhalte/Ausgabe-Zwischenspeicherschaltung 19 und den Ausgabeanschluß Dout ausgegeben.
Da bei dieser Halbleiterspeicheranordnung das Auswahlssignal S von der Spaltenadressenzwischenspeicherschaltung 18 zu dem Zeitpunkt hochgeschaltet ist, in dem die Wortleitung W hochgeschaltet ist, wird der Dateninhalt innerhalb der Speicherzelle für gewöhnlich an den Leseverstärker 15 übermittelt. Wenn desweiteren das Spaltenumschaltschaltungs-Aktivierungspulssignal YE niedrig ist, sind alle Auswahlsignale S niedrig. Wenn alle Auswahlsignale S niedrig sind, dann ist der dritte Transistor M&sub1;&sub3; aller Spaltenumschaltschaltungen abgetrennt, und es fließt kein Strom von der Vorladungsschaltung 14. Nur wenn das Pulssignal YE hoch ist, wird in der Spaltenumschaltschaltung Strom verbraucht, und der Stromverbrauch kann in großem Ausmaß im Vergleich mit der herkömmlichen Halbleiterspeichervorrichtung, die in Fig. 1 gezeigt ist, verringert werden. In diesem Fall ist, da die Breite des Pulssignals YE im allgemeinen nicht von der Zykluszeit abhängt, auch wenn die Zykluszeit erhöht wird, der Hauptstromverbrauch nicht erhöht. Zusätzlich ist in der Halbleiterspeicheranordnung, da die Spaltenumschaltschaltung durch nur drei 3 NMOS-Transistoren M&sub1;&sub1; bis M&sub1;&sub3; gebildet ist, auch der von der Spaltenumschaltschaltung eingenommene Raum nicht erhöht.
Als nächstes wird die Halbleiterspeicheranordnung entsprechend einer zweiten erfindungsgemäßen Ausführungsform im Anschluß beschrieben. Obwohl diese Halbleiterspeicheranordnung im wesentlichen ähnlich der oben beschriebenen ersten Ausführungsform ist, unterscheidet sie sich von der letztgenannten in der Anordnung der Spaltenumschalter 33&sub1; und 33&sub2; und der Spaltenadressdekoderschaltung 38 sowie der Zeitsteuerung, wenn das Spaltenumschaltschaltungs-Aktivierungspulssignal YE von der Adressenübergangsdetektionsschaltung 36 ausgegeben wird. Die Speicherzellen 31&sub1; bis 31&sub4;, die Vorladungsschaltungen 32&sub1;, 32&sub2; und 34, die Leseverstärkerschaltung 35, die Zeilenadressendekoderschaltung 37 und die Datenhalte/Ausgabe-Zwischenspeicherschaltung 39 sind jenen der ersten Ausführungsform ähnlich.
Jede der Spaltenumschaltschaltungen 33&sub1; und 33&sub2; wird beschrieben Diese Spaltenumschaltschaltungen 33&sub1; und 33&sub2; halten jeweils vier NMOS-Transistoren M&sub2;&sub1; bis M&sub2;&sub4;. Eine Bitleitung BL des Bitleitungspaares BL/ ist mit dem Gateanschluß des ersten Transistors M&sub2;&sub1; verbunden, und der Drainanschluß des Transistors M&sub2;&sub1; ist mit einer Datenleitung DL des Datenleitungspaares DL/ verbunden. Die andere Bitleitung ist mit dem Gateanschluß des zweiten Transistors M&sub2;&sub1; verbunden, und der Drainanschluß des Transistors M&sub2;&sub2; ist mit der anderen Datenleitung verbunden. Die Sourceanschlüsse der Transistoren M&sub2;&sub1; und M&sub2;&sub2; sind miteinander verbunden. Der Zwischenabschnitt zwischen dem Massepunkt und dem gemeinsamen Verbindungspunkt N&sub2; ist mit einem dritten und vierten Transistor M&sub1;&sub3; und M&sub1;&sub4; verbunden. Die dritten und vierten Transistoren M&sub1;&sub3; und M&sub1;&sub4; sind in Reihe geschaltet, und der dritte Transistor M&sub1;&sub3; ist an der Seite des Erdungspunktes vorgesehen. Das Spaltenumschaltauswahlsignal S wird an den Gate des dritten Transistors M13 von der Spaltenadressendekoderschaltung 38 abgegeben. Das Spaltenumschaltschaltungs-Aktivierungspulssignal YE wird im Gateanschluß des vierten Transistors M&sub2;&sub4; von der Adressenübergangsdetektionsschaltung 36 eingegeben. Das Pulssignal YE wird gemeinsam dem vierten Transistor N14 und der Mehrzahl Spaltenumschaltschaltungen eingegeben. Wie für den Fachmann leicht verständlich ist, können die dritten und vierten Transistoren M&sub2;&sub3; und M&sub2;&sub4; zueinander alternativ sein.
Im Vergleich mit der Spaltenumschaltschaltung der ersten Ausführungsform ist in diesem Fall der vierte Transistor zwischen dem gemeinsamen Verbindungspunkt der ersten und zweiten Transistoren und dem dritten Transistor eingefügt. Demzufolge bilden die ersten und zweiten Transistoren M&sub2;&sub1; und M&sub2;&sub2; einen Differenzial-Verstärker, wenn die dritten und vierten Transistoren M&sub2;&sub3; und M&sub2;&sub4; beide AN-geschaltet sind.
Die Zeitsteuerung, mit der jedes der Signale von der Adressenübergangsdetektionsschaltung 36 ausgegeben wird, ist in der Zeitsteuerungstafel aus Fig. 10 dargestellt. In der Adressenübergangsdetektionsschaltung 36 wird das Spaltenumschaltschaltungs-Aktivierungspulssignal YE später als das Wortleitungs-Aktivierungspulssignal XE ausgegeben, und zwar mit im wesentlichen der gleichen Zeitsteuerung wie das Leseverstärkerschaltungs-Aktivierungspulssignal SE und das Vorladungsschaltungs-Aktivierungspulssignal P. Als eine solche Adressenübergangsdetektionsschaltung 36 kann z.B. eine solche verwendet werden, bei der die Kapazität der Schaltung für die Ausgabe des Leseverstärkerschaltungs-Aktivierungspulssignals SE (für die oben beschriebene herkömmliche Adressenübergangsdetektionsschaltung) erhöht ist, und deren Ausgabe kann aufgespaltet werden in einen Teil für das Leseverstärkerschaltungs-Aktivierungspulssignal SE und einen Teil für das Spaltenumschaltschaltungs-Aktivierungspulssignal YE.
Wie bei der oben beschriebenen bekannten Spaltenadressendekoderschaltung spiegelt die Spaltenadressendekoderschaltung 38 direkt den Zustand der signifikanteren Adressenbits des Spaltenumschaltauswahlsignals S. Wenn die signifikanteren Bits einen Wert annehmen, der eine bestimmte Spalte anzeigt, ist das dieser Spalte entsprechende Auswahlsignal S immer hochgeschaltet, und das Auswahlsignal S entsprechend der anderen Spalte ist heruntergeschaltet. Fig. 11 zeigt ein Beispiel einer Anordnung der Spaltenadressendekoderschaltung 38 zur Ausgabe von vier Spaltenumschaltschaltungs-Auswahlsignalen S&sub0; bis S&sub3;. Die Dekoderschaltung 38 liefert vier Signalleitungen Q&sub1; bis Q&sub4; und weist sechs Inverter I&sub1;&sub1; bis I&sub1;&sub6; und vier NAND-Gates NA&sub1;&sub1; bis NA&sub1;&sub4; auf. Die Adressenbitleitung Ai ist mit der Signalleitung Q&sub1; und dem Eingang des Inverters I&sub1;&sub1; verbunden. Der Ausgang des Inverters I&sub1;&sub1; ist mit der Signalleitung Q&sub2; verbunden. Die andere Adressenbitleitung Ai+1 ist mit der Signalleitung Q&sub3; und dem Eingang des Inverters I&sub1;&sub2; verbunden, und der Ausgang des Inverters I&sub1;&sub2; ist mit der Signalleitung Q&sub4; verbunden.
Das NAND-Gate NA&sub1;&sub1; und der Inverter I&sub1;&sub3; entsprechen dem Auswahlsignal S&sub0;. Die Signalleitungen Q&sub1; und Q&sub3; sind mit dem Eingang des NAND-Gates NA&sub1;&sub1; verbunden, dessen Ausgang mit dem Eingang des Inverters I&sub1;&sub3; verbunden ist. Die Ausgabe des Inverters I&sub1;&sub3; wird nach außerhalb als Auswahlsignal S&sub0; übermittelt. Wie aus der vorangehenden Beschreibung offensichtlich ist, ist das Auswahlsignal S&sub0; hochgeschaltet, wenn entweder die Signalleitung Q&sub1; oder Q&sub3; hoch ist, und ansonsten heruntergeschaltet. In anderen Worten, wenn die Adressenbitleitung Ai und Ai+1 beide hoch sind, ist das Auswahlsignal S&sub0; hochgeschaltet. In ähnlicher Weise sind die Auswahlsignale S&sub1; bis S&sub3; in Abhängigkeit vom durch die Adressenbitleitung Ai und Ai+1 dargestellten Wert hochoder heruntergeschaltet. In diesem Fall ist nur ein Auswahlsignal S gleichzeitig hochgeschaltet.
Als nächstes wird die Signalzeitsteuerung jedes Abschnitts für diese Halbleiterspeicheranordnung detaillierter unter Bezug auf die Zeitsteuerungstafel aus Fig. 10 beschrieben.
Wenn die Adressenänderung detektiert wird, wie es vorangehend beschrieben wurde, ist das Wortleitungs-Aktivierungspulssignal XE zunächst hochgeschaltet, und etwas später werden das Leseverstärkerschaltungs-Aktivierungspulssignal SE, das Vorladungsschaltungaktivierungspulssignal B und das Spaltenumschaltschaltungs-Aktivierungspulssignal YE jeweils hochgeschaltet. Wenn das Wortleitungs-Aktivierungspulssignal XE wie in der vorangehend beschriebenen Ausführungsform hochgeschaltet ist, wird die Wortleitung W entsprechend dem Wert, der von der Zeilenadressendekoderschaltung 37 dekodiert wurde, hochgeschaltet, wodurch die Vorladung unmöglich wird. Dann werden die in der Speicherzelle gespeicherten Daten, die der hochgeschalteten Wortleitung entsprechen, an das Bitleitungspaar BL/ ausgegeben. In diesem Fall ist in Abhängigkeit der in der Speicherzelle gespeicherten Daten die Spannung einer der Bitleitungen BL, abgesenkt. Anschließend wird, wenn die Wortleitung W vom niedrigen Zustand in den hohen Zustand übergeht, die Vorladung erneut begonnen, und die Bitleitung, deren Spannung einst abgesenkt war, kehrt auf die ursprüngliche Spannung zurück.
Das Spaltenumschaltauswahlsignal S entsprechend der eingegebenen Adresse ist immer durch die Spaltenadressendekoderschaltung 38 hochgeschaltet, und der dritte Transistor M&sub2;&sub3; der Spaltenumschaltschaltung entsprechend dem Auswahlsignal S ist AN-geschaltet. Da jedoch in dem Spaltenumschaltschaltung dritte und vierte Transistoren M&sub2;&sub3; und M&sub2;&sub4; in Reihe vorgesehen sind, arbeiten sie nicht als Differenzial-Verstärkerschaltung, solange der vierte Transistor M&sub2;&sub4; nicht AN-geschaltet ist. Das Spaltenumschalt-Aktivierungspulssignal YE wird dem Gateanschluß jedes vierten Transistors M&sub2;&sub4; zugeführt, und der vierte Transistor M&sub2;&sub4; wird nur zu dem Zeitpunkt AN-geschaltet, indem dieses Pulssignal YE hoch ist. Das heißt, wenn das Auswahlsignal S entsprechend der Spaltenumschaltschaltung und das Pulssignal YE hoch sind, werden die dritten und vierten Transistoren M&sub2;&sub3; und M&sub2;&sub4; gleichzeitig AN-geschaltet. Wenn das Pulssignal YE hoch ist, wird, da die ausgewählte Wortleitung W auch hoch ist, die Daten in der ausgewählten Speicherzelle normalerweise an das Datenleitungspaar DL/ über das Bitleitungspaar BL/ übertragen. Diese Änderung des Datenleitungspaares DL/ wird von der Leseverstärkerschaltung 35 verstärkt und nach außerhalb über die Datenhalte-Ausgabe-Zwischenspeicherschaltung 39 und den Ausgabeanschluß Dout ausgegeben.
Bei dieser Halbleiterspeichervorrichtung sind, wenn sie insgesamt betrachtet wird, die dritten und vierten Transistoren der Spaltenumschaltschaltung gleichzeitig AN-geschaltet, wenn die Wortleitung W der ausgewählten Spaltenumschaltschaltung hochgeschaltet ist. Deshalb fließt kein Strom aus der Vorladungsschaltung, so daß - wie bei der ersten Ausführungsform - der Stromverbrauch in großem Ausmaß im Vergleich mit der bekannten in Fig. 1 gezeigten Schaltung verringert werden kann. Wenn die erste und zweite Ausführungsform miteinander verglichen werden, kann erkannt werden, daß, obwohl in der ersten die Anzahl der NMOS-Transistoren für jede Spaltenumschaltschaltung gering ist, die Anordnung der Spaltenadressdekoderschaltung kompliziert wird.
Es ist zu verstehen, daß Änderungen und Modifikationen der hier offenbarten Halbleiterspeicheranordnung für den Fachmann offensichtlich sind. Beabsichtigt ist, daß alle solche Modifikationen und Änderungen in den Rahmen der beiliegenden Ansprüche fallen.

Claims

1. Halbleiterspeicher mit einer Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind, einem Datenleitungspaar (DL, ), einer Vielzahl von Bitleitungspaaren (BL, ), die jeweils einer speziellen Spalte entsprechen, einer Vielzahl von Schalterschaltkreisen (33), die jeweils für ein Bitleitungspaar vorgesehen sind, deren eines Ende mit dem entsprechenden Bitleitungspaar verbunden ist und deren anderes Ende mit dem Datenleitungspaar verbunden ist, um die Potentialdifferenz zwischen den Leitungen des Datenleitungspaares zu ändern entsprechend der Potentialdifferenz zwischen den Leitungen des entsprechenden Bitleitungspaars, einer Vielzahl von Vorladeschaltkreisen (32, 34) zum elektrischen Laden des Datenleitungspaares, und einer Adressenübergangsdetektionsschaltung (36), wobei jede Speicherzelle mit einem der Bitleitungspaare verbunden ist, wobei der Spaltenschaltungschaltkreis (33) wahlweise aktiviert wird entsprechend einem Wahlsignal (SO, S1) von einem Spaltenadressdekoder (38), dadurch gekennzeichnet, daß die Spaltenschaltungsschaltkreis (33) ferner wahlweise aktiviert wird entsprechend einem Steuerpulssignal (YE) von der Adressenübergangsdetektionsschaltung.

2. Halbleiterspeicher mit einer Vielzahl von Speicherzellen, die in Form einer Matrix angeordnet sind, einem Datenleitungspaar (DL, ), einer Vielzahl von Bitleitungspaaren (BL, ), die jeweils einer speziellen Spalte entsprechen, einer Vielzahl von Schalterschaltkreisen (13), die jeweils für ein Bitleitungspaar vorgesehen sind, deren eines Ende mit dem entsprechenden Bitleitungspaar verbunden ist und deren anderes Ende mit dem Datenleitungspaar verbunden ist, um die Potentialdifferenz zwischen den Leitungen des Datenleitungspaares zu ändern, wenn ein Wahlsignal (SO, S1) angegeben wird, einer Vielzahl von Vorladeschaltungen (12, 14) zum elektrischen Laden des Datenleitungspaars, einer Adressenübergangsdetektionsschaltung (16) zum Detektieren einer Adressenänderung, um sequentiell Steuerpulssignale (XE, YE) zu erzeugen, und einer Spaltenadressdekoderschaltung (18) zum Erzeugen des Selektionssignals (SO, S1), um wahlweise jeden der Spaltenschaltungschaltkreise zu steuern, wobei jede Speicherzelle mit einem der Bitleitungspaare verbunden ist, dadurch gekennzeichnet, daß die Spaltenadressendekodierungsschaltung (18) das Wahlsignal (SO, S1) ausgibt auf der Basis eines Dekodiersignals des Spaltenadressbits und eines vorbestimmten (YE) der Steuerpulssignale.

3. Halbleiterspeicher nach Anspruch 2, wobei der Spaltenschalterschaltkreis einen Differentialverstärker enthält, der das Bitleitungspaar als Eingang und das Datenleitungspaar als Ausgang verwendet.

4. Halbleiterspeicher nach Anspruch 2, wobei der Spaltenschaltungsschaltkreis einen ersten und zweiten Transistor (M11, M12) aufweist, der zwischen jeder Leitung des Datenleitungspaares und einem gemeinsamen Knoten (N1) vorgesehen ist, so daß er gategesteuert werden kann durch jede Leitung des Bitleitungspaars, und einen dritten Transistor (M13), der zwischen dem gemeinsamen Knoten (N1) und einem Entladepunkt vorgesehen ist, so daß er durch das Auswahlsignal (S0, S1) gategesteuert wird.

5. Halbleiterspeicher nach Anspruch 4, wobei der erste, zweite und dritte Transistor ein N-Kanal- MOS-Feldeffekttransistor ist.

6. Halbleiterspeicher nach Anspruch 4, wobei das vorbestimmte Steuerpulssignal (YE) ausgegeben wird von der Adressenübergangsdetektionsschaltung vor dem Pulssignal (P), um den Betrieb der Vorladeschaltung zu unterbrechen.

7. Halbleiterspeicher nach Anspruch 1, wobei jeder Spaltenschaltungsschaltkreis einen ersten und zweiten Transistor (M21, M22) aufweist, die zwischen jeder Leitung des Datenleitungspaares und einem gemeinsamen Knoten (N2) vorgesehen sind, so daß die Transistoren gategesteuert werden durch jede Leitung des Bitleitungspaars, und einen dritten und vierten Transistor (M23, M24), die in Reihe zwischen dem gemeinsamen Knoten und einem Entladepunkt geschaltet sind, wobei der dritte oder vierte Transistor gategesteuert ist durch das Wahlsignal (S0, S1) der andere vom dritten und vierten Transistor gategesteuert wird durch das Steuerpulssignal (YE).

8. Halbleiterspeicher nach Anspruch 7, wobei der erste, zweite, dritte und vierte Transistor ein N-Kanal-MOS-Feldeffekttransistor ist.

9. Halbleiterspeicher nach Anspruch 8, wobei das Steuerpulssignals (YE) ausgegeben wird von der Adressenübergangsdetektionsschaltung (36) im wesentlichen synchron mit dem Pulssignal (P), welches den Betrieb der Vorladeschaltung unterbricht.