KR100218307B1 - 반도체 메모리소자의 칼럼디코딩회로 - Google Patents

Abstract

본 발명은 복수의 칼럼(Column)과 복수의 로우(Row)사이에 메모리셀들이 존재하여 로우어드레스의 선택에 따라 상기 메모리셀들에서 리드된 데이터를 싣는 복수의 칼럼들중 특정한 칼럼을 선택하는 칼럼디코딩회로에서, 칼럼선택용 펄스신호를 각각의 칼럼디코더에서 자체적으로 발생하여 선택된 특정 칼럼에만 입력되도록 함으로써, 칼럼선택에 필요한 펄스폭을 최소화하고, 펄스신호의 부하 및 전달시간을 줄여 데이터 리드동작의 고속화가 가능한 반도체 메모리소자의 칼럼디코딩 회로에 관한 것이다.

Description

반도체 메모리소자의 칼럼디코딩회로

제1도는 종래의 정적 칼럼 디코딩회로.

제2도는 제1도에 있어서 각 부의 타이밍도.

제3도는 종래의 일정 레벨로 고정된 I/O를 갖는 정적 칼럼 디코딩회로.

제4도는 제3도에 있어서 각부의 타이밍도.

제5도는 종래 펄스입력 칼럼디코딩 방식에 의한 칼럼디코딩회로.

제6도는 제5도에 있어서 각 부의 타이밍도.

제7도는 본 발명에 의한 반도체 메모리소자의 칼럼 디코딩회로.

제8도는 제7도에 있어서 각 부의 타이밍도.

제9도는 제7도에 있어서 펄스발생용 칼럼디코더의 상세도.

제10도는 제9도에 있어서 각 부의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10-1,10-n : 비트라인 센스증폭기

20-1,20-n : 칼럼스위치

40 : I/O증폭기

80-1,80-n : 펄스발생용 칼럼디코더

81-1 : 디코딩부 81-1' : 낸드 게이트

82-1 : 펄스발생부 82-1' : 인버터

82-1 : 노아 게이트

본 발명은 반도체 메모리소자의 칼럼디코딩 회로에 관한 것으로, 특히 칼럼선택에 사용되는 펄스신호를 자체적으로 발생하여 선택된 칼럼에만 입력되도록 함으로써, 펄스 신호의 부하 및 전달시간을 줄일 수 있는 반도체 메모리소자의 칼럼디코딩 회로에 관한 것이다.

제1도에 도시된 바와같이, 종래의 정적(Static) 칼럼 디코딩회로는 복수의 비트라인{(B/L,B/L),...,(B/Ln,B/Ln)}에 연결되어, 메모리셀(MC)들에서 리드된 데이터를 증폭하는 복수의 비트라인센스증폭기(BLASi,...,BLASn)(10-1,...,10-n)와, 그 비트라인센스증폭기(10-1,...10-n)의 출력 데이터를 선택신호(YSi,...,YSn)들에 따라 입출력 라인(I/O,I/O)으로 출력하는 복수의 칼럼스위치(20-1,...,20-n)와, 칼럼 어드레스(Yi,...,Yi+3),...,(Yn,...,Yn+3)들을 입력받아 상기 칼럼스위치(20-1,...,20-n)들로 선택신호(YSi,...,YSn)를 출력하는 복수의 정적 칼럼 디코더(30-1,...,30-n)들과, 상기 복수의 칼럼스위치(20-1,...,20-n)들을 통하여 출력된 데이터를 증폭하는 I/O증폭기(40)로 구성된다.

상기 복수의 정적 칼럼 디코더(30-1,..,30-n)들은 칼럼어드레스(Yi,...,Yi+3),....,(Yn,...,Yn+3)들을 각각 낸딩하는 낸드게이트(30-1`,...,30-n`)들과, 그 낸드게이트(30-1`,..,30-n`)들의 출력을 반전시켜 각각 선택신호(YSi,...,YSn)를 출력하는 인버터(30-1``,...,30-n``)들로 구성된다.

이와같이 구성된 종래의 정적(Static) 칼럼 디코딩회로의 동작을 제1도와 제2도를 참조하여 설명하면 다음과 같다.

먼저, 동일한 동작에 대한 중복설명을 피하기 위해, 비트라인(B/L,/B/L)에 연결된 비트라인 센스증폭기(BLASAi)(10-1)와, 칼럼스위치(20-1) 및 정적 칼럼디코더(30-1)만을 예로 들어 설명한다.

로우디코더(Row Decoder)(미도시)에 의해 복수의 워드라인(W/Li,W/Li+1...)중에서 특정한 워드라인(W/Li)이 선택되면, 그 선택된 워드라인(W/Li)상의 메모리셀(MC)에서 데이터가 리드되어 비트라인(B/Li,/B/Li)에 실리고, 그 비트라인(B/Li,B/Li)에 실린 데이터는 비트라인 센스증폭기(BLSA : Bit Line Sense Amplifier)(10-1)에 의해 증폭된 후 칼럼스위치(20-1)로 입력된다.

그리고, 제2도의 (a)와 같은 칼럼 어드레스(Yi,...,Yi+3)가 정적 칼럼디코더(30-1)에 입력되어 동도(b)와 같이 선택신호(YSi)가 하이레벨이 되면, 그 선택된 신호(YSi)에 의해 상기 칼럼스위치(20-1)의 트랜지스터(Q1),(Q2)들이 턴온되어, 상기 비트라인 센스증폭기(10-1)에서 증폭된 데이터는 동도(c)와 같이 입출력 라인(I/O,I/O)에 실리게 된다.

이때, 상기 정적 칼럼디코더(30-1)의 출력인 선택신호(YSi)는 칼럼어드레스(Yi,...,Yi+3)가 바뀌기 전까지는 하이레벨을 유지하다가 컬럼어드레스가 바뀌면 로우레벨로 변화되기 때문에 정적 칼럼디코딩방식이라 부르고 있다.

따라서, 상기 입출력 라인(I/O,I/O)에 실린 데이터는 I/O증폭기(40)에서 증폭되어 출력됨으로써, 정상적인 데이터의 리드동작이 이루어지게 된다.

그러나, 상기 종래의 정적 칼럼디코딩회로는 제2도의 (c)에 도시된 바와 같이,입출력 라인(I/O,I/O)에 실리는 데이터의 로직 스윙(Swing)폭이 매우 크기 때문에 (Full Swing),다음 리드싸이클을 위하여 입출력 라인(I/O,I/O)을 프리차지시킬 때 많은 시간이 소요되어, 데이터의 리드속도가 느려지는 단점이 발생된다.

그리고, 제3도는 종래의 일정 레벨로 고정된 I/O를 갖는 정적칼럼디코딩회로를 도시한 것으로서, 상기 정적 칼럼 디코딩방식에서 문제가 되었던 입출력라인(I/O,I/O)의 프리차지시간을 단축시키기 위하여, 입출력라인(I/O,I/O)에 클램프 트랜지스터(50)를 연결하여 구성된다.

즉, 제4도에 도시한 바와같이, 입출력라인(I/O,I/O)의 로직 스윙폭을 상기 클램프 트랜지스터(50)를 이용하여 일정 레벨로 제한함으로써, 입출력라인(I/O,I/O)을 프리차지시키는데 걸리는 시간을 단축하여 스피드를 개선하고 있다.

그러나, 클램프 트랜지스터(50)를 이용하는 일정 레벨로 고정된 I/O를 갖는 정적 칼럼디코딩회로는 데이터의 리드속도는 개선되지만, 클램프 트랜지스터(50)를 통하여 정적전류(Static Current)가 흘러 파워의 소모가 증가되는 문제점이 발생된다.

또한, 제5도는 상기 두 회로의 단점을 보완할 수 있는 종래의 펄스입력 칼럼디코딩회로를 도시한 것으로서, 복수의 비트라인 센스증폭기(10-1,...,10-n)들과, 복수의 칼럼스위치(20-1,...,20-n)들 및 I/O증폭기(40)의 구조는 상기 두 회로와 동일하며, 칼럼어드레스의 천이검출신호(ATD)에 따라 소정 폭의 펄스신호(YSG)를 생성하는 펄스발생기(60)와, 그 펄스발생기(60)에서 출력된 펄스신호(YSG)와 칼럼어드레스(Yi,...,Yi+3),...,(Yn,...,Yn+3)를 입력받아, 상기 칼럼스위치(20-1,...,20-n)들에 각각 선택신호(YSi,...,YSn)들을 출력하는 펄스입력 칼럼디코더(70-1,...,70-n)들이 다르게 구성되었다.

그리고, 상기 펄스입력 칼럼디코더(70-1,...,70-n)들은 동일하게 구성되며, 그 중에서 펄스입력 칼럼디코더(70-1)는 칼럼어드레스(Yi,...,Yi+3)를 낸딩하는 낸드게이트(71-1)와, 그 낸드게이트의 출력을 반전시키는 인버터(72-1)와, 그 인버터(72-1)의 출력과 상기 펄스발생기(60)에서 출력된 펄스신호(YSG)를 내디와는 낸드 게이트(73-1)와, 그 낸드게이트(73-1)의 출력을 반전시켜 선택신호(YSi)를 출력하는 인버터(74-1)로 구성된다.

이와같이 구성된 종래의 펄스입력 칼럼디코딩회로의 동작을 제5도 및 제6도를 참조하여 설명하면 다음과 같다.

먼저, 진술한 바와같이 메모리셀(MC)에서 리드된 데이터는 해당 비트라인(B/L,B/L)을 통하여 비트라인 센스증폭기(10-1)에서 증폭되어 칼럼스위치(20-1)로 입력된다.

이 상태에서, 제6도의 (a)와 같은 칼럼어드레스(Yi,...,Yi+3)가 펄스입력 칼럼디코더(70-1)의 낸드게이트(71-1)와 인버터(72-1)를 통하여 낸드게이트(73-1)의 일측에 입력되고, 펄스발생기(60)는 동도(b)에 도시된 바와 같은 칼럼어드레스(Yi,...,Yi+3)들의 천이검출신호(ATD)들에 따라 동도(c)와같은 펄스신호(YSG)를 낸드게이트(73-1)의 타측으로 출력한다.

이어서, 상기 낸드게이트(73-1)는 인버터(72-1)의 출력과 상기 펄스신호(YSG)를 낸딩한 후 인버터(74-1)를 통하여 하이레벨의 선택신호(YSi)를 칼럼스위치(20-1)로 출력하여 트랜지스터(Q1),(Q2)를을 턴온시킴으로써, 상기 메모리셀(MC)에서 리드된 데이터는 선택신호(YSi)의 하이레벨구간동안 입출력라인(I/O,I/O)에 실리게 된다.

따라서, 제6도의 (d)에 도시된 바와같이, 입출력라인(I/O,I/O)의 프리차지시간이 감소되어 데이터의 억세스 스피드가 개선된다.

이때, 펄스입력 칼럼디코더{(70-2),...,(70-n)}들의 동작도 동일하게 이루어진다.

그러나, 상기 펄스입력 칼럼디코딩회로의 펄스신호가 긴 전송선을 통하여 모든 펄스입력 칼럼디코더(70-1,...,70-n)들을 구동하기 때문에, 상기 펄스발생기와 가까운 A지점의 경우는 별로 문제가 되지 않지만 멀리 떨어진 B지점의 경우는 펄스신호(YSG)가 긴 전송선을 통하여 전달되는 동안, 전송선의 저항과 용량성 부하에 의하여 펄스신호(YSG)의 상승시간(Rising Time)과 하강시간(Falling Time)이 현저하게 증가된다.

따라서, B지점의 펄스신호(YSG)는 유효한 펄스폭이 짧아지거나 또는 크기가 감소됨으로써, 입출력라인(I/O,I/O)의 구동시간이 짧아지고 데이터를 리드하는데 충분한 신호를 얻을 수 없는 단점이 발생된다.

따라서, 본 발명의 목적은 칼럼을 선택하는데 사용되는 펄스신호를 각각의 칼럼디코더에서 자체적으로 발생한 후 선택된 칼럼에만 펄스 신호가 입력되도록 함으로써, 펄스신호의 부하 및 전달시간을 줄여 고속화를 도모하고, 칼럼위치에 관계없이 동일한 펄스폭과 로직 스윙폭을 유지할 수 있는 반도체 메모리소자의 칼럼디코딩회로를 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 복수의 칼럼(Column)과 복수의 로우(Row)사이에 메모리셀들이 존재하고, 그 메모리셀들의 데이터는 선택된 로우어드레스 따라 리드되어 상기 복수의 칼럼에 접속된 비트라인 센스증폭기를 통하여 칼럼스위치에 인가되도록 구성된 반도체 메모리장치에 있어서, 선택된 칼럼어드레스를 디코딩하여 선택신호를 발생하는 디코딩부와, 그 디코딩부의 선택신호에 따라 자체적으로 펄스신호를 발생하여, 칼럼선택에 펄스신호중 최소의 펄스폭을 갖는 신호를 선택된 칼럼스위치로 출력하는 펄스발생부를 포함하는 것을 특징으로 한다.

본 발명의 기술에 의한 반도체 메모리소자의 칼럼디코딩회로는 제7도에 도시된 바와같이, 메모리셀(MC)들에서 리드된 데이터를 증폭하는 복수의 비트라인 센스증폭기(10-1,...,10-n)들과, 그 비트라인센스증폭기(10-1,...,10-n)들에서 증폭된 데이터를 선택신호(YSi,...,YSn)들에 따라 입축력 라인(I/O,I,O)으로 출력하는 복수의 칼럼스위치(20-1,...,20-n)들과, 그 복수의 칼럼스위치(20-1,..,20-n)들에서 출력된 데이타를 증폭하는 I/O증폭기(40)와를 구비한 반도체 메모리장치에 있어서, 상기 컬럼 어드레스 {(Yi,...,Yi +3)}들중 선택되는 칼럼어드레스에 따라 자체적으로 펄스신호 (PSi,...,PSn)를 발생하여 컬럼스위치(20-1,...,20-n)들로 출력하는 펄스발생용 칼럼디코더(80-1,...,80-n)들로 구성된다.

그리고, 상기 펄스발생용 칼럼디코더(80-1,...,80-n)들은 동일하게 구성되며, 그중에서 펄스발생용 칼럼디코더(80-1)는 제9도에 도시된 바와같이, 낸드게이트(81-1`)로 구성된 디코딩부(81-1)와, 그 디코딩부(81-1)의 출력을 순차 지연시키는 3개의 인버터(82-1`)들과, 그 인버터(82-1`)들의 출력과 상기 디코딩부(81-1)의 출력을 노아링하는 노아게이트(82-1``)로 구성된 펄스발생부(82-1)로 구성된다.

이와 같이 구성된 본 발명인 반도체 메모리소자의 칼럼디코딩회로의 동작을 제7도 내지 제10도를 참조하여 설명하면 다음과 같다.

먼저, 로우디코더(미도시)에 의해 복수의 워드라인(W/Li,W/Li+1...)중에서 특정한 워드라인(W/Li)이 선택되면, 그 선택된 워드라인(W/Li)상의 메모리셀(MC)에서 데이터가 리드되어 해당 비트라인(B/Li,B/Li)에 실리고, 그 비트라인(B/Li,B/Li)에 실린 데이터는 비트라인 센스증폭기(10-1)에 의해 소정 레벨로 증폭된다.

이때, 제8도의 (a)와 같은 칼럼 어드레스(Yi,...,Yi+3)들 중에서 특정한 칼럼 어드레스가 선택되어 펄스발생용 칼럼디코더(80-1)에 입력되면, 펄스발생용 칼럼디코더(80-1)는 제8도의 (b)에 도시된 바와 같이 자체적으로 일정한 펄스폭을 갖는 펄스신호(PSi)를 발생시켜 칼럼스위치(20-1)로 출력한다.

따라서, 제8도의 (c)와 같이 비트라인 센스증폭기(10-1)에서 증폭된 데이터가 칼럼스위치(20-1)를 통하여 입출력라인(I/O,I/O)에 실리게 된다.

즉, 제9도에서 디코딩부(81-1)의 낸드게이트(81-1`)로 입력되는 칼럼어드레스(Yi,...,Yi+3)중에서 칼럼어드레스(Yi)가 제10도의 (b)와 같이 선택되었다고 가정하면, 낸드게이트(81-1`)의 출력에 의해 노드(A)는 제10도의 (c)와 같이 되고, 그 노드(A)의 신호는 펄스발생부(82-1)에서 직렬로 연결된 3개의 인버터(82-1`)들을 통하여 반전됨으로써, 노드(B)는 제10도의 (d)와 같이 된다.

이어서, 상기 노아게이트(82-1``)는 노드(A)와 노드(B)의 신호를 노아링하여 출력함으로써, 펄스발생부(82-1)는 제10도의 (e)에 도시된 바와 같이, 일정한 펄스폭을 갖는 하이레벨의 펄스신호(PSi)를 출력한다.

따라서, 상기 하이레벨의 펄스신호(PSi)에 의해 칼럼 스위치(20-1)의 트랜지스터(Q1),(Q2)들만이 턴온되어, 비트라인 센스증폭기(10-1)에서 증폭된 데이터가 입출력라인(I/O,I/O)에 실리고, I/O증폭기(40)을 통하여 증폭되어 데이터의 리드동작이 이루어지게 된다.

그리고, 다른 칼럼어드레스가 선택된 경우, 상기 펄스발생용 칼럼디코더 {(80-2),...,(80-n)}들의 동작도 동일하게 이루어진다.

상기에서 상세히 설명한 바와 같이, 본 발명은 칼럼을 선택하는데 사용되는 펄스 신호를 각각의 칼럼디코더에서 자체적으로 발생한 후, 그 발생된 펄스신호를 선택된 칼럼에만 입력되도록 함으로써, 칼럼선택에 필요한 펄스폭을 최소화하고, 펄스신호의 부하 및 전달시간을 줄여 데이터 리드동작의 고속화가 가능한 효과가 있다.

또한, 본 발명은 긴 전송선을 통하여 펄스신호를 전송하지 않고 자체적으로 펄스신호를 발생하여 선택된 칼럼에만 입력되도록 함으로써, 칼럼위치에 관계없이 동일한 펄스폭과 로직 스윙폭을 유지할 수 있고, 파워소모를 절감할 수 있는 효과가 있다.

Claims (2)

1. 복수의 칼럼(Column)과 복수의 로우(Row)사이에 메모리셀들이 존재하고, 그 메모리셀들의 데이터는 선택된 로우어드레스 따라 리드되어 상기 복수의 칼럼에 접속된 비트라인 센스증폭기를 통하여 칼럼스위치에 인가되도록 구성된 반도체 메모리장치에 있어서, 선택된 칼럼어드레스를 디코딩하여 선택신호를 발생하는 디코딩부와 ; 상기 디코딩부의 선택신호에 따라 자체적으로 펄스신호를 발생하여, 칼럼선택에 필요한 펄스신호중 최소의 펄스폭을 갖는 신호를 상기 선택된 칼럼스위치로 출력하는 펄스발생부로 구성된 것을 특징으로 하는 반도체 메모리소자의 칼럼디코딩회로.
2. 제1항에 있어서, 상기 펄스발생부는 직렬연결되어 상기 디코딩부의 출력을 순차 지연시키는 홀수개의 인버터들과, 그 인버터들의 출력과 상기 디코딩부의 출력을 낸딩하는 낸드게이트로 구성된 것을 특징으로 하는 반도체 메모리소자의 칼럼 디코딩회로.