JP3030618B2 - 半導体メモリ素子のデコーディング回路 - Google Patents
半導体メモリ素子のデコーディング回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ素子の
デコーディング回路に係るもので、詳しくは、コラムの
選択に用いるパルス信号を発生し、選択されたコラムの
みにパルス信号を印加させ、パルス信号の負荷及び伝達
時間を削減する半導体メモリ素子のデコーディング回路
に係るものである。
デコーディング回路に係るもので、詳しくは、コラムの
選択に用いるパルス信号を発生し、選択されたコラムの
みにパルス信号を印加させ、パルス信号の負荷及び伝達
時間を削減する半導体メモリ素子のデコーディング回路
に係るものである。
【０００２】
【従来の技術】従来、いわゆる静的コラムデコーディン
グ方式のデコーディング回路には、図５に示したよう
に、複数の一対のビットラインB/L1、 反転B/L1、 ……B/
Ln、 反転B/Lnに連結されメモリセルMCからリードされた
データを増幅する複数のビットラインセンス増幅器( BL
SA: Bit Line Sense Amplifier）10-1、……10-nと、
該ビットラインセンス増幅器10-1, ……10-nから入力さ
れたデータを各YS1 、……YSn 毎の選択信号により一対
の入出力ラインI/O 、 反転I/O に出力する複数のコラム
スイッチ20-1, ……20-nと、コラムアドレスY1、…、Y1
+3、…、Yn、…Yn+3を受信して、前記各コラムスイッチ
20-1、…、20-nに夫々選択信号YS1 、…、YSn を出力す
る複数の静的コラムデコーダ30-1、…、30-nと、前記コ
ラムスイッチ20-1、20-nを通って出力されたデータを増
幅するI/O 増幅器40とから構成される。
グ方式のデコーディング回路には、図５に示したよう
に、複数の一対のビットラインB/L1、 反転B/L1、 ……B/
Ln、 反転B/Lnに連結されメモリセルMCからリードされた
データを増幅する複数のビットラインセンス増幅器( BL
SA: Bit Line Sense Amplifier）10-1、……10-nと、
該ビットラインセンス増幅器10-1, ……10-nから入力さ
れたデータを各YS1 、……YSn 毎の選択信号により一対
の入出力ラインI/O 、 反転I/O に出力する複数のコラム
スイッチ20-1, ……20-nと、コラムアドレスY1、…、Y1
+3、…、Yn、…Yn+3を受信して、前記各コラムスイッチ
20-1、…、20-nに夫々選択信号YS1 、…、YSn を出力す
る複数の静的コラムデコーダ30-1、…、30-nと、前記コ
ラムスイッチ20-1、20-nを通って出力されたデータを増
幅するI/O 増幅器40とから構成される。
【０００３】且つ、前記各静的コラムデコーダ30-1、
…、30-nは、コラムアドレスY1、…、Y1+3、…、Yn、…
Yn+3の夫々の否定論理積演算をする各NANDゲート30-1’
…、30-n’、それらNANDゲート30-1’、…、30- n'の出
力を反転させ、各選択信号YS1、…、YSn を出力する各
インバータ30- 1'' 、…、30-n''とを備えている。以上
のように構成されたこの種のデコーディング回路の動作
について図５、図６を用いて、次のように説明する。
…、30-nは、コラムアドレスY1、…、Y1+3、…、Yn、…
Yn+3の夫々の否定論理積演算をする各NANDゲート30-1’
…、30-n’、それらNANDゲート30-1’、…、30- n'の出
力を反転させ、各選択信号YS1、…、YSn を出力する各
インバータ30- 1'' 、…、30-n''とを備えている。以上
のように構成されたこの種のデコーディング回路の動作
について図５、図６を用いて、次のように説明する。
【０００４】先ず、ビットラインに連結されたビットラ
インセンス増幅器10-1と、コラムスイッチ20-1及び静的
コラムデコーダ30-1について、図５を用いて説明する。
例えば、ローデコーダ(Row Decorder) （図示せず）に
より複数のワードライン中から、任意のワードラインが
選択されると、該ワードライン上に位置したメモリセル
MCからデータがリードされ、該当ビットラインに載せら
れる。このビットラインに乗せられたデータはビットラ
インセンス増幅器10-1により所定レベルに増幅された
後、コラムスイッチ20-1に入力される。
インセンス増幅器10-1と、コラムスイッチ20-1及び静的
コラムデコーダ30-1について、図５を用いて説明する。
例えば、ローデコーダ(Row Decorder) （図示せず）に
より複数のワードライン中から、任意のワードラインが
選択されると、該ワードライン上に位置したメモリセル
MCからデータがリードされ、該当ビットラインに載せら
れる。このビットラインに乗せられたデータはビットラ
インセンス増幅器10-1により所定レベルに増幅された
後、コラムスイッチ20-1に入力される。
【０００５】次いで、図６（Ａ）に示したコラムアドレ
スY1が静的コラムデコーダ30-1に入力され、図６（Ｂ）
に示したように選択信号YS1 が“ハイ”レベルになる
と、該選択信号YS1 より前記コラムスイッチ20-1のトラ
ンジスタQ1、Q2がターンオンされ、前記ビットラインセ
ンス増幅器10-1により増幅されたデータは図６（Ｃ）に
示したように入出力ラインI/O ，反転I/O に乗せられ
る。
スY1が静的コラムデコーダ30-1に入力され、図６（Ｂ）
に示したように選択信号YS1 が“ハイ”レベルになる
と、該選択信号YS1 より前記コラムスイッチ20-1のトラ
ンジスタQ1、Q2がターンオンされ、前記ビットラインセ
ンス増幅器10-1により増幅されたデータは図６（Ｃ）に
示したように入出力ラインI/O ，反転I/O に乗せられ
る。
【０００６】このとき、前記静的コラムデコーダ30-1の
出力である選択信号YS1 はコラムアドレスY1+nに変わる
までは“ハイ”レベルを維持し、コラムアドレスY1+nに
変わると“ロー”レベルに変化される（静的コラムデコ
ーディング方式）。従って、前記入出力ラインI/O ，反
転I/O に乗せられたデータはI/O 増幅器40で増幅されて
出力され、正常なデータのリード動作が行われる。
出力である選択信号YS1 はコラムアドレスY1+nに変わる
までは“ハイ”レベルを維持し、コラムアドレスY1+nに
変わると“ロー”レベルに変化される（静的コラムデコ
ーディング方式）。従って、前記入出力ラインI/O ，反
転I/O に乗せられたデータはI/O 増幅器40で増幅されて
出力され、正常なデータのリード動作が行われる。
【０００７】しかし、前記静的コラムデコーディング方
式は図６（Ｃ）に示したように入出力ラインI/O ，反転
I/O に乗せられるデータのロジックスウィング(Swing)
幅が非常に大きいため(Full Swing)、次のリードサイク
ル(read cycle)のため、入出力ラインI/O ，反転I/O を
プリチャージする時間が相当長くなり、結局データリー
ド速度が遅くなるという問題がある。
式は図６（Ｃ）に示したように入出力ラインI/O ，反転
I/O に乗せられるデータのロジックスウィング(Swing)
幅が非常に大きいため(Full Swing)、次のリードサイク
ル(read cycle)のため、入出力ラインI/O ，反転I/O を
プリチャージする時間が相当長くなり、結局データリー
ド速度が遅くなるという問題がある。
【０００８】また、従来の他の例として一定レベルに固
定された入出力ラインを有する静的コラムデコーディン
グ方式では、図７に示したように、前記従来例の問題点
である入出力ラインI/O ，反転I/O のプリチャージ時間
を短縮するため、入出力ラインI/O ，反転I/O にクラン
プトランジスタ(Clamp Tr)50を連結し構成したものがあ
る。
定された入出力ラインを有する静的コラムデコーディン
グ方式では、図７に示したように、前記従来例の問題点
である入出力ラインI/O ，反転I/O のプリチャージ時間
を短縮するため、入出力ラインI/O ，反転I/O にクラン
プトランジスタ(Clamp Tr)50を連結し構成したものがあ
る。
【０００９】即ち、図８（Ｃ）に示したように、入出力
ラインI/O ，反転I/O に乗せられるデータのロジックス
ウィング幅を前記クランプトランジスタ50を用いて所定
レベルに制限し、入出力ラインI/O ，反転I/O のプリチ
ャージにかかる時間を短縮して、データのアクセス速度
を改善している。しかし、このような所定レベルに固定
した入出力ラインI/O ，反転I/O を有する静的コラムデ
コーディグ方式はデータのリード速度は改善されるが、
クランプトランジスタ50を通って静的電流(Static Curr
ent)が流れて電力の消費が増すという問題がある。
ラインI/O ，反転I/O に乗せられるデータのロジックス
ウィング幅を前記クランプトランジスタ50を用いて所定
レベルに制限し、入出力ラインI/O ，反転I/O のプリチ
ャージにかかる時間を短縮して、データのアクセス速度
を改善している。しかし、このような所定レベルに固定
した入出力ラインI/O ，反転I/O を有する静的コラムデ
コーディグ方式はデータのリード速度は改善されるが、
クランプトランジスタ50を通って静的電流(Static Curr
ent)が流れて電力の消費が増すという問題がある。
【００１０】又、従来のパルス信号入力コラムデコーデ
ィング方式の他の例では、図９に示したように、複数の
ビットラインセンス増幅器10-1、…、10-nと、複数のコ
ラムスイッチ20-1、…、20-n及びI/O 増幅器40とを前記
他の例と同様に備え、コラムアドレスの遷移検出信号AT
D により所定幅のパルス信号YSG を発生するパルス発生
器60と、該パルス発生器60から出力されたパルス信号YS
G 及びコラムアドレスY1、…、Y1+3、…、Yn、Yn+3を受
信し、前記各コラムスイッチ20-1、20-nに夫々選択信号
YS1 、…YSn を出力するパルス入力コラムデコーダ70-
1、…70-nと、を追加して備えて構成される。
ィング方式の他の例では、図９に示したように、複数の
ビットラインセンス増幅器10-1、…、10-nと、複数のコ
ラムスイッチ20-1、…、20-n及びI/O 増幅器40とを前記
他の例と同様に備え、コラムアドレスの遷移検出信号AT
D により所定幅のパルス信号YSG を発生するパルス発生
器60と、該パルス発生器60から出力されたパルス信号YS
G 及びコラムアドレスY1、…、Y1+3、…、Yn、Yn+3を受
信し、前記各コラムスイッチ20-1、20-nに夫々選択信号
YS1 、…YSn を出力するパルス入力コラムデコーダ70-
1、…70-nと、を追加して備えて構成される。
【００１１】且つ、前記各パルス入力コラムデコーダ70
-1、…70-nは、全て同様に構成され、該パルス入力コラ
ムデコーダ70-1はコラムアドレスY1、…、Y1+3を否定論
理積演算するNANDゲート71-1と、該NANDゲート71-1の出
力を反転させるインバータ72-1と、該インバーター72-1
の出力及び、前記パルス発生器60から出力されたパルス
信号 YSGを否定論理積演算するNANDゲート73-1と、該NA
NDゲート73-1の出力を反転させ選択信号YS1 を出力する
インバーター74-1と、から構成される。
-1、…70-nは、全て同様に構成され、該パルス入力コラ
ムデコーダ70-1はコラムアドレスY1、…、Y1+3を否定論
理積演算するNANDゲート71-1と、該NANDゲート71-1の出
力を反転させるインバータ72-1と、該インバーター72-1
の出力及び、前記パルス発生器60から出力されたパルス
信号 YSGを否定論理積演算するNANDゲート73-1と、該NA
NDゲート73-1の出力を反転させ選択信号YS1 を出力する
インバーター74-1と、から構成される。
【００１２】以下、このように構成された従来のパルス
信号入力コラムデコーディング方式の回路の動作を図９
及び図１０を用いて説明する。先ず、前記したようにメ
モリセルMCからリードされたデータは該当するビットラ
インB/L1を通ってビットラインセンス増幅器10-1で増幅
されコラムスイッチ20-1に入力される。
信号入力コラムデコーディング方式の回路の動作を図９
及び図１０を用いて説明する。先ず、前記したようにメ
モリセルMCからリードされたデータは該当するビットラ
インB/L1を通ってビットラインセンス増幅器10-1で増幅
されコラムスイッチ20-1に入力される。
【００１３】次いで、図１０（Ａ）に示したコラムアド
レスY1、…、Y1+3がパルス入力コラムデコーダ70-1のNA
NDゲート71-1とインバータ72-1とを通ってNANDゲート73
- 1の一方側に入力され、パルス発生器60は図１０
（Ｂ）に示したようなコラムアドレスY1、…、Y1+3の遷
移検出信号ATD により図１０（Ｃ）に示したパルス信号
YSG をNANDゲート73- 1 の他方側に出力する。このとき
には、前記NANDゲート73-1はインバーター72-1の出力及
び前記パルス信号 YSGを否定論理積演算した後、インバ
ーター74-1を通ってハイレベルの選択信号YS1 をコラム
スイッチ20-1に出力し、トランジスターQ1、Q2をターン
オンさせるため、前記選択信号YS1 のハイレベル区間の
間にメモリセルMCからリードされたデータが、入出力ラ
インI/O ，反転I/O に乗せられる。
レスY1、…、Y1+3がパルス入力コラムデコーダ70-1のNA
NDゲート71-1とインバータ72-1とを通ってNANDゲート73
- 1の一方側に入力され、パルス発生器60は図１０
（Ｂ）に示したようなコラムアドレスY1、…、Y1+3の遷
移検出信号ATD により図１０（Ｃ）に示したパルス信号
YSG をNANDゲート73- 1 の他方側に出力する。このとき
には、前記NANDゲート73-1はインバーター72-1の出力及
び前記パルス信号 YSGを否定論理積演算した後、インバ
ーター74-1を通ってハイレベルの選択信号YS1 をコラム
スイッチ20-1に出力し、トランジスターQ1、Q2をターン
オンさせるため、前記選択信号YS1 のハイレベル区間の
間にメモリセルMCからリードされたデータが、入出力ラ
インI/O ，反転I/O に乗せられる。
【００１４】従って、図１０（Ｄ）に示したように、入
出力ラインI/O ，反転I/O のプリチャージ時間が短縮さ
れ、データのアクセス速度が改善される。このとき他の
パルス入力コラムデコーダ70-2、…、70-nについても以
上に説明した動作と同様に行われる。
出力ラインI/O ，反転I/O のプリチャージ時間が短縮さ
れ、データのアクセス速度が改善される。このとき他の
パルス入力コラムデコーダ70-2、…、70-nについても以
上に説明した動作と同様に行われる。
【００１５】
【発明が解決しようとする課題】しかしながら、この種
のパルス入力コラムデコーディング方式の回路において
は、パルス信号YSG が長い伝送線を通してパルス入力コ
ラムデコーダ70-1、…、70-nの全てを駆動するため、前
記パルス発生器60から近いＡ地点の場合はそれほど問題
にならないが、遠く離れたＢ地点の場合はパルス信号 Y
SGが長い伝送線を通って伝達される間に、伝送線の抵抗
と容量負荷によりパルス信号YSG の上昇時間と(Rising
Time) と下降時間(Falling Time) とが著しく増加す
る。
のパルス入力コラムデコーディング方式の回路において
は、パルス信号YSG が長い伝送線を通してパルス入力コ
ラムデコーダ70-1、…、70-nの全てを駆動するため、前
記パルス発生器60から近いＡ地点の場合はそれほど問題
にならないが、遠く離れたＢ地点の場合はパルス信号 Y
SGが長い伝送線を通って伝達される間に、伝送線の抵抗
と容量負荷によりパルス信号YSG の上昇時間と(Rising
Time) と下降時間(Falling Time) とが著しく増加す
る。
【００１６】そのため、この種の回路では、Ｂ地点のパ
ルス信号YSG は、パルス幅が短くなるか又はパルスの波
高値を減少させてNANDゲート73-nの出力が反転される可
能性があったり、結局入出力ラインI/O ，反転I/O の駆
動時間を短縮させ、データをリードする充分な信号が得
られなくなるという問題が生じる。本発明の目的は、コ
ラムを選択するためのパルス信号を各コラムデコーダ自
身が夫々発生し、選択されたコラムのみにパルス信号を
印加させ、パルス信号の負荷及び伝達時間を減らしてリ
ード動作の高速化を図る半導体メモリ素子のコラムデコ
ーディング回路を提供することにある。
ルス信号YSG は、パルス幅が短くなるか又はパルスの波
高値を減少させてNANDゲート73-nの出力が反転される可
能性があったり、結局入出力ラインI/O ，反転I/O の駆
動時間を短縮させ、データをリードする充分な信号が得
られなくなるという問題が生じる。本発明の目的は、コ
ラムを選択するためのパルス信号を各コラムデコーダ自
身が夫々発生し、選択されたコラムのみにパルス信号を
印加させ、パルス信号の負荷及び伝達時間を減らしてリ
ード動作の高速化を図る半導体メモリ素子のコラムデコ
ーディング回路を提供することにある。
【００１７】また本発明の目的は、選択されたコラムの
みにパルス信号を入力させコラムの位置に関係なく同じ
パルス幅及びロジックスウィング幅を維持し、短時間に
パルス信号を出力し、コラムデコーディング回路の駆動
時間を短縮して電力消費を削減することにある。
みにパルス信号を入力させコラムの位置に関係なく同じ
パルス幅及びロジックスウィング幅を維持し、短時間に
パルス信号を出力し、コラムデコーディング回路の駆動
時間を短縮して電力消費を削減することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るため、請求項１に係る半導体メモリ素子のデコーディ
ング回路は、複数のコラムと複数のロー間に形成された
メモリセルのデータが、選択されたローアドレスにより
リードされて、前記複数のコラムに接続されたコラムス
イッチに印加され、コラムアドレスにより選択されたコ
ラムスイッチを介して入出力ラインにデータを出力する
ように構成した半導体メモリ素子のデコーディング回路
において、前記選択されたコラムアドレスをデコーディ
ングして選択信号を発生するデコーダ部と、前記デコー
ダ部の出力を遅延かつ反転させる遅延回路と、該遅延回
路の出力と前記デコーダ部の出力とを否定論理和演算し
て所定のパルス幅を有したパルス信号を生成し、該パル
ス信号を選択した前記コラムスイッチに出力するパルス
信号生成回路と、からなるパルス信号発生部と、を、各
コラムスイッチに対応した数分、備えて構成されたこと
を特徴とする。
るため、請求項１に係る半導体メモリ素子のデコーディ
ング回路は、複数のコラムと複数のロー間に形成された
メモリセルのデータが、選択されたローアドレスにより
リードされて、前記複数のコラムに接続されたコラムス
イッチに印加され、コラムアドレスにより選択されたコ
ラムスイッチを介して入出力ラインにデータを出力する
ように構成した半導体メモリ素子のデコーディング回路
において、前記選択されたコラムアドレスをデコーディ
ングして選択信号を発生するデコーダ部と、前記デコー
ダ部の出力を遅延かつ反転させる遅延回路と、該遅延回
路の出力と前記デコーダ部の出力とを否定論理和演算し
て所定のパルス幅を有したパルス信号を生成し、該パル
ス信号を選択した前記コラムスイッチに出力するパルス
信号生成回路と、からなるパルス信号発生部と、を、各
コラムスイッチに対応した数分、備えて構成されたこと
を特徴とする。
【００１９】
【００２０】このように構成することにより、遅延回路
でデコーダ出力を順次遅延させ、またパルス信号生成回
路で前記デコーダ部の出力に基づいて所定のパルス幅の
パルス信号を出力する。また、請求項２に係る半導体メ
モリ素子のデコーディング回路は、前記遅延回路は、少
なくとも１つ以上のインバータを含んで構成される。
でデコーダ出力を順次遅延させ、またパルス信号生成回
路で前記デコーダ部の出力に基づいて所定のパルス幅の
パルス信号を出力する。また、請求項２に係る半導体メ
モリ素子のデコーディング回路は、前記遅延回路は、少
なくとも１つ以上のインバータを含んで構成される。
【００２１】このように構成することにより、少なくと
も１つのインバータの出力により出力信号を遅延する。
さらに請求項３に係る半導体メモリ素子のデコーディン
グ回路は、前記遅延回路は、前記インバータの数を変化
させて構成し、パルス幅とロジックスィング幅とを設定
して構成する。
も１つのインバータの出力により出力信号を遅延する。
さらに請求項３に係る半導体メモリ素子のデコーディン
グ回路は、前記遅延回路は、前記インバータの数を変化
させて構成し、パルス幅とロジックスィング幅とを設定
して構成する。
【００２２】このように構成することにより、インバー
タの数に応じて順次、出力信号を遅延する。
タの数に応じて順次、出力信号を遅延する。
【００２３】
【発明の実施の形態】以下、本発明の実施形態に対し、
図１〜図４を用いて説明する。本発明に係る半導体メモ
リ素子のデコーディング回路は、図１に示したように、
メモリセルMCからリードしたデータを増幅する複数のビ
ットラインセンス増幅器10-1、…、10-nと、それらビッ
トラインセンス増幅器10-1、…、10-nから増幅されたデ
ータを各パルス信号PS1 、…、PSn により入出力ライン
I/O ，反転I/Oに出力する複数のコラムスイッチ20-1、
…20-nと、それら複数のコラムスイッチ20-1、…20-nか
ら出力されたデータを増幅するI/O 増幅器40とを備えて
構成する。 本実施形態は、これに追加して、前記各コ
ラムアドレスY1、…Y1+3、…Yn、…Yn+3中から選択され
るコラムアドレスにしたがい自動的にパルス信号PS1 、
…PSn を発生して各コラムスイッチ20-1、…20-nに出力
するパルス発生用コラムデコーダ80-1、…80-nを備えて
構成される。
図１〜図４を用いて説明する。本発明に係る半導体メモ
リ素子のデコーディング回路は、図１に示したように、
メモリセルMCからリードしたデータを増幅する複数のビ
ットラインセンス増幅器10-1、…、10-nと、それらビッ
トラインセンス増幅器10-1、…、10-nから増幅されたデ
ータを各パルス信号PS1 、…、PSn により入出力ライン
I/O ，反転I/Oに出力する複数のコラムスイッチ20-1、
…20-nと、それら複数のコラムスイッチ20-1、…20-nか
ら出力されたデータを増幅するI/O 増幅器40とを備えて
構成する。 本実施形態は、これに追加して、前記各コ
ラムアドレスY1、…Y1+3、…Yn、…Yn+3中から選択され
るコラムアドレスにしたがい自動的にパルス信号PS1 、
…PSn を発生して各コラムスイッチ20-1、…20-nに出力
するパルス発生用コラムデコーダ80-1、…80-nを備えて
構成される。
【００２４】且つ、それらパルス発生用コラムデコーダ
80-1、…80-nは、全て同様に構成され、該パルス発生用
コラムデコーダ80-1は、図３に示したように、NANDゲー
ト81-1' を備えるデコーダ部81-1と、直列連結され該デ
コーダ部81-1の出力を順次遅延させる遅延回路を構成す
る３個のインバータ82-1’及びそれらのインバータ82-
1'の出力及び前記デコーダ部81-1の出力を否定論理和演
算するパルス信号生成回路であるNORゲート82-1" を備
えたパルス信号発生部としてのパルス発生部82-1とから
構成される。
80-1、…80-nは、全て同様に構成され、該パルス発生用
コラムデコーダ80-1は、図３に示したように、NANDゲー
ト81-1' を備えるデコーダ部81-1と、直列連結され該デ
コーダ部81-1の出力を順次遅延させる遅延回路を構成す
る３個のインバータ82-1’及びそれらのインバータ82-
1'の出力及び前記デコーダ部81-1の出力を否定論理和演
算するパルス信号生成回路であるNORゲート82-1" を備
えたパルス信号発生部としてのパルス発生部82-1とから
構成される。
【００２５】このように構成された本発明に係る半導体
メモリ素子のデコーディング回路の動作を説明すると次
のようである。先ず、ローデコーダ(Row Decorder)
（図示せず）により複数のワードラインW/Li、W/Li+1、
…中、任意のワードラインW/Liが選択されると、該ワー
ドラインW/Li上のメモリセルMCからデータがリードさ
れ、該当のビットラインB/L1に乗せられ、該ビットライ
ンB/L1に乗せられたデータはビットラインセンス増幅器
10-1により所定レベルに増幅される。
メモリ素子のデコーディング回路の動作を説明すると次
のようである。先ず、ローデコーダ(Row Decorder)
（図示せず）により複数のワードラインW/Li、W/Li+1、
…中、任意のワードラインW/Liが選択されると、該ワー
ドラインW/Li上のメモリセルMCからデータがリードさ
れ、該当のビットラインB/L1に乗せられ、該ビットライ
ンB/L1に乗せられたデータはビットラインセンス増幅器
10-1により所定レベルに増幅される。
【００２６】このとき、コラムアドレスY1、…Y1+3中、
図２（Ａ）に示した任意のコラムアドレスが選択されパ
ルス発生用コラムデコーダ80-1に入力されると、パルス
発生用コラムデコーダ80-1は図２（Ｂ）に示したように
自動的に所定のパルス幅を有するパルス信号PS1 を発生
してコラムスイッチ20-1に出力する。従って、図２
（Ｃ）に示したようにビットラインセンス増幅器10-1か
ら増幅されたデータがコラムスイッチ20-1を通って入出
力ラインI/O 、反転I/O に乗せられる。
図２（Ａ）に示した任意のコラムアドレスが選択されパ
ルス発生用コラムデコーダ80-1に入力されると、パルス
発生用コラムデコーダ80-1は図２（Ｂ）に示したように
自動的に所定のパルス幅を有するパルス信号PS1 を発生
してコラムスイッチ20-1に出力する。従って、図２
（Ｃ）に示したようにビットラインセンス増幅器10-1か
ら増幅されたデータがコラムスイッチ20-1を通って入出
力ラインI/O 、反転I/O に乗せられる。
【００２７】次いで、図３のデコーダ部81-1のNANDゲー
ト81-1' に入力されるコラムアドレスY1、…Y1+3中で、
図４（Ｂ）に示したようなコラムアドレスY1が選択され
たと仮定すると、該NANDゲート81-1' の出力によりノー
ドＡは図４（Ｃ）に示した信号になり、該ノードＡの信
号はパルス発生部82-1の直列に連結された３個のインバ
ータ82- 1'を通って反転し、ノードＢは図４（Ｄ）に示
したようになり、図４（Ｃ）のノードＡにおける信号よ
り時間ｔだけ遅延する信号が得られる。
ト81-1' に入力されるコラムアドレスY1、…Y1+3中で、
図４（Ｂ）に示したようなコラムアドレスY1が選択され
たと仮定すると、該NANDゲート81-1' の出力によりノー
ドＡは図４（Ｃ）に示した信号になり、該ノードＡの信
号はパルス発生部82-1の直列に連結された３個のインバ
ータ82- 1'を通って反転し、ノードＢは図４（Ｄ）に示
したようになり、図４（Ｃ）のノードＡにおける信号よ
り時間ｔだけ遅延する信号が得られる。
【００２８】次いで、前記N0Rゲート82-1" はノードＡ
及びノードＢの信号を否定論理和演算して出力し、パル
ス発生部82-1は図４（Ｅ）に示したような所定のパルス
幅を有したハイレベルのパルス信号PS1 を出力する。次
いで、前記ハイレベルのパルス信号PS1 によりコラムス
イッチ20-1のトランジスタQ1、Q2のみがターンオンさ
れ、ビットラインセンス増幅器10-1から増幅されたデー
タが入出力ラインI/O , 反転I/O に乗せられ、I/ O増幅
器40を通って増幅されてデータのリード動作が行われ
る。
及びノードＢの信号を否定論理和演算して出力し、パル
ス発生部82-1は図４（Ｅ）に示したような所定のパルス
幅を有したハイレベルのパルス信号PS1 を出力する。次
いで、前記ハイレベルのパルス信号PS1 によりコラムス
イッチ20-1のトランジスタQ1、Q2のみがターンオンさ
れ、ビットラインセンス増幅器10-1から増幅されたデー
タが入出力ラインI/O , 反転I/O に乗せられ、I/ O増幅
器40を通って増幅されてデータのリード動作が行われ
る。
【００２９】又、他のコラムアドレスが選択された場合
には、前記各パルス発生用コラムデコーダ80-2、…、80
-1の動作が上記パルス発生用コラムデコーダ80-1と同様
に行われる。以上に説明した実施形態では、コラムを選
択するためのパルス信号を各コラムデコーダが夫々発生
し、選択されたコラムのみにパルス信号を印加させ、パ
ルス信号の負荷及び伝達時間を減らしてリード動作の高
速化を図る。また選択されたコラムのみにパルス信号を
入力させコラムの位置に関係なく同じパルス幅及びロジ
ックスウィング幅を維持し、短時間にパルス信号を出力
し、コラムデコーディング回路の駆動時間を短縮し、そ
の結果として電力消費を削減する。
には、前記各パルス発生用コラムデコーダ80-2、…、80
-1の動作が上記パルス発生用コラムデコーダ80-1と同様
に行われる。以上に説明した実施形態では、コラムを選
択するためのパルス信号を各コラムデコーダが夫々発生
し、選択されたコラムのみにパルス信号を印加させ、パ
ルス信号の負荷及び伝達時間を減らしてリード動作の高
速化を図る。また選択されたコラムのみにパルス信号を
入力させコラムの位置に関係なく同じパルス幅及びロジ
ックスウィング幅を維持し、短時間にパルス信号を出力
し、コラムデコーディング回路の駆動時間を短縮し、そ
の結果として電力消費を削減する。
【００３０】なお、上記実施の形態では、遅延回路とし
てインバータを用い、インバータを３つ直列接続したも
のを例示したが、インバータの数は本実施形態に限定さ
れるものではなく、また遅延回路としてインバータを用
いたものに限定されず、遅延回路としてその他のフリッ
プフリップ回路などを用いることも可能である。
てインバータを用い、インバータを３つ直列接続したも
のを例示したが、インバータの数は本実施形態に限定さ
れるものではなく、また遅延回路としてインバータを用
いたものに限定されず、遅延回路としてその他のフリッ
プフリップ回路などを用いることも可能である。
【００３１】
【発明の効果】以上に説明したように請求項１に係る半
導体メモリ素子のコラムデコーディング回路において
は、コラムを選択するとき使用するパルス信号を各コラ
ムデコーダが夫々発生した後、選択されたコラムのみに
パルス信号を印加するようになっているため、コラムの
選択に必要なパルス幅を最小限に減らし、パルス信号の
負荷及び伝達時間を減らしてリード動作の高速化を図り
得るという効果が得られ、また長い伝送線を通してパル
ス信号を伝送せずに、デコーダがパルス信号を発生して
選択されたコラムのみに入力し、コラム位置に関係なく
同じパルス幅及びロジックスウィング幅が維持できるよ
うになるため、短時間にパルス信号を出力し、コラムデ
コーディング回路の駆動時間を短縮し、その結果とし
て、電力消費を削減することができるという効果が得ら
れる。
導体メモリ素子のコラムデコーディング回路において
は、コラムを選択するとき使用するパルス信号を各コラ
ムデコーダが夫々発生した後、選択されたコラムのみに
パルス信号を印加するようになっているため、コラムの
選択に必要なパルス幅を最小限に減らし、パルス信号の
負荷及び伝達時間を減らしてリード動作の高速化を図り
得るという効果が得られ、また長い伝送線を通してパル
ス信号を伝送せずに、デコーダがパルス信号を発生して
選択されたコラムのみに入力し、コラム位置に関係なく
同じパルス幅及びロジックスウィング幅が維持できるよ
うになるため、短時間にパルス信号を出力し、コラムデ
コーディング回路の駆動時間を短縮し、その結果とし
て、電力消費を削減することができるという効果が得ら
れる。
【００３２】請求項２、３に係る半導体メモリ素子のコ
ラムデコーディング回路においては、遅延回路としてイ
ンバータを用いて出力信号を簡易に遅延することがで
き、回路の構成を簡単にして回路コストを削減すること
ができるという効果が得られる。
ラムデコーディング回路においては、遅延回路としてイ
ンバータを用いて出力信号を簡易に遅延することがで
き、回路の構成を簡単にして回路コストを削減すること
ができるという効果が得られる。
【図１】 本発明に係る半導体メモリ素子のデコーディ
ング回路の構成を説明する回路図である。
ング回路の構成を説明する回路図である。
【図２】 本実施形態に係るコラムデコーディング回路
の各部タイミング図である。
の各部タイミング図である。
【図３】 本実施形態に係るパルス発生用コラムデコー
ダの詳細回路図である。
ダの詳細回路図である。
【図４】 本実施形態に係るパルス発生用コラムデコー
ダの各部タイミング図である。
ダの各部タイミング図である。
【図５】 従来の静的コラムデコーディング方式の回路
例を示す回路図である。
例を示す回路図である。
【図６】 図５に示した回路各部のタイミング図であ
る。
る。
【図７】 従来の静的コラムデコーディング方式の他の
回路例を示した回路図である。
回路例を示した回路図である。
【図８】 図７に示した回路各部のタイミング図であ
る。
る。
【図９】 従来の静的コラムデコーディング方式の他の
回路例を示した回路図である。
回路例を示した回路図である。
【図１０】 図９に示した回路各部のタイミング図であ
る。
る。
10-1、10-n ビットラインセンス増幅器 20-1、20-n コラムスイッチ 40 I/O 増幅器 80-1、80-n パルス発生用コラムデコーダ 81-1 デコーダ部 81-1' NANND ゲート 82-1" NANDゲート 82-1 パルス発生部 82-1' インバータ
フロントページの続き (72)発明者 サン−ホ リー 大韓民国、チューンチェオンブク−ド、 チェオンジュ、フンダク−グ、ヒャンジ ェオン−ドン、１ (56)参考文献 特開 平７−29368（ＪＰ，Ａ) 特開 平５−205472（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (3)
- 【請求項１】 複数のコラムと複数のロー間に形成され
たメモリセルのデータが、選択されたローアドレスによ
りリードされて、前記複数のコラムに接続されたコラム
スイッチに印加され、コラムアドレスにより選択された
コラムスイッチを介して入出力ラインにデータを出力す
るように構成した半導体メモリ素子のデコーディング回
路において、 前記選択されたコラムアドレスをデコーディングして選
択信号を発生するデコーダ部と、 前記デコーダ部の出力を遅延かつ反転させる遅延回路
と、該遅延回路の出力と前記デコーダ部の出力とを否定
論理和演算して所定のパルス幅を有したパルス信号を生
成し、該パルス信号を選択した前記コラムスイッチに出
力するパルス信号生成回路と、からなるパルス信号発生
部と、 を、各コラムスイッチに対応した数分、 備えて構成され
たことを特徴とする半導体メモリ素子のデコーディング
回路。 - 【請求項２】 前記遅延回路は、少なくとも１つ以上の
インバータを含んで構成されたことを特徴とする請求項
１記載の半導体メモリ素子のデコーディング回路。 - 【請求項３】 前記遅延回路は、前記インバータの数を
変化させて構成し、パルス幅とロジックスィング幅とを
設定することを特徴とする請求項２に記載の半導体メモ
リ素子のデコーディング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR26623/1996 | 1996-07-01 | ||
| KR1019960026623A KR100218307B1 (ko) | 1996-07-01 | 1996-07-01 | 반도체 메모리소자의 칼럼디코딩회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069778A JPH1069778A (ja) | 1998-03-10 |
| JP3030618B2 true JP3030618B2 (ja) | 2000-04-10 |
Family
ID=19465266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9175558A Expired - Fee Related JP3030618B2 (ja) | 1996-07-01 | 1997-07-01 | 半導体メモリ素子のデコーディング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5777945A (ja) |
| JP (1) | JP3030618B2 (ja) |
| KR (1) | KR100218307B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100278923B1 (ko) * | 1997-12-31 | 2001-02-01 | 김영환 | 초고속 순차 컬럼 디코더 |
| US6014331A (en) * | 1998-08-27 | 2000-01-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Circuit for programming a programmable memory cell |
| KR100318263B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 패킷명령어 구동형 메모리소자 |
| TW556190B (en) * | 2002-04-08 | 2003-10-01 | Nanya Technology Corp | Semiconductor memory device |
| KR100656432B1 (ko) * | 2005-11-09 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 컬럼 선택신호 제어장치 및 방법 |
| JP4116053B2 (ja) | 2006-09-20 | 2008-07-09 | 北陽電機株式会社 | 測距装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR880008330A (ko) * | 1986-12-30 | 1988-08-30 | 강진구 | 스테이틱 램의 프리차아지 시스템 |
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
| JP2876830B2 (ja) * | 1991-06-27 | 1999-03-31 | 日本電気株式会社 | 半導体記憶装置 |
| DE69317927T2 (de) * | 1992-02-28 | 1998-11-19 | Sony Corp | Halbleiterspeicheranordnung mit einer Adressübergangsabfühlschaltung |
| JPH0785675A (ja) * | 1993-09-17 | 1995-03-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5526322A (en) * | 1994-09-23 | 1996-06-11 | Xilinx, Inc. | Low-power memory device with accelerated sense amplifiers |
-
1996
- 1996-07-01 KR KR1019960026623A patent/KR100218307B1/ko not_active IP Right Cessation
-
1997
- 1997-07-01 JP JP9175558A patent/JP3030618B2/ja not_active Expired - Fee Related
- 1997-07-01 US US08/886,445 patent/US5777945A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR980012946A (ko) | 1998-04-30 |
| US5777945A (en) | 1998-07-07 |
| JPH1069778A (ja) | 1998-03-10 |
| KR100218307B1 (ko) | 1999-09-01 |
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