KR930001220A - 반도체 메모리 장치 - Google Patents

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KR930001220A
KR930001220A KR1019920010965A KR920010965A KR930001220A KR 930001220 A KR930001220 A KR 930001220A KR 1019920010965 A KR1019920010965 A KR 1019920010965A KR 920010965 A KR920010965 A KR 920010965A KR 930001220 A KR930001220 A KR 930001220A
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니뽄 덴끼 가부시끼가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 배열을 도시한 블럭 배선도,
제9도는 본 발명의 제2실시예에 따른 반도체메모리 장치의 배열을 도시한 블럭 배선도.

Claims (9)

  1. 행렬 형태로 배치된 복수개의 메모리 셀, 데이타 라인쌍, 특정 칼럼에 각각 대응하는 복수개의 비트 라인쌍, 상기 비트 라인쌍 각각에 대하여 비트 라인 한쪽끝이 대응 비트 라인쌍에 접속되어 있고 다른쪽 끝은 상기 데이타 라인쌍에 접속되어 상기 대응 비트 라인쌍의 라인 사이의 전위치에 따라 상기 데이타 라이쌍의 라인 사이의 전위차를 변화시키기 위해 제공되어 있는 복수개의 칼럼 스위치 회로, 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차아지 회로 및 어드레스 천이 검출 회로, 상기 비트 라인쌍중 하나에 접속되어 있는 각 메모리 셀을 포함하는 반도체 메모리 장치에 있어서, 상기 칼럼 스위치 회로가 칼럼 어드레스 디코더 신호 및 상기 어드레스 천이 검출 회로의 출력 펄스 신호에 따라 선택적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 행렬 형태로 배치된 복수개의 메모리, 데이타 라인쌍, 특징 칼럼에 각각 대응하는 복수개의 비트 라인쌍, 상기 비트 라인쌍 각각에 대하여 비트 라인의 한쪽끝이 대응 비트 라인쌍에 접속되어 있고 다른쪽 끝은 상기 데이타 라인쌍에 접속되어 선택 신호가 입력될때 상기 대응 비트 라인쌍의 라인 사이의 전위차에 따라 상기 데이타 라인쌍의 라인사이의 전위치를 변화시키기 위해 제공되어 있는 복수개의 칼럼 스위치 회로, 상기 데이타 라인쌍을 전기적으로 충전시키기 위한 복수개의 프리차아지 회로, 제어 펄스 신호를 순차적으로 발생하기 위하여 어드레스 변화를 검출하기 위한 어드레스 천이 검출 회로, 및 상기 칼럼 스위치 회로 각각을 선택적으로 제어하기 위하여 상기 선택 신호를 발생하기 위한 칼럼 어드레스 디코더 회로, 상기 비트 라인쌍 중의 하나에 접속되어 있는 각 메모리 셀을 포함하는 반되체 메모리 장치에 있어서, 상기 칼럼 어드레스 디코더 회로가 상기 칼럼 어드레스 비트의 디코딩 신호 및 상기 제어 펄스 신호중 소정의 하나에 기초하여 상기 선택 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 칼럼 스위치 회로가 상기 비트 라인쌍을 입력으로 상기 데이타 라인쌍을 출력으로 사용하는 차동 증폭기를 포함하고 있는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 칼럼 스위치 회로가 상기 비트 라인쌍의 각 라인에 의해 게이트-제어될 수 있도록 상기 데이타 라인쌍 및 공통 노드(node)사이에 제공된 제1및 제2트랜지스터와 상기 선택 신호에 의해 게이트- 제어 되도록 상기 공통 노드 및 방전 포인트 사이에 제공되어 있는 제3트랜지스터를 포함하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1, 제2및 제3트랜지스터의 어떤것도 N-채널 MOS전계효과 트랜지스터인 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 소정의 제어 펄스 신호가 상기 프리차아지 회로의 동작을 인터럽트하기 위하여 펄스신호 이전에 상기 어드레스 천이 검출 회로에 서 출력되는 반도체 메모리 장치.
  7. 행렬 형태로 배치된 복수개의 메모리 셀, 데이타 라인쌍, 특정 칼럼에 각각 대응하는 복수개의 비트 라인쌍, 상기 비트 라인쌍에 대하여 비트 라인쌍의 한쪽 끝은 대응 비트 라인쌍에 접속되어 있고 다른쪽 끝은 상기 데이타 라인쌍에 접속되어 선택 신호가 입력될때 상기 대응 비트 라인쌍의 라인 사이의 전위차에 따라 상기 데이타 라인쌍의 라인사이의 전위차를 변화시키기 위해 제공되는 복수개의 칼럼 스위치 회로, 상기 데이타 라인쌍을 충전하기 위한 복수개의 프리차아지 회로, 제어 펄스 신호를 순차적으로 발생하기 위하여 어드레스 변화를 검출하기 위한 어두레스 천이 검출 회로, 상기 칼럼 스위치 회로의 각각을 선택적으로 제어하기 위하여 상기 칼럼 어드레스 비트의 디코딩 신호에 기초하여 상기 선택신호를 발생하기 위한 칼럼 어드레스 디코더 회로, 상기 비트 라인쌍중의 하나에 접속되어 있는 각각의 메모리 셀을 포함하는 반도체 메모리 장치에 있어서 상기 칼럼 스위치 회로는 상기 트랜지스터가 상기 비트라인쌍의 각 라인에 의해 게이트-제어되도록 상기 데이타 라인쌍의 각 라인과 공통 노드 사이에 제공되어 있는 제1및 제2트랜지스터와 상기 공통 노드와 방전 포인트상에 직렬로 접속된 제3및 제4트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치,
  8. 제7항에 있어서, 상기 제1, 제2, 제3및 제4트랜지스터의 어떤것도 N-채널 MOS 전계효과 트랜지스터인 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 소정의 제어펄스 신호가 상기 프리차아지 회로의 동작을 인터럽트하기 위하여 출력된 상기 펄스 신호와, 실질적으로 동기하여 상기 어드레스 천이 검출 회로에서 출력되는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920010965A 1991-06-27 1992-06-24 반도체 메모리 장치 KR960000890B1 (ko)

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