KR890010906A - 스태틱 ram의 출력회로 - Google Patents

스태틱 ram의 출력회로 Download PDF

Info

Publication number
KR890010906A
KR890010906A KR1019880016108A KR880016108A KR890010906A KR 890010906 A KR890010906 A KR 890010906A KR 1019880016108 A KR1019880016108 A KR 1019880016108A KR 880016108 A KR880016108 A KR 880016108A KR 890010906 A KR890010906 A KR 890010906A
Authority
KR
South Korea
Prior art keywords
potential
output
data
address signal
level
Prior art date
Application number
KR1019880016108A
Other languages
English (en)
Inventor
히로아끼 오꾸야마
Original Assignee
가나자와 후미오
마쯔시다덴시고오교오 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가나자와 후미오, 마쯔시다덴시고오교오 가부시기가이샤 filed Critical 가나자와 후미오
Publication of KR890010906A publication Critical patent/KR890010906A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

스태틱 RAM의 출력회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예에 있어서의 스태틱 RAM의 출력회로의 블록도.
제2도는 제1도의 요부의 타이밍차아트.
제3도는 본 발명의 구체적인 실시예에 있어서의 스태틱 RAM의 출력회로의 블록도.

Claims (4)

  1. 복수의 메모리셀을 포함하는 메모리셀블록과, 어드레스신호에 의해서 선택된 상기 복수의 메모리셀의 어느 하나의 데이터에 따라서 변화된 내부 데이터를 수신하는 출력제어수단과, 소스가 2개의 공급전위에 접속된 P채널 및 N채널 MOS FET로 구성되며 상기 출력제어 수단의 출력신호가 온/오프제어를 위하여 P채널 및 N채널 MOS FET의 게이트에 인가되고 상기 P채널 및 N채널 MOS FET의 드레인 접속점의 출력전위를 상기 선택된 메모리 셀내의 데이터에 대응하는 전위레벨로 변화시키는 데이터 출력수단과, 상기 어드레스 신호의 천이 몇 상기 데이터 출력수단의 상기 출력전위에 따라 상기 어드레스신호의 천이후 상기 내부데이터의 변화이전에 상기 데이터 출력수단의 상기 출력전위와 상기 각 공급 전위상이의 중간전위에 상기 데이터 출력수단의 상기 출력전위를 설정하는 중간 전위성절 수단을 갖추고, 상기 출력제어수단은 상기 어드레스 신호의 천이 및 내부데이터의 변화후 상기 데이터출력수단의 상기 출력전위를 상기 중간전위로부터 상기 선택된 메모리셀내의 데이터에 대응하는 전위로 변화시키는 것을 특징으로 하는 스태틱 RAM의 출력회로.
  2. 제1항에 있어서, 상기 출력제어수단의 입력쪽에는, 상기 어드레스신호의 천이를 검출하고 특정주기동안 L레벨 또는 H레벨로 변화시키는 내부데이터 변환수단이 배설되어 있고, 상기 내부데이터 변환수단의 출력은 상기 중간 전위설정수단에 공급하는 것을 특징로 하는 스태틱 RAM의 출력회로.
  3. 제1항에 있어서, 상기 중간전위설정회로 내에는 상기 어드레스신호의 천이검출에 의해서 발생된 전기신호가 직접 인가되는 것을 특징으로 하는 스태틱 RAM의 출력회로.
  4. 제1항에 있어서, 상기 중간전위설정회로를 상기 데이터 출력수단에 MOS FET 1개의 게이트와 저전위의 제1공급전위사이에 접속된 제1절환수단과, 상기 데이터 출력수단의 MOS FET의 다른 하나의 게이트와 고전위의 제2공급전위사이에 접속된 제2절관수단으로 구성되며, 상기 데이터출력수단의 출력전위가 H레벨에 있을 동한 상기 어드레스 신호가 천이할 경우, 상기 제2절환수단은 상기 데이터의 출력수단에 MOS FET 중 어느하나를 활성화시키기 위하여 동작상태가 되고, 상기 데이터 출력수단의 출력전위는 H레벨과 상기 제1공급전위사이의 중간전위에 설정되며, 상기 데이터 출력수단의 출력전파가 L레벨에 있을 동안 상기 어드레스 신호가 천이할 경우에는 상기 제1절환수단을 상기 데이터 출력교수단의 MOS FET중 다른 하나를 활성화시키기 위하여 동작상태가 되고, 상기 데이터 출력수단의 출력전위는 L레벨과 상기 제2공급전위사이의 중간전위에 설정되어 있는 것을 특징으로 하는 스택틱 RAM의 출력회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880016108A 1987-12-03 1988-12-03 스태틱 ram의 출력회로 KR890010906A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62-306345 1987-12-03
JP62306345A JPH0817037B2 (ja) 1987-12-03 1987-12-03 スタティックｒａｍの出力回路

Publications (1)

Publication Number Publication Date
KR890010906A true KR890010906A (ko) 1989-08-11

Family

ID=17955977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880016108A KR890010906A (ko) 1987-12-03 1988-12-03 스태틱 ram의 출력회로

Country Status (5)

Country Link
US (1) US4893276A (ko)
EP (1) EP0319223B1 (ko)
JP (1) JPH0817037B2 (ko)
KR (1) KR890010906A (ko)
DE (1) DE3852091D1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005602B1 (ko) * 1989-06-15 1991-07-31 삼성전자 주식회사 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법
US4991140A (en) * 1990-01-04 1991-02-05 Motorola, Inc. Integrated circuit memory with improved di/dt control
JPH03219495A (ja) * 1990-01-24 1991-09-26 Sony Corp 出力回路
JPH03268298A (ja) * 1990-03-16 1991-11-28 Fujitsu Ltd 半導体集積回路装置
EP0457347B1 (en) * 1990-05-18 1997-01-22 Nec Corporation Semiconductor memory device
KR940008718B1 (ko) * 1991-10-25 1994-09-26 삼성전자 주식회사 직류 전류를 제거한 데이타 출력버퍼
EP0547889B1 (en) * 1991-12-17 1999-04-14 STMicroelectronics, Inc. A tristatable driver for internal data bus lines
DE69231920T2 (de) * 1991-12-17 2002-04-11 Stmicroelectronics, Inc. Ausgangspufferschaltung mit Vorladung
FR2694121B1 (fr) * 1992-07-24 1995-09-22 Sgs Thomson Microelectronics Memoire en circuit integre avec prechaarge prealable en sortie.
US5500817A (en) * 1993-01-21 1996-03-19 Micron Technology, Inc. True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions
CN1099761C (zh) * 1995-07-07 2003-01-22 精工爱普生株式会社 输出电路和应用了输出电路的电子机器
WO1997030450A1 (de) * 1996-02-13 1997-08-21 Siemens Aktiengesellschaft Integrierter speicher mit deaktivierbarem datenausgang
WO1997030451A1 (de) * 1996-02-13 1997-08-21 Siemens Aktiengesellschaft Integrierter speicher mit deaktivierbarem datenausgang
US5704282A (en) * 1996-09-17 1998-01-06 Escher-Grad Technologies Inc. Method of generating proofs of print signatures
US5868069A (en) * 1996-09-17 1999-02-09 Escher-Grad Technologies Inc. Method of generating proofs of print signatures
US5999469A (en) * 1998-03-04 1999-12-07 Lsi Logic Corporation Sense time reduction using midlevel precharge
US7733134B1 (en) * 2006-03-31 2010-06-08 Ciena Corporation High speed low noise switch
US8753026B2 (en) 2007-06-29 2014-06-17 R.R. Donnelley & Sons Company Use of a sense mark to control a printing system
US10370214B2 (en) 2017-05-31 2019-08-06 Cryovac, Llc Position control system and method

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272834A (en) * 1978-10-06 1981-06-09 Hitachi, Ltd. Data line potential setting circuit and MIS memory circuit using the same
JPS56127990A (en) * 1980-03-07 1981-10-07 Chiyou Lsi Gijutsu Kenkyu Kumiai Level control circuit
JPS58169383A (ja) * 1982-03-30 1983-10-05 Fujitsu Ltd 半導体記憶装置
JPS59181829A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 半導体素子の出力バツフア回路
JP2548700B2 (ja) * 1986-01-08 1996-10-30 三菱電機株式会社 半導体集積回路
JPS62165785A (ja) * 1986-01-17 1987-07-22 Mitsubishi Electric Corp 半導体記憶装置
US4724340A (en) * 1986-11-21 1988-02-09 Motorola, Inc. Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states

Also Published As

Publication number Publication date
EP0319223B1 (en) 1994-11-09
JPH01149290A (ja) 1989-06-12
US4893276A (en) 1990-01-09
DE3852091D1 (de) 1994-12-15
EP0319223A2 (en) 1989-06-07
EP0319223A3 (en) 1990-12-27
JPH0817037B2 (ja) 1996-02-21

Similar Documents

Publication Publication Date Title
KR890010906A (ko) 스태틱 ram의 출력회로
KR870011616A (ko) 센스 앰프
KR930003555A (ko) 프로그램 가능한 출력 구동회로
KR900002328A (ko) 감지회로
KR920020507A (ko) 반도체 집적 회로 장치
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR890002967A (ko) 반도체 집적회로
KR930001220A (ko) 반도체 메모리 장치
KR860000659A (ko) M0s 스태틱형 ram
KR880010423A (ko) 반도체 기억장치
KR920000076A (ko) 스테이틱형 ram
US4219743A (en) Buffer circuit
KR880001109A (ko) 집적논리회로
KR910001746A (ko) 메모리 소자내의 센스 앰프 드라이버
KR900002558A (ko) 출력회로
KR970051131A (ko) 반도체 메모리의 센스 앰프 출력 제어 회로
KR900002457A (ko) 출력버퍼회로
KR890008837A (ko) 바이폴라 콤프리멘타리 금속산화막 반도체를 사용하는 논리회로와 그 논리회로를 갖는 반도체 메모리장치
KR950022107A (ko) 출력 트랜지스터에 연결된 게이트 전류 제어 트랜지스터의 게이트 전압제어 회로를 갖는 출력 버퍼 회로
KR920020497A (ko) 센스 앰프 회로를 갖는 반도체 ic장치
KR900002323A (ko) 메모리 셀의 센스앰프 구동회로
KR860009418A (ko) 반도체 메모리 장치의 디코오더 회로
KR890013769A (ko) 중간전위생성회로
KR970016535A (ko) 어드레스 디코더
KR960027331A (ko) 버퍼회로 및 바이어스회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL