WO1997030450A1 - Integrierter speicher mit deaktivierbarem datenausgang - Google Patents

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WO1997030450A1
WO1997030450A1 PCT/DE1997/000248 DE9700248W WO9730450A1 WO 1997030450 A1 WO1997030450 A1 WO 1997030450A1 DE 9700248 W DE9700248 W DE 9700248W WO 9730450 A1 WO9730450 A1 WO 9730450A1
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WO
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control signal
casn
data output
column address
dout
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PCT/DE1997/000248
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Inventor
Thomas Kristoffersson
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Siemens Aktiengesellschaft
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G11C7/1024—Extended data output [EDO] mode, i.e. keeping output buffer enabled during an extended period of time
    • G—PHYSICS
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    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address

Definitions

  • the invention relates to an integrated memory with a deactivatable data output.
  • Integrated memories organized in a matrix have word lines (lines) and bit lines (columns) with memory cells arranged at their crossing points. It is known to control dynamic, matrix-shaped integrated memories (DRAMs) by means of a row address control signal (Row Address Strobe, RASN) which can be supplied externally to the memory and an externally supplyable column address control signal (Column Address Strobe, CASN) a “N” after an abbreviation or a reference sign denotes a signal that is active at its low level).
  • RASN Row Address Strobe
  • CASN column address control signal
  • negative edges of RASN and CASN are used to determine times at which word or bit addresses that can be applied to the memory are switched or accepted, whereupon the words addressed by the addresses adopted are activated - or bit lines is initiated.
  • the content of the memory cell addressed in each case can then be evaluated, for example as a differential signal, and transmitted to a data output via a differential amplifier.
  • a read cycle in a DRAM provides for the addressing of only one memory cell. Then only a negative edge of both RASN and CASN occurs during a read cycle. After reading out a memory cell, the output is deactivated each time by switching it to a high-resistance state. As is known, this happens through the positive edges of CASN.
  • the data output is generally deactivated during a read cycle each time the bit address changes.
  • “Fast Page Mode” a word address is first determined for reading out memory cells by a falling edge of RASN. A bit address is then defined by several successive falling edges of CASN, whereby a memory cell is selected in each case.
  • a further reduction in the access times in the case of DRAMs of conventional architecture is achieved by operating in the so-called "Extended Data Out (EDO) Mode" or "Hyper Page Mode".
  • EEO Extended Data Out
  • Hiper Page Mode "Hyper Page Mode”
  • a buffer a data latch
  • the data latch is usually switched to transparent during the low level of CASN, i.e. Data at its input are immediately transferred to the data latch.
  • the data latch is non-transparent during the high level of CASN, i.e. Data changes at its input are irrelevant and the data value last read is held by it.
  • EDO mode control is similar to that in fast page mode, although the data output is no longer deactivated by the positive edges of CASN during a read cycle, so that data is constantly present at the data output during a read cycle. There is therefore no deactivation of the data output.
  • the output driver is usually implemented as a tri-state driver (which can generate one of two logical values or a high-resistance state at the data output), it can be used in EDO mode during the successive readout of two different data (for example, logic one to logical) Zero) come briefly to the fact that the two supply potentials of the output driver are connected to one another via them. The reason for this is that the data output in EDO mode is no longer temporarily switched off (as in fast page mode) with the positive edge of CASN. The consequence of this is a leakage current as well as a - possibly very strong - impairment of the stability of the supply potentials.
  • the data latch is transparent during the active phase of CASN (active low)
  • a possible change in the data to be read out (from logical zero to logical input or vice versa) caused by a change in the bit address is also carried out during this period
  • the data latch is forwarded to the data output. This means that even after the falling edge of CASN during its low level, the problems described (loss of current, instability of the supply potentials) can occur.
  • the integrated memory according to claim 1 enables improved operation of an integrated memory in EDO mode while - at least partially - avoiding the disadvantages mentioned.
  • the invention provides that the data output can be deactivated by the same edge of the column address control signal, depending on which a bit address present in the memory can be adopted. In this way, for example, it is sufficient for a tri-state driver to drive the data output during a read cycle to be switched to a high-resistance state whenever a new bit address is adopted. As a result, it is ensured that the data output is in any case high-impedance before driving another logical state and is then reactivated in a clear manner.
  • a further development of the invention provides for the data outputs to be deactivated in addition as a function of an address change detection signal for detecting a change in the bit address, provided that the column address control signal has a specific state, namely a first level. If the column address control signal has a second level, however, there is no deactivation. This avoids any leakage current between the supply potentials of the tristate driver, since here too the driver first becomes high-resistance before a change from driving a logical state to driving another logical state.
  • the data output is deactivated each time the bit address changes, regardless of the column address control signal and in particular regardless of its level (see above).
  • the deactivation of the tristate driver should only take place for a short time, but it should be long enough that the driver may subsequently have to be switched over to drive one other logical level has already been completed. At least one of the control signals of the tristate driver is therefore always deactivated. This has the advantage that due to the necessary, only brief deactivation, there is almost no impairment of the minimum access time compared to the previously known EDO mode, but at the same time the supply potential is not impaired by the function of the tristate driver and also No leakage current occurs, even if different logical levels are successively read out within a read cycle.
  • FIG. 1 shows an exemplary embodiment of the invention
  • FIG. 2 shows a time diagram for signal profiles, as can occur in the prior art
  • FIG. 3 shows a time diagram for signal curves in the embodiment according to FIG. 1
  • FIG. 4 shows an embodiment of a circuit for generating signals shown in FIG. 1
  • FIG. 5 shows a time diagram for the signals drawn in FIG. 4.
  • FIG. 1 shows a memory according to the invention in the form of a dynamic memory (DRAM), in which only the elements essential for understanding the invention are shown. Not shown are, for example, evaluators or sense amplifiers for the data to be read and other components which are known to be necessary for the operation of a memory and whose structure is known to the person skilled in the art.
  • DRAM dynamic memory
  • Word addresses WADR and bit addresses BADR can be applied to the memory (on separate or multiplexed connections). They are used to address word lines WL or bit lines BL of a memory matrix M in which memory cells MC are arranged.
  • the word WADR and bit addresses BADR can be read into a word address buffer WADRB or into a bit address buffer BADRB, to which a row address control signal RASN or a column address control signal CASN can be applied.
  • the latter serve to fix the point in time at which control of the respectively addressed word WL or bit lines BL is initiated. This point in time is referred to here as "takeover".
  • the release is generally carried out by the falling edges of the row address control signal RASN or the column address control signal CASN and this is also to be assumed for the exemplary embodiment under consideration.
  • the word WADR and bit addresses BADR can be decoded by corresponding decoders WDEC, BDEC.
  • the contents of addressed memory cells SC are evaluated by means of a difference signal between the addressed bit line BL and an inverted bit line BLN, which have inverse logical levels when reading the corresponding memory cell SC and which have corresponding data lines DL, DLN can be connected.
  • the data lines DL, DLN are connected to the inputs of a data latch L, which is connected on the output side to a differential amplifier DAMP via further data lines DL ', DLN'.
  • the differential amplifier DAMP activates one of two control signals OUTH, OUTL to control a tri-state driver T, which drives a data output DOUT of the memory.
  • the generation of such control signals for the control of a tristate driver by a differential amplifier or in another way is known to the person skilled in the art.
  • the data latch L serves to hold data to be read out and is controlled by means of a latch signal DPN, the generation of which is explained below with reference to FIG. 4.
  • the Latch signal DPN switches the data latch L transparent in the activated state (low level), ie its content then corresponds to the data on its input on the data lines DL, DLN. If the latch signal DPN is inactive (high level), the data latch L is switched non-transparently, ie the data value previously present at its input is held by it, but changes to the data at its input have no effect on the content of the data latch L.
  • two transistors T1, T2 are provided in this exemplary embodiment, which serve to connect the further data lines DL ', DLN' to a supply potential VCC of the memory, depending on a deactivation signal CRN.
  • the generation of the deactivation signal CRN is also described below with reference to FIG. 4. If both transistors T1, T2 are switched through by a low level of the deactivation signal CRN, a value of 0 results for the difference signal UDL '
  • an address change detection signal ATD can also be generated via an activation circuit AKT. This is always briefly at a high level or is activated when the bit address BADR is changed. The generation of such a signal and its use for the control of a dynamic memory are known to the person skilled in the art.
  • the address change detection signal ATD is used here, however, in a new way, both for generating the latch signal DPN and for the de Activation signal CRN, which is also described with reference to FIG. 4.
  • the arrangement of the elements shown in Figure 1 is only an example.
  • the differential amplifier DAMP can also be connected before the data latch L and / or the transistors T1, T2 can be connected directly to the inputs of the tristate driver T or to the inputs of the data latch L.
  • the invention is not limited to memories in which the memory cell contents are evaluated using difference signals. It is only important that the data output DOUT can be deactivated.
  • FIG. 2 shows the curves for some of the signals shown in FIG. 1 in the event that the data output DOUT is not deactivated in the manner according to the invention.
  • a signal curve is then obtained as in the execution of the EDO mode in DRAMs according to the prior art.
  • the beginning of a reading cycle in the EDO module is shown. This is initiated by a falling edge of the row address control signal RASN. With the now following falling edges of the column address control signal CASN, one memory cell SC is then read out, it being assumed that first a logic zero and then a logic input is read out. This results in the shown course of the difference signal UDL '.
  • the differential amplifier DAMP in FIG. 1 now activates the two control signals OUTL, OUTH for the tristate driver T as a function of the difference signal UDL ', so that the signal curve shown results at the data output DOUT.
  • the differential amplifier DAMP deactivates one control signal OUTL and activates the other control signal OUTH.
  • FIG. 3 shows that the differential signal UDL 'is briefly brought to 0 volts by switching the transistors T1, T2 on each falling edge of the column address control signal CASN, so that the differential amplifier DAMP initially deactivates both control signals OUTL, OUTH. Only after both control signals OUTL, OUTH are safely deactivated can one of these two signals be reactivated in order to transmit the date to be read out to the data output DOUT.
  • the deactivation of the respectively activated control signals OUTL, OUTH can be carried out quickly, so that the resulting deactivation of the data output DOUT is correspondingly short-lived and almost the same minimum access times can be realized as without the deactivation according to the invention, with simultaneous achievement the advantages according to the invention.
  • FIG. 4 shows, by way of example, a circuit for generating the deactivation signal CRN and the latch signal DPN from the column address control signal CASN and the address change detection signal ATD via nand gates N and inverter I, which are also implemented here as nand gates.
  • the corresponding signal profiles are shown in FIG. 5.
  • the data output DOUT is deactivated both as a function of the column address control signal CASN and of the address change detection signal ATD, as will now be explained with reference to FIG. 5.
  • FIG. 5 shows the mode of operation of the circuit from FIG. 4.
  • the course of the latch signal DPN largely corresponds to notably that of the column address control signal CASN. If a change in the bit address BADR occurs, the address change detection signal ATD is temporarily activated by the activation circuit AKT (FIG. 1), so that it has a pulse. If the column address control signal CASN is then simultaneously at a high second level, the latch signal DPN and the deactivation signal CRN remain unaffected. If the column address control signal CASN is at its low first level, the latch signal DPN is deactivated (high level) and the deactivation signal CRN is activated (low level).
  • the deactivation signal CRN is not only activated by the address change detection signal ATD with a (low) first level of the column address control signal CASN.
  • each falling edge of the column address control signal CASN activates it, so that the signal curve shown results at the data output DOUT.
  • the exemplary embodiment shown in FIG. 4 is particularly favorable, since the deactivation of the data output DOUT by the deactivation signal CRN on a falling edge of the column address control signal CASN also takes place when the address change detection signal ATD is activated, provided the (low) first level of the column address signal pre-control signal ⁇ lies. Since the data latch L is transparent at the low level of the latch signal DPN, as described with reference to FIG. 1, data changes occurring on the data lines DL, DLN during the same period as a result of a change in the bit addresses BADR manifest themselves in the same way on the other lines ren data lines DL ', DLN'.

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

Dynamischer Speicher, bei dem Bitadressen BADR durch eine fallende Flanke eines Spaltenadreßsteuersignals CASN freigebbar sind. Sein durch einen Tristate-Treiber T getriebener Datenausgang DOUT wird in Abhängigkeit der fallenden Flanke hochohmig geschaltet, so daß ein Kurzschluß der Versorgungspotentiale VCC, Masse des Treibers T bei aufeinander folgendem Auslesen zweier voneinander abweichender Daten im Extended-Data-Out-Mode vermieden wird.

Description

Beschreibung
Integrierter Speicher mit deaktivierbarem Datenausgang
Die Erfindung betrifft einen integrierten Speicher mit deak¬ tivierbarem Datenausgang.
Matrixförmig organisierte integrierte Speicher weisen Wort¬ leitungen (Zeilen) und Bitleitungen (Spalten) mit in ihren Kreuzungspunkten angeordneten Speicherzellen auf. Es ist be¬ kannt, dynamische, matrixförmig organisierte integrierte Speicher (DRAMs) mittels eineε extern dem Speicher zuführba¬ ren Zeilenadreßsteuersignalε (Row Address Strobe, RASN) und eines extern zuführbaren Spaltenadreßsteuersignals (Column Address Strobe, CASN) zu steuern (im folgenden wird mit einem nachgestellten "N" hinter einer Abkürzung bzw. einem Bezugs- zeichen ein Signal bezeichnet, welches bei seinem niedrigen Pegel aktiv ist) . Dabei dienen in der Regel negative Flanken von RASN und CASN zur Festlegung von Zeitpunkten, zu denen Wort- bzw. Bitadressen, die an den Speicher anlegbar εind, gültig geschaltet bzw. übernommen werden, woraufhin eine An¬ steuerung der durch die übernommenen Adressen adressierten Wort- bzw. Bitleitungen eingeleitet wird. Der Inhalt der je¬ weils adressierten Speicherzelle kann dann, beispielsweise alε Differenzsignal, ausgewertet und über einen Differenzver¬ stärker an einen Datenausgang übertragen werden.
Im einfachsten Fall ("Standard Mode") sieht ein Lesezyklus bei einem DRAM jeweils die Adressierung lediglich einer Spei- cherzelle vor. Während eines Leεezyklus tritt dann nur eine negative Flanke sowohl von RASN als auch von CASN auf . Nach dem Auslesen einer Speicherzelle wird der Ausgang jedesmal deaktiviert, indem er in einen hochohmigen Zustand geschaltet wird. Dies geεchieht bekanntlich durch die positiven Flanken von CASN. Außerdem erfolgt beim Standard Mode während eines Lesezyklus im allgemeinen eine Deaktivierung des Datcnaus- gangε bei jedem Wechsel der Bitadresse. Im sogenannten "Fast Page Mode" wird zum Auslesen von Spei¬ cherzellen wiederum zunächst durch eine fallende Flanke von RASN eine Wortadreεse festgelegt. Anschließend wird durch mehrere aufeinander folgende fallende Flanken von CASN je¬ weils eine Bitadresse festgelegt, wodurch jeweils eine Spei¬ cherzelle ausgewählt wird. Beim Fast Page Mode lassen sich durch diese Beibehaltung der Wortadresse während des Ausle¬ sens mehrerer Speicherzellen die Zugriffszeiten wesentlich reduzieren. Jedoch ist die minimale Zugriffszeit durch die auch beim Fast Page Mode erfolgende Deaktivierung des Daten¬ ausgangs nach dem Auslesen jeder Speicherzelle in Abhängig¬ keit von der steigenden Flanke von CASN begrenzt.
Eine weitere Reduzierung der Zugriffszeiten bei DRAMs her¬ kömmlicher Architektur wird durch Betrieb im sogenannten "Extended Data Out (EDO) Mode" oder auch "Hyper Page Mode" erreicht. Um diesen zu ermöglichen, sind nur geringfügige Än¬ derungen des Speicherdesigns notwendig. So muß vor allem ein Zwischenspeicher (ein Datenlatch) vorgesehen werden,, welcher die jeweils auszugebenden aktuellen Daten speichert. Das Da¬ tenlatch wird dabei für gewöhnlich während des niedrigen Pe¬ gels von CASN transparent geschaltet, d.h. Daten an seinem Eingang werden augenblicklich ins Datenlatch übernommen. Da- gegen ist das Datenlatch während des hohen Pegels von CASN intransparent, d.h. Datenwechsel an seinem Eingang sind uner¬ heblich und der zuletzt eingelesene Datenwert wird von ihm gehalten.
Beim EDO-Mode erfolgt eine Steuerung ähnlich wie beim Fast Page Mode, wobei allerdings der Datenausgang während eines Lesezyklus nicht mehr durch die positiven Flanken von CASN deaktiviert wird, so daß während eines Lesezykluε ständig Da¬ ten am Datenausgang anliegen. Es erfolgt also keine Deakti- vierung des Datenausgangs. Da der Ausgangstreiber üblicherweise als Tristate-Treiber (der einen von zwei logischen Werten oder einen hochohmigen Zustand am Datenausgang erzeugen kann) realisiert ist, kann es beim EDO-Mode während deε aufeinander folgenden Auslesens von zwei unterschiedlichen Daten (z.B. logisch Eins nach lo¬ gisch Null) kurzzeitig dazu kommen, daß die beiden Versor¬ gungspotentiale des Ausgangstreiberε über dieεen miteinander verbunden εind. Grund hierfür iεt, daß der Datenausgang beim EDO-Mode nicht mehr zwischenzeitlich (wie beim Fast Page Mode) mit der poεitiven Flanke von CASN abgeεchaltet wird. Die Folge deεsen ist ein Verluststrom sowie eine - u.U. εehr εtarke - Beeinträchtigung der Stabilität der Versorgungεpo- tentiale.
Außerdem erfolgt beim EDO-Mode keine Deaktivierung in Abhän¬ gigkeit eineε Wechsels der Bitadresεe, wodurch ebenfallε die geεchilderten Probleme auftreten können.
Da ferner, wie oben geschildert, daε Datenlatch während der aktiven Phase von CASN (active low) transparent ist, wird auch während dieses Zeitraums eine durch einen Wechsel der Bitadresse bedingte mögliche Änderung der auszuleεenden Daten (von logiεch Null auf logiεch Einε oder umgekehrt) durch daε Datenlatch an den Datenauεgang weitergegeben.Das heißt, daß auch nach der fallenden Flanke von CASN während dessen nied¬ rigem Pegel die geschilderten Probleme (Verlustεtrom, Insta¬ bilität der Versorgungspotentiale) auftreten können.
Der integrierte Speicher gemäß Anspruch 1 ermöglicht einen verbesserten Betrieb eines integrierten Speichers im EDO-Mode unter - zumindest teilweiser - Vermeidung der genannten Nach¬ teile.
Die Erfindung sieht vor, daß der Datenausgang durch dieselbe Flanke des Spaltenadreßsteuersignalε deaktivierbar iεt, in deren Abhängigkeit eine am Speicher anliegende Bitadreεse übernehmbar ist. Auf diese Weise wird beispielεweiεe er- reicht, daß ein Triεtate-Treiber zum Treiben deε Datenaus- gangε während eineε Lesezykluε immer dann in einen hochohmi¬ gen Zustand schaltbar ist, wenn eine neue Bitadresse übernom¬ men wird. Als Folge dessen ist gewährleistet, daß der Daten- ausgang vor dem Treiben eineε anderen logischen Zustandeε auf jeden Fall hochohmig iεt und erεt dann wieder in eindeutiger Weise aktiviert wird.
Beim Stand der Technik erfolgt bei Betrieb eineε dynamischen Speichers im EDO-Mode, wie oben beschrieben, während eines Lesezykluε überhaupt keine Deaktivierung deε Datenauεgangε. Beim Standard-Mode erfolgt eine Deaktivierung deε Datenauε¬ gangε mit einer anderen Flanke deε Spaltenadreßsteuersignalε als die Übernahme einer neuen Bitadresεe.
Eine Weiterbildung der Erfindung εieht vor, eine Deaktivie¬ rung deε Datenauεgangeε zuεätzlich in Abhängigkeit eineε Adreßwechseldetektierεignalε zur Detektierung eines Wechεelε der Bitadresεe vorzunehmen, εofern daε Spaltenadreßsteuerεi- gnal einen bestimmten Zustand, nämlich einen ersten Pegel, aufweist. Hat daε Spaltenadreßεteuerεignal jedoch einen zwei¬ ten Pegel, erfolgt keine Deaktivierung. Hierdurch wird jegli¬ cher Verluststrom zwischen den Versorgungspotentialen des Tristate-Treiberε vermieden, da auch hier der Treiber zu- nächεt hochohmig wird, bevor ein Wechεel vom Treiben eineε logiεchen Zustandes auf das Treiben eineε anderen logischen Zustandes erfolgt.
Beim Stand der Technik erfolgt beim Betrieb eines DRAMs im Standard Mode während eines Lesezykluε eine Deaktivierung deε Datenauεgangε bei jedem Wechεel der Bitadreεεe, unabhängig vom Spaltenadreßεteuersignal und inεbeεonder unabhängig von deεεen Pegel (siehe oben) .
Die Deaktivierung des Triεtate-Treiberε sollte nur kurzzeitig erfolgen, jedoch lang genug sein, daß anschließend ein even¬ tuell notwendigeε Umεchalten deε Treiberε zum Treiben eines anderen logiεchen Pegels bereits abgeschloεsen iεt. Es ist alεo immer mindestens eines der Steuersignale des Tristate- Treibers deaktiviert. Dies hat den Vorteil, daß aufgrund der notwendigen, nur kurzzeitigen Deaktivierung nahezu keine Be- einträchtigung der minimalen Zugriffszeit gegenüber dem biε- her bekannten EDO-Mode erfolgt, jedoch gleichzeitig die Ver¬ sorgungspotentiale durch die Funktion des Tristate-Treibers nicht beeinträchtigt werden und auch kein Verluststrom auf¬ tritt, auch wenn innerhalb eines Lesezykluε nacheinander un- terschiedliche logiεche Pegel auεgeleεen werden.
Die Erfindung wird im folgenden anhand der Figuren näher er¬ läutert. Es zeigen:
Figur 1 ein Ausführungsbeispiel der Erfindung, Figur 2 ein Zeitdiagramm für Signalverläufe, wie sie beim Stand der Technik auftreten können,
Figur 3 ein Zeitdiagramm für Signalverläufe beim Ausführungs¬ beispiel nach Figur 1, Figur 4 ein Ausführungsbeispiel einer Schaltung zur Erzeugung von in Figur 1 eingezeichneten Signalen,
Figur 5 ein Zeitdiagramm zu in Figur 4 eingezeichneten Signa¬ len.
Figur 1 zeigt einen erfindungsgemäßen Speicher in der Form eines dynamischen Speichers (DRAM) , bei dem nur die für das Verständnis der Erfindung wesentlichen Elemente dargestellt sind. Nicht dargestellt sind beispielsweiεe Bewerter bzw. Sense-Amplifier für die auεzuleεenden Daten und andere Be¬ standteile, die bekanntermaßen für den Betrieb eines Spei- cherε notwendig εind und deren Aufbau dem Fachmann bekannt ist.
An den Speicher sind (an separaten oder an gemultiplexten An- schlüsεen) Wortadressen WADR und Bitadressen BADR anlegbar. Sie dienen zur Adressierung von Wortleitungen WL bzw. Bitlei¬ tungen BL einer Speichermatrix M, in der Speicherzellen MC angeordnet sind. Hierfür sind die Wort- WADR und Bitadresεen BADR in ein Wortadreßbuffer WADRB bzw. in ein Bitadreßbuffer BADRB einlesbar, an die ein Zeilenadreßsteuersignal RASN bzw. ein Spaltenadreßεteuerεignal CASN anlegbar εind. Letztere dienen zur Feεtlegung deε Zeitpunktε, in dem eine Ansteuerung der jeweilε adressierten der Wort- WL bzw. Bitleitungen BL eingeleitet wird. Dieser Zeitpunkt wird hier alε "Übernahme" bezeichnet. Die Freigabe erfolgt bei herkömmlichen dynami- εchen Speichern im allgemeinen durch die fallenden Flanken deε Zeilenadreßεteuerεignalε RASN bzw. deε Spaltenadreßsteu- erεignalε CASN und auch für daε betrachtete Ausführungsbei- spiel soll hiervon ausgegangen werden.
Die Wort- WADR und Bitadresεen BADR εind durch entεprechende Decoder WDEC, BDEC decodierbar. Bei diesem Ausführungεbei- spiel der Erfindung erfolgt eine Auswertung der Inhalte von adresεierten Speicherzellen SC mittels eines Differenzsignals zwischen der adresεierten Bitleitung BL und einer dazu inver¬ sen Bitleitung BLN, die beim Auslesen der entsprechenden Speicherzelle SC zueinander inverse logische Pegel aufweisen und die mit entsprechenden Datenleitungen DL, DLN verbindbar εind.
Die Datenleitungen DL, DLN sind mit den Eingängen eines Da- tenlatcheε L verbunden, welches ausgangsseitig über weitere Datenleitungen DL',DLN' mit einem Differenzverstärker DAMP verbunden ist. Der Differenzverstärker DAMP aktiviert in Ab¬ hängigkeit eines Differenzsignalε UDL' zwiεchen den weiteren Datenleitungen DL', DLN' eineε von zwei Steuerεignalen OUTH, OUTL zur Anεteuerung eines Triεtate-Treibers T, der einen Da- tenauεgang DOUT des Speichers treibt. Die Erzeugung derarti¬ ger Steuersignale für die Ansteuerung eines Tristate-Treiberε durch einen Differenzverεtärker oder auch auf andere Weise iεt dem Fachmann bekannt .
Daε Datenlatch L dient zum Halten von auszulesenden Daten und wird mittelε eines Latchsignalε DPN geεteuert, dessen Erzeu¬ gung weiter unten anhand Figur 4 noch erläutert wird. Das Latchsignal DPN schaltet im aktivierten Zustand (niedriger Pegel) das Datenlatch L transparent, d.h. sein Inhalt ent¬ spricht dann den an seinem Eingang anliegenden Daten auf den Datenleitungen DL, DLN. Ist das Latchεignal DPN inaktiv (hoher Pegel) , εo wird daε Datenlatch L intranεparent ge¬ schaltet, d.h. der zuvor an εeinem Eingang anliegende Daten¬ wert wird von ihm gehalten, Änderungen der Daten an εeinem Eingang haben jedoch keine Auswirkungen auf den Inhalt des Datenlatcheε L.
Um nun die erfindungεgemäße Deaktivierung deε Datenausgangeε DOUT zu bewerkεtelligen, εind bei dieεem Auεführungεbeispiel zwei Transiεtoren Tl, T2 vorgesehen, welche dazu dienen, in Abhängigkeit eines Deaktivierungssignalε CRN die weiteren Da- tenleitungen DL', DLN' mit einem Versorgungspotential VCC deε Speicherε zu verbinden. Die Erzeugung deε Deaktivierungε- εignalε CRN wird ebenfallε weiter unten anhand der Figur 4 beεchrieben. Werden beide Tranεiεtoren Tl, T2 durch einen niedrigen Pegel deε Deaktivierungεεignalε CRN durchgeεchal- tet, ergibt εich für daε Differenzεignal UDL' ein Wert von 0
Volt. Dieε hat zur Folge, daß der Differenzverstärker DAMP beide Steuersignale OUTL, OUTH deaktiviert, d.h. auf einen niedrigen Pegel schaltet. Eε ist dann keiner der Transistoren des Triεtate-Treiberε T durchgeεchaltet, εo daß dieεer hochohmig ist.
Mittelε eineε Oder-Gatters OR, dessen Eingänge mit den Aus¬ gängen des Bitadreßbuffers BADRB verbunden sind, ist ferner über eine Aktivierungsεchaltung AKT ein Adreßwechεeldetek- tierεignal ATD erzeugbar. Dieses weist immer dann kurzzeitig einen hohen Pegel auf bzw. wird dann aktiviert, wenn ein Wechsel der Bitadreεεe BADR erfolgt. Die Erzeugung eineε sol¬ chen Signalε und εein Einεatz für die Steuerung eineε dynami- εchen Speicherε sind dem Fachmann bekannt. Das Adreßwechsel- detektierεignal ATD dient hier allerdingε auf eine neue Weiεe εowohl zur Erzeugung deε Latchεignalε DPN als auch des Deak- tivierungsεignalε CRN, waε ebenfalls anhand Figur 4 noch be¬ schrieben wird.
Die Anordnung der in Figur 1 dargestellten Elemente ist nur beispielhaft. So kann der Differenzverεtärker DAMP auch vor dem Datenlatch L und/oder es können die Transistoren Tl, T2 direkt mit den Eingängen des Tristate-Treibers T oder mit den Eingängen deε Datenlatcheε L verbunden εein. Außerdem ist die Erfindung nicht auf Speicher beschränkt, bei denen eine Auε- wertung der Speicherzelleninhalte über Differenzsignale er¬ folgt. Wichtig iεt nur, daß eine Deaktivierung deε Datenaus- gangε DOUT erfolgen kann.
Figur 2 zeigt die Verläufe zu einigen der in Figur 1 darge- εtellten Signale für den Fall, daß eine Deaktivierung deε Da¬ tenauεgangε DOUT nicht in der erfindungsgemäßen Weise er¬ folgt. Man erhält dann einen Signalverlauf wie bei Ausführung des EDO-Modes bei DRAMs nach dem Stand der Technik. Darge¬ stellt ist der Beginn eines Lesezykluε im EDO-Moduε. Einge- leitet wird dieser durch eine fallende Flanke des Zeilen- adreßsteuerεignals RASN. Mit den nun folgenden fallenden Flanken des Spaltenadreßsteuersignalε CASN erfolgt dann daε Auslesen je einer Speicherzelle SC, wobei angenommen werden soll, daß zunächst eine logische Null und dann eine logische Einε auεgeleεen wird. Es ergibt sich daher der gezeigte Ver¬ lauf deε Differenzεignalε UDL'.
Der Differenzverstärker DAMP in Figur 1 aktiviert nun in Ab¬ hängigkeit des Differenzsignals UDL' die beiden Steuersignale OUTL, OUTH für den Tristäte-Treiber T, εo daß sich am Daten¬ ausgang DOUT der dargestellte Signalverlauf ergibt. Nach der zweiten fallenden Flanke deε Spaltenadreßsteuerεignalε CASN erfolgt - bedingt durch einen angenommenen Wechεel der Bitadreεse BADR, der sich in einem Puls des Adreßwechselde- tektiersignalε ATD äußert und beim gezeigten Beiεpiel nach der ersten steigenden Flanke deε Spaltenadreßεteuersignalε CASN auftritt, - ein Wechsel von einer auszuleεenden Null zu einer auszuleεenden Einε. Der Differenzverεtärker DAMP deak¬ tiviert daraufhin daε eine Steuerεignal OUTL und aktiviert daε andere Steuerεignal OUTH. Hierbei kann eε (wie in Figur 2 dargeεtellt) dazu kommen, daß beide Tranεiεtoren deε Tri- εtate-Treibers T in Figur 1 gleichzeitig wenigstens teilweise geöffnet sind, so daß es zu dem in der Beschreibungεeinlei- tung genannten Problemen eines Verluεtεtromε zwiεchen den Verεorgungεpotentialen VCC, Masse deε Treiberε T und einer Störung ihrer Stabilität kommt. In Figur 2 bleibt eine Akti- vierung deε Adreßwechseldetektiersignalε ATD durch einen an¬ genommenen Wechεel der Bitadreεεe BADR bezüglich der Ansteue¬ rung des Treiberε T unbeachtlich.
In Figur 3 εind nun die Verläufe für dieselben Signale wie in Figur 2 dargestellt, allerdings für den Fall, daß die erfin¬ dungsgemaße Deaktivierung des Datenauεgangε DOUT nun erfolgt. Über daε noch zu beεchreibende Deaktivierungεsignal CRN wird nach jeder fallenden Flanke deε Spaltenadreßεteuerεignalε CASN zunächεt daε biεher aktivierte der beiden Steuerεignale OUTL, OUTH deaktiviert, bevor eineε von ihnen wieder akti¬ viert wird. Auf diese Weiεe wird der Verluststrom zwischen den Versorgungεpotentialen VCC, Maεεe deε Tristate-Treiberε T vermieden und beide Verεorgungεpotentiale bleiben εtabil.
Der Figur 3 iεt zu entnehmen, daß das Differenzsignal UDL' durch das Durchschalten der Transiεtoren Tl, T2 bei jeder fallenden Flanke des Spaltenadreßsteuersignals CASN kurzzei¬ tig auf 0 Volt gebracht wird, so daß der Differenzverstärker DAMP beide Steuersignale OUTL, OUTH zunächst deaktiviert. Erst nachdem beide Steuerεignale OUTL, OUTH εicher deakti¬ viert εind, darf eine erneute Aktivierung eineε dieser beiden Signale erfolgen, um das auszuleεende Datum an den Datenauε- gang DOUT zu übertragen.
Tritt nun ein Wechsel der Bitadresεe BADR auf und bewirkt eine Aktivierung deε Adreßwechεeldetektierεignals ATD, so hat dies erfindungsgemäß nur dann einen Einfluß auf den Datenaus- gang DOUT, wenn gleichzeitig das Spaltenadreßεteuersignal CASN einen ersten, in diesem Fall niedrigen, Pegel hat. In diesem Fall erfolgt dann eine Deaktivierung des Datenauεgangs DOUT, wie in Figur 3 dargeεtellt. Hat das Spaltenadreßsteuer- signal CASN jedoch einen zweiten, in diesem Fall hohen, Pe¬ gel, unterbleibt trotz einer Aktivierung des Adreßwechselde- tektiersignals ATD eine Deaktivierung des Datenausgangε DOUT.
Beim dargeεtellten Signalverlauf wird angenommen, daß nach der zweiten fallenden Flanke des Spaltenadreßsteuerεignals CASN zwar ein Adreßwechsel stattfindet und somit eine andere Speicherzelle SC ausgelesen wird, beide Speicherzellen SC aber den gleichen Datenwert (logisch Eins) beinhalten, so daß nach Beendigung der Deaktivierung des Treibers T wieder eine logische Eins am Ausgang DOUT anliegt .
Die Deaktivierung des jeweils aktivierten der Steuersignale OUTL, OUTH ist schnell durchführbar, so daß die resultierende Deaktivierung des Datenausganges DOUT entsprechend nur von kurzer Dauer ist und sich nahezu dieselben minimalen Zu¬ griffszeiten realisieren lassen, wie ohne die erfindungsge¬ mäße Deaktivierung, bei gleichzeitiger Erreichung der erfin¬ dungsgemäßen Vorteile.
Figur 4 zeigt beispielhaft eine Schaltung zur Erzeugung des Deaktivierungsεignalε CRN und deε Latchsignals DPN auε dem Spaltenadreßsteuersignal CASN und dem Adreßwechεeldetektier- εignalε ATD über Nand-Gatter N und Inverter I, die hier eben- fallε alε Nand-Gatter auεgeführt sind. Die entεprechenden Si- gnalverläufe sind in Figur 5 dargestellt. Bei diesem Ausfüh¬ rungsbeispiel erfolgt eine Deaktivierung des Datenausganges DOUT sowohl in Abhängigkeit des Spaltenadreßεteuersignals CASN alε auch des Adreßwechseldetektierεignalε ATD, wie nun anhand der Figur 5 erläutert wird.
Figur 5 iεt die Funktionεweise der Schaltung aus Figur 4 zu entnehmen. Der Verlauf des Latchsignals DPN entspricht im we- sentlichen demjenigen des Spaltenadreßsteuersignalε CASN. Tritt ein Wechsel der Bitadresse BADR auf, wird jedoch das Adreßwechseldetektierεignal ATD durch die Aktivierungεεchal- tung AKT vorübergehend aktiviert (Figur 1), εo daß eε einen Pulε aufweiεt. Ist dann gleichzeitig das Spaltenadreßεteuer- εignal CASN auf εeinem hohen zweiten Pegel, bleiben daε Latchsignal DPN und das Deaktivierungssignal CRN unbeein¬ flußt. Ist daε Spaltenadreßεteuerεignal CASN aber auf seinem niedrigen ersten Pegel, wird das Latchsignal DPN deaktiviert (hoher Pegel) und das Deaktivierungsεignal CRN aktiviert (niedriger Pegel) .
Daε Deaktivierungεεignal CRN wird aber nicht nur durch daε Adreßwechεeldetektierεignal ATD bei gleichzeitigem (niedrigen) ersten Pegel des Spaltenadreßsteuerεignalε CASN aktiviert. Zuεätzlich wird eε durch jede fallende Flanke deε Spaltenadreßεteuerεignalε CASN aktiviert, εo daß sich am Da- tenauεgang DOUT der dargeεtellte Signalverlauf ergibt.
Daε in Figur 4 gezeigte Ausfuhrungsbeispiel ist besonders günstig, da sowohl eine Deaktivierung deε Datenausgangeε DOUT durch daε Deaktivierungεsignal CRN bei einer fallenden Flanke des Spaltenadreßsteuersignalε CASN erfolgt alε auch bei Akti¬ vierung deε Adreßwechεeldetektierεignal ATD, sofern der (niedrige) erste Pegel des Spaltenadreßsteuersignalε ATD vor¬ liegt. Da beim niedrigen Pegel des Latchsignalε DPN, wie an¬ hand Figur 1 geεchildert, daε Datenlatch L tranεparent ist, äußern sich während dieses Zeitraums aufgrund eines Wechsels der Bitadressen BADR erfolgende Datenwechsel auf den Daten- leitungen DL, DLN in ebensolchen Datenwechseln auf den weite¬ ren Datenleitungen DL', DLN'. Daher kann es ohne die erfin¬ dungsgemäße Deaktivierung des Datenausganges DOUT bei Akti¬ vierung des Adreßwechseldetektierεignalε ATD beim aufeinander folgenden Auεleεen unterεchiedlicher Daten am Datenauεgang DOUT auch noch nach der fallenden Flanke deε Spaltenadreß- εteuersignals CASN zu einem unerwünεchten Querεtrom zwiεchen den Verεorgungεpotentialen VCC, Maεεe deε Triεtate-Treiberε T kommen. Beim geεchilderten Ausführungsbeiεpiel werden derar¬ tige Querεtröme vollständig unterbunden.
Selbεtverständlich sind auch Schaltungen möglich, bei denen das Adreßwechseldetektierεignal ATD nicht für die Erzeugung des Deaktivierungsεignalε CRN und des Latchεignalε DPN heran¬ gezogen wird. In Figur 4 kann dann beispielεweiεe statt des oberen Nand-Gatterε N ebenfallε ein Inverter eingesetzt wer¬ den. Es erfolgt in diesem Fall eine Deaktivierung des Daten- ausganges DOUT nur bei Auftreten der fallenden Flanken deε Spaltenadreßsteuersignals CASN. Diese fallenden Flanken be¬ wirken angenommenermaßen, wie erläutert, die Freigabe der Bitadresεen BADR, εo daß eine neue Speicherzelle SC angeεteu- ert wird.
Andererεeits iεt eε auch möglich, die Deaktivierung des Da¬ tenausganges DOUT nur in Abhängigkeit des Adreßwechseldetek- tierεignals ATD und nicht durch die fallende Flanke deε Spal¬ tenadreßsteuersignals CASN durchzuführen. Bei der in Figur 4 dargestellten Schaltung ist dies erreichbar, indem das Deak- tivierungssignal CRN durch einen zusätzlichen Inverter an¬ stelle des dargestellten NAND-Gatterε auε dem Latchsignal DPN erzeugt wird.

Claims

Patentansprüche
1. Integrierter Speicher, der eine Wortleitungen (WL) und Bitleitungen (BL) aufweisende Speichermatrix (M) aufweist, mit folgenden Merkmalen:
- An ihn ist ein Zeilenadreßsteuersignal (RASN) zur Übernahme einer anlegbaren Wortadresse (WADR) anlegbar,
- an ihn ist ein Spaltenadreßsteuerεignal (CASN) anlegbar, welcheε eine Flanke aufweiεt, in deren Abhängigkeit eine an- legbare Bitadresεe (BADR) übernehmbar ist,
- der Inhalt einer durch die übernommene Wort- (WADR) und Bitadresse (BADR) adresεierten Speicherzelle (SC) iεt an ei¬ nen Datenauεgang (DOUT) übertragbar,
- bei Auftreten der Flanke deε Spaltenadreßεteuerεignalε (CASN) erfolgt eine Deaktivierung deε Datenauεgangs (DOUT) .
2. Speicher nach Anspruch 1, bei dem die Flanke des Spaltenadreßsteuersignalε (CASN) eine fallende Flanke iεt.
3. Speicher nach einem der vorεtehenden Anεprüche,
- bei dem durch daε Zeilenadreßεteuerεignal (RASN) eine Wortadreεεe (WADR) übernehmbar iεt, woraufhin mehrere Bitadreεsen (BADR) durch mehrere gleichartige Flanken des Spaltenadreßεteuersignalε (CASN) nacheinander übernehmbar sind,
- bei dem bei Auftreten jeder der Flanken eine Deaktivierung deε Datenausgangs (DOUT) erfolgt.
4. Speicher nach einem der vorεtehenden Anεprüche,
- bei dem ein Adreßwechseldetektiersignal (ATD) bei einem Wechεel der Bitadreεεe (BADR) aktivierbar iεt,
- bei dem in Abhängigkeit deε Spaltenadreßεteuerεignalε (CASN) bei Aktivierung deε Adreßwechεeldetektierεignalε (ATD) eine Deaktivierung des Datenausgangε (DOUT) erfolgt.
5. Speicher nach Anεpruch 4,
- bei dem daε Spaltenadreßεteuersignal (CASN) einen ersten und einen zweiten logischen Pegel aufweist,
- bei dem die Deaktivierung des Datenausgangε (DOUT) durch Aktivierung des Adreßwechseldetektierεignals (ATD) lediglich bei gleichzeitigem Vorhandensein des ersten logischen Pegels deε Spaltenadreßsteuersignalε (CASN) erfolgt.
6. Speicher nach Anεpruch 5, bei dem der erste logiεche Pegel ein niedriger Pegel deε Spaltenadreßsteuersignalε (CASN) ist.
7. Speicher nach einem der vorstehenden Anεprüche mit folgen¬ den Merkmalen: - Der Datenausgang (DOUT) ist mit dem Ausgang eines durch zwei Steuersignale (OUTH, OUTL) angesteuerten Tristate-Trei- bers (T) verbunden,
- zur Deaktivierung des Datenausgangε (DOUT) εind die beiden Steuerεignale (OUTH, OUTL) deaktivierbar, wodurch der Tri- εtate-Treiber (T) in einen hochohmigen Zuεtand εchaltbar iεt.
8. Speicher nach Anεpruch 7, bei dem die Zeitdauer der Deaktivierung der Steuersignale (OUTH, OUTL) so bemessen ist, daß zu jedem Zeitpunkt wenig- stenε eines der beiden Steuersignale (OUTH, OUTL) deaktiviert iεt.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0319223A2 (de) * 1987-12-03 1989-06-07 Matsushita Electronics Corporation Ausgabeschaltungssystem eines statischen RAM-Speichers
US5325330A (en) * 1993-02-11 1994-06-28 Micron Semiconductor, Inc. Memory circuit with foreshortened data output signal
DE4443967A1 (de) * 1993-12-21 1995-06-22 Mitsubishi Electric Corp Halbleiterspeichereinrichtung mit einer erweiterten Datenausgabefunktion

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