DE19547782A1

DE19547782A1 - Halbleiterspeichervorrichtung mit Vorladeschaltung

Info

Publication number: DE19547782A1
Application number: DE19547782A
Authority: DE
Inventors: Kaori Oba
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1994-12-21
Filing date: 1995-12-20
Publication date: 1996-06-27
Also published as: US5625598A; KR0172028B1; JP3068426B2; JPH08180682A; KR960025777A

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere eine Halbleiterspeichervorrichtung mit ei ner Vorladeschaltung.

Zur Erhöhung der Mikroprozessorleistungsfähigkeit ist eine Erhöhung der Zugriffsgeschwindigkeit für Speichervorrich tungen erforderlich. Wenn jedoch die Speicherkapazität er höht wird, wird die Anzahl von Speicherzellen, die mit den Bitleitungspaaren und den Wortleitungen verbunden sind, ebenfalls erhöht, und es wird schwierig, einen Hochge schwindigkeitsbetrieb zu realisieren. Aus diesem Grund wurde eine Speichervorrichtung vorgeschlagen, die nach dem Vorladen von zwei Bitleitungen auf dasselbe Potential eine verbesserte Zugriffszeit aufweist.

Eine derartige Technik ist in der JP-A-59-178684 beschrie ben. Die Fig. 4A und 4B sind ein Blockdiagramm und ein Teilschaltungsbild einer Spalte (erste Spalte eines Halb leiterspeicherzellenfeldes) einer Halbleiterspeichervor richtung mit einem Adressübergangsdetektorsystem (adress transition detector; ATD).

Diese Halbleiterspeichervorrichtung umfaßt eine Anzahl von Speicherzellen MC1-MCn, die in Matrixform in Reihen und Spalten angeordnet sind (nur eine Spalte ist in Fig. 4A dargestellt), eine Anzahl von Wortleitungen WL1-WLn, die die Anzahl von Speicherzellen in einer Spalte in einen Aus wahlzustand bringen, wenn sie auf einem Auswahlpegel sind, eine Anzahl von gegenseitig gepaarten (nur ein Paar ist in Fig. 4A dargestellt) ersten Bitleitungen BL11 und zweiten Bitleitungen BL12, die entsprechend den jeweiligen Spalten der Anzahl von Speicherzellen vorgesehen sind, zum übertra gen von Schreibdaten und Lesedaten für die Speicherzellen in dem Auswahlzustand der entsprechenden Spalten, Lade schaltungen 4, die als Lasten für die Speicherzelle im Aus wahlzustand dienen, zur Zuführung von Lesedaten entspre chend den gespeicherten Daten an die ersten und zweiten Bitleitungspaare und zum Übertragen und Speichern von Da ten, die von den Bitleitungspaaren den Speicherzellen über tragen werden, Vorladeschaltungen 1, die die ersten und zweiten Bitleitungspaare auf ein Versorgungspotential Vdd entsprechend einem Vorladesignal PC* (im Folgenden bezeich net *, daß der niedrige Pegel der aktive Pegel ist) und eine Vorladesignalerzeugungsschaltung 21, die das Vorlade signal PC* durch Erfassung von Änderungen des Adresswertes eines Adressignals AD (mit Einzelbits A1-Am) erzeugt.

Eine Andressänderungsdetektorschaltung 21, die in Fig. 4B dargestellt ist, ist für jedes einzelne Bit A1 bis Am des Adressignals AD in der Vorladesignalerzeugungsschaltung 21 dieser Speichervorrichtung vorgesehen, und das Vorladesi gnal PC* wird durch Integrieren der Ausgaben PC*i (i be zeichnet einen Wert von 1 bis m) dieser Adressänderungsde tektorschaltungen 21 erzeugt wird.

In einer Halbleiterspeichervorrichtung wird normalerweise das Vorladen begonnen, nachdem alle Wortleitungen auf einen Nichtauswahlpegel gebracht wurden und spezielle Wortleitun gen auf den Auswahlpegel gebracht wurden, nachdem ein voll ständiges Lösen (release) des Vorladens erreicht wurde, um Daten in der Speicherzelle nicht zu zerstören. Bei einer Halbleiterspeichervorrichtung, die das Vorladen unter Aus nutzung eines Vorladesignals von außen durchführt, wird dementsprechend dem Vorladesignal eine gewisse Zeitspanne vom Einstellen aller Wortleitungen auf den Nichtauswahlpe gel bis zum Beginn des Vorladens gegeben, und in der Zeit vom Lösen des Vorladens bis zur Auswahl von Wortleitungen, durch Berücksichtigen der Betriebszeiten der internen Schaltungen.

Aufgrunddessen hat dieser Stand der Technik einen Aufbau, bei dem das Vorladen begonnen wird durch Einstellen des Vorladesignals PC* auf den aktivierten Pegel nach Erfassung von Änderung der Komponentenbits des Adressignals AD auf den niedrigen Pegel, wie in Fig. 5 dargestellt ist, so daß die Zeitspanne vom Einstellen aller Wortleitungen auf den Nichtauswahlpegel zum Beginnen des Vorladens reduziert wer den kann und die Betriebsgeschwindigkeit entsprechend er höht werden kann.

Selbst bei dieser Halbleiterspeichervorrichtung ist es auf grund des oben beschriebenen Aufbaus der Vorrichtung erfor derlich, das Vorladesignal PC* so zu erzeugen, daß eine ge wisse Marge für alle Speicherzellen hinsichtlich der Zeit steuerung der Pegeländerung im Vorladesignal PC* und der Zeitsteuerung der Pegeländerung in den Wortleitungen t₁ und t₂ beigegeben wird. Diese Tatsache bringt eine Schwierig keit hinsichtlich der weiteren Erhöhung der Betriebsge schwindigkeit mit sich.

Ein Beispiel einer Vorrichtung, die einen einfachen Schal tungsaufbau aufweist und dennoch eine Betriebsgeschwindig keit ermöglicht, die höher ist als die der Halbleiterspei chervorrichtung des ATD-Systems, wobei ein Vorladesignal, direkt nach der Erfassung der Pegeländerung in der Wortlei tung erzeugt wird, wurde ebenso in diesem Stand der Technik vorgeschlagen.

Bezugnehmend auf Fig. 6 empfängt diese Halbleiterspeicher vorrichtung die Signalpegel einer Anzahl von Wortleitungen WL1 bis WLn direkt an einem Logiktor G11 vom ODER-Typ und nimmt seine Ausgabe als das Vorladesignal PC*. Wie in Fig. 7 dargestellt ist, wird Hochgeschwindigkeitsbetrieb mög lich, und desweiteren kann der Schaltungsaufbau drastisch vereinfacht werden. Es besteht jedoch absolut keine Sicher heitsmarge zwischen der Pegeländerung des Vorladesignals PC* und der Pegeländerung der Wortleitungen.

Bei den obengenannten bekannten Halbleiterspeichervorrich tungen hat das erste Beispiel einen Aufbau, bei dem das Vorladesignal PC* durch Erfassung der Pegeländerung der Komponentenbits A1 bis Am des Adressignals AD erzeugt wird. Aufgrunddessen kann die Marge zwischen der Zeitsteuerung der Pegeländerung des Vorladesignals PC* und der Zeitsteue rung der Pegeländerung der Wortleitung verglichen mit dem Fall einer Halbleiterspeichervorrichtung reduziert werden, die durch Empfang des Vorladesignals von außen betrieben wird, und dementsprechend kann die Betriebsgeschwindigkeit erhöht werden. Abgesehen davon ist es noch notwendig, eine gewisse Marge hinsichtlich der beiden Zeitsteuerungen vor zusehen, da die Pegeländerungen der Wortleitungen nicht di rekt erfaßt werden und das Problem verbleibt, daß ein wei terer Anstieg der Betriebsgeschwindigkeit schwierig zu re alisieren ist.

Andererseits hat das zweite Beispiel einen Aufbau, bei dem das Vorladesignal PC* durch direktes Erfassen der Pegelän derung der Wortleitungen erzeugt wird, so daß absolut keine Marge zwischen den beiden Zeitsteuerungen vorhanden ist und eine weitere Erhöhung der Betriebsgeschwindigkeit und eine Vereinfachung des Schaltungsaufbaus möglich sind. Da abge sehen davon zum Zeitpunkt des Übergangs zum Lösen des Vor ladens das Vorladesignal PC* auf den inaktiven Pegel ge bracht wird, nachdem Änderungen im Auswahlpegel der Wort leitungen erfaßt wurden, überlappt die Zeit zum Verbinden der Speicherzellen mit den Bitleitungen wegen der Auswahl pegel der Wortleitungen mit der Zeit des Übergangs zum Lö sen des Vorladens, wodurch eine Wahrscheinlichkeit geschaf fen wird, den gespeicherten Inhalt der Speicherzellen zu zerstören.

Eine Aufgabe der Erfindung liegt somit in der Schaffung ei ner Speichervorrichtung mit reduzierter Zugriffszeit und reduzierter Vorladezeit, bei der verhindert ist, daß Daten in einer Vorladephase zerstört werden.

Zur Lösung dieser Aufgabe umfaßt die Erfindung eine Anzahl von Wortleitungen, eine Anzahl von Speicherzellen, die mit entsprechenden Wortleitungen verbunden sind, wobei jede Speicherzelle mit einer Bitleitung verbunden ist, eine Vor ladeschaltung zum Vorladen der Bitleitung auf eine vorgege bene Spannung, die einem aktiven Pegel eines Vorladesteuer signals entspricht, und eine Vorladesteuerschaltung zum Er zeugen des Vorladesteuersignals, wobei das Vorladesteuersi gnal auf dem aktiven Pegel ist, wenn alle Wortleitungen den Nichtauswahlpegel zeigen, und auf einem inaktiven Pegel ist, wenn ein Zugriffssteuersignal der Vorladesteuerschal tung eingegeben wird.

Aufgrunddessen kann die Zerstörung von gespeicherten Daten der Speicherzellen durch den Vorladebetrieb der Bitleitun gen verhindert werden. Es ist weiterhin möglich, die Vorla destartzeit und die Übergangszeit zum Vorladungsbeenden, die die Verbindungen zwischen der Zugriffsperiode bei der Speicherzellauswahl und der Bitleitungsvorladeperiode in nerhalb eines Zugriffszyklus sind, auf eine absolute Mi nimalzeit zu reduzieren, so daß die Erfindung eine Verbes serung der Betriebsgeschwindigkeit realisiert.

Die obige und andere Aufgaben, Vorteile und Merkmale der Erfindung werden aus der folgenden Beschreibung in Verbin dung mit den beigefügten Zeichnungen deutlich. Es zeigen:

Fig. 1 ein Schaltdiagramm eines ersten Ausführungsbeispiels der Erfindung,

Fig. 2 ein Zeitablaufplan für das erste Ausführungsbei spiel,

Fig. 3 ein Schaltungsdiagramm eines zweiten Ausführungsbei spiels der Erfindung,

Fig. 4a und b ein Schaltungsdiagramm eines ersten Beispiels bekannter Technik,

Fig. 5 ein Zeitablaufdiagramm des ersten bekannten Bei spiels,

Fig. 6 ein Schaltungdiagramm eines zweiten Beispiels be kannter Technik und

Fig. 7 ein Zeitablaufplan des zweiten bekannten Beispiels.

Die Erfindung wird mit Bezug auf die beigefügten Zeichnun gen im Folgenden beschrieben.

Bezugnehmend auf Fig. 1 umfaßt ein erstes Ausführungsbei spiel eine Anzahl von Wortleitungspegel-Steuerschaltungen WLC1 bis WLCn, die mit entsprechenden der Wortleitungen verbunden sind, und eine Vorladesignalerzeugungsschaltung 2, die mit einer Anzahl von Vorladeschaltungen 1 verbunden sind.

Zur Erläuterung der Wortleitungspegel-Steuerschaltungen WLC1 bis WLCn wird die Wortleitungspegel-Steuerschaltung WLC1 als Beispiel in diesem Abschnitt verwendet. Die Wort leitungspegelsteuerschaltung WLC1 hat eine Halteschaltung L11 und ein Logiktor G11. Das Logiktor G11 empfängt ein Vorladesignal PC* von einer Vorladesignalerzeugungsschal tung 2 und ein Wortleitungsauswahlsignal WS1 von einem De koder und gibt einen Signalsatz basierend auf dem Vorlade signal PC* und dem Wortleitungsauswahlsignal WS1 aus. Die Wortleitungspegelsteuerschaltung WLC1 umfaßt einen Rück stellanschluß, der ein Wort-Aus-Signal WOFF erhält, zum Rückstellen der Halteschaltung L11, einen Einstellanschluß, der ein Einstellsignal von dem Logiktor G11 erhält, zum Einstellen der Halteschaltung L11 und einen Ausgangsan schluß, der mit der Wortleitung WL1 verbunden ist. Die Wortleitungspegelsteuerschaltung WLC1 aktiviert die Wort leitung WL1 (hoher Pegel) wenn das Wortleitungsauswahlsi gnal WS1 und das Vorladesignal PC* auf einem hohen Pegel sind, und aktiviert die Wortleitung WL1 nicht (niedriger Pegel), wenn das Wort-Aus-Signal auf einem hohen Pegel ist.

Die Vorladesignalerzeugungsschaltung 2 hat ein Logiktor G2 vom ODER-Typ, ein NOR-Logiktor G3 und eine Halteschaltung L2. Das Logiktor G2 empfängt ein Lesefreigabesignal und ein Schreibfreigabesignal von einer Zentralsteuereinheit CPU und stellt die Halteschaltung L2 ein. Das Logiktor G3 ist mit jeder der Wortleitungen WL1 bis WLn verbunden und stellt die Halteschaltung L2 basierend auf den Pegeln der Wortleitungen WL1 bis WLn zurück. Bezugnehmend auf Fig. 2 wird der Betrieb des ersten Ausführungsbeispiels erläutert.

Das Wort-AUS-Signal WOFF ist ein Signal zum zwangsweisen Einstellen aller Wortleitungen WL1 bis WLn auf den Nicht auswahlpegel (niedriger Pegel), und alle Halteschaltungen L11-L1n werden als Ergebnis in Abhängigkeit vom Aktivie rungspegel auf hohem Pegel des Wort-Aus-Signals WOFF rück gestellt, und sein niedriger Pegel wird gehalten. Jeder Ausgangsanschluß der Halteschaltung L11 bis L1n ist mit der entsprechenden Wortleitung (beispielsweise WL1) verbunden, und somit geht die Wortleitung WL1 auf den Nichtauswahlpe gel, der ein niedriger Pegel ist.

Das Logiktor G3 stellt die Halteschaltung L2 durch Ausgeben eines Hochpegelsignals zurück, wenn alle Wortleitungen WL1 bis WLn auf den Nichtauswahlpegel (niedrigen Pegel) einge stellt sind, wobei die Halteschaltung L2 den niedrigen Pe gel hält. Da die Ausgabe der Halteschaltung L2 als Vorlade signal PC* verwendet wird, treibt das Vorladesignal PC* Transistoren Q3 und Q4 der Vorladeschaltung 1, während es auf dem aktivierten (niedrigen) Pegel gehalten wird, und lädt die Bitleitungen BL11 und BL12 auf den Potentialpegel Vdd der Spannungsversorgung.

Das Lösen des Vorladens tritt in Abhängigkeit von der Ak tivierung des Schreibsignals WE und des Lesesignals RE auf. Da das Schreibsignal WE und das Lesesignal RE an das ODER- Logiktor G2 ausgegeben werden, geht die Ausgabe des Logik tores G2 auf den hohen Pegel, wenn entweder das Schreibsi gnal WE oder das Lesesignal RE auf den aktiven Pegel (hohen Pegel) gehen, und die Halteschaltung L2 wird auf den hohen Pegel eingestellt. Dementsprechend wird das Vorladesignal PC* auf dem nichtaktiven Pegel, dem hohen Pegel, gehalten, wodurch das Vorladen beendet (gelöst) wird.

In Abhängigkeit von dem hohen Pegel des Vorladesignals PC* passieren die Wortleitungsauswahlsignale WS1 bis WSn die entsprechenden Logiktore G1 und werden den Einstellan schlüssen der entsprechenden Halteschaltungen L11 bis L1n eingegeben. In diesem Fall stellt ein Wortleitungs-Auswahl signal (beispielsweise WS2) auf dem Auswahlpegel (hoher Pe gel) von den Wortleitungsauswahlsignalen WS1 bis WSn die entsprechenden Halteschaltungen L11 bis L1n auf den hohen Pegel (Auswahlpegel) und hält diesen Wert, und gleichzeitig geht die Wortleitung (WL2), die das Ausgangssignal der Hal teschaltung L11-L1n empfängt, auf den Auswahlpegel. An schließend geht die Speicherzelle MC1, die mit der Wortlei tung WL2 auf Auswahlpegel verbunden ist, in den Auswahlzu stand, um die in der Speicherzelle MC2 gespeicherten Daten auf die Bitleitungen BL11 und BL12 auszulesen, und schreibt bzw. speichert das Schreibdatum, das auf den Bitleitungen BL11 und BL12 übertragen wurde, in die Speicherzelle MC2.

Daran anschließend werden alle Wortleitungen WL1 bis WLn durch die Halteschaltungen L11 bis L1n in den Nichtauswahl pegel gebracht, und alle Speicherzellen MC1-MCn werden, wie oben beschrieben, in den Nichtauswahlzustand gebracht, wenn das Wort-Aus-Signal WOFF erneut auf den aktiven Pegel geht. Die Halteschaltung L2 wird in Abhängigkeit von den Nicht auswahlpegel auf allen Wortleitungen WL1 bis WLn zurückge setzt, und ihr Ausgangssignal, nämlich das Vorladesignal PC*, geht auf den aktiven, niedrigen Pegel, und das Vorladen der Bitleitungen BL11 und BL12 wird begonnen. Anschließend wird der oben beschriebene Betrieb wiederholt.

Bei diesem ersten Ausführungsbeispiel werden nach dem Be ginn des Vorladens der Bitleitungen BL11 und BL12 die Pegel der Wortleitungen WL1 bis WLn, die den Auswahlzustand und den Nichtauswahlzustand der Speicherzellen MC1 bis MCn steuern, direkt durch das Logiktor G3 erfaßt, und die Hal teschaltung L2 wird rückgestellt und das Vorladesignal PC* wird auf den aktiven Pegel gebracht, wenn alle Wortleitun gen WL1 bis WLn in den Nichtauswahlpegel gebracht werden und die Ausgabe des Logiktores G3 auf dem hohen Pegel geht. Aufgrunddessen sind zu dem Zeitpunkt, wenn das Vorladesi gnal PC* auf den aktiven Pegel kommt, alle Speicherzellen MC bereits sicher im Nichtauswahlzustand. Zum Zeitpunkt des Übergangs zum Lösen des Vorladens öffnet der Übergang des Vorladesignals zum hohen Pegel, dem deaktivierten Pegel, die Tore des Logiktores G1 und liefert die Wortleitungsaus wahlsignale WS1 bis WSn an den Einstellanschluß S der ent sprechenden Halteschaltungen L11 bis L1n, und die Hal teschaltungen L11 bis L1n, die den Wortleitungsauswahlsi gnalen mit Auswahlpegel unter diesen Wortleitungsauswahlsi gnalen WS1 bis WSn entsprechen, werden eingestellt, und die Signale an den Ausgangsenden dieser Halteschaltungen brin gen die entsprechenden Wortleitungen auf den Auswahlpegel. Zu dem Zeitpunkt, bei dem diese Wortleitungen auf den Aus wahlpegel eingestellt werden, wird deshalb das Vorladen der Bitleitungen WL11 und WL12 bereits sicher durch den deakti vierten Pegel des Vorladesignals PC* beendet, und somit tritt keine Zerstörung des Inhalts der Speicherzellen MC1 bis MCn aufgrund des Vorladebetriebs der Bitleitungen BL11 und BL12 auf.

Desweiteren ist der Pegel des Vorladesignals PC* durch die Halteschaltung L2 fixiert, so daß eine Fehlfunktion der Vorladeschaltung 1 nicht auftritt, wenn zumindest eine der Wortleitungen basierend auf Rauschen oder aus einem anderen Grunde auf den hohen Pegel geht. Entsprechend sind die Pe gel der Wortleitungen WL1 bis WLn durch Halteschaltungen L11 bis L1n fixiert, so daß eine Fehlfunktion der ausge wählten Speicherzellen MC1 bis MCn nicht auftritt, wenn zu mindest ein Wortleitungsauswahlsignal WS1 bis WSn basierend auf Rauschen oder aus einem anderen Grunde auf einen hohen Pegel geht.

Desweiteren ist die Zeitspanne von der Vorbereitung aller Wortleitungen im Nichtauswahlpegel bis zum Übergang des Vorladesignals PC* auf den aktiven Pegel und die Zeitspanne vom Übergang des Vorladesignals PC* auf den inaktiven Pegel bis zum Einstellen einer speziellen Wortleitung auf den Auswahlpegel durch eine absolute Minimalzahl von Schal tungselementen gesteuert. Der Aktivierungspegel des Vorla designals PC* wird durch direkte Erfassung des Nichtaus wahlpegels der Wortleitungen gesteuert, und der Auswahlpe gel der Wortleitungen wird direkt durch den inaktiven Pegel des Vorladesignals gesteuert. Aufgrunddessen besteht keine Notwendigkeit, eine Marge für Betriebszeiten einzustellen, wie es beim Stand der Technik ist, und somit kann eine Ver besserung der Betriebsgeschwindigkeit erreicht werden.

Desweiteren wird die Zeitspanne von einem Aktivierungspegel des Wort-Aus-Signals WOFF bis zum nächsten Aktivierungspe gel, d. h. die Zeitspanne eines Zugriffszyklus, durch die Zeitspanne für den Zugriff bei der Speicherzellauswahl (Zu griffszeitspanne) und die Zeitspanne zum Vorladen der Bit leitung B11 und B12 (Vorladeperiode) eingestellt. Sowohl die Zugriffszeitspanne als auch die Vorladungszeitspanne sind durch die Hardwarestruktur des Speichers bestimmt.

Bezugnehmend auf Fig. 3 wird ein zweites Ausführungsbei spiel beschrieben. In einer Halbleiterspeichervorrichtung ist normalerweise eine Schreibpufferschaltung zum Übertra gen von Schreibdaten von außen an die Bitleitungen BL11 und BL12 vorgesehen. In diesem Ausführungsbeispiel tritt die Übertragung von Schreibdaten DI11 und DI12 an die Bitlei tungen BL11 und BL12 mittels einer Schreibpufferschaltung 3 nur dann auf, wenn das Schreibsignal WE auf dem aktiven Pe gel ist (hoher Pegel) und das Vorladesignal PC* auf dem in aktiven Pegel. Das heißt, die Schreibpufferschaltung ist aus einem Logiktor G4 vom UND-Typ aufgebaut, dem das Schreibdatum WE und das Vorladesignal PC eingegeben wer den, und durch Pufferverstärker BA1 und BA2 vom dreistufi gen Typ, die die Schreibdaten DI11 und DI12 an die Bitlei tungen BL11 und BL12 durch Erhöhen der Impedanz zwischen dem Ausgangsende des Logiktores G4 und den Bitleitungen BL11 und BL12 übertragen, wenn das Ausgangssignal des Lo giktores G4 auf dem inaktiven Pegel ist.

Bei einem derartigen Aufbau ist es möglich, eine Störung des Vorladepegels der Bitleitungen B11 und B12 aufgrund des Ausgangssignals der Pufferverstärker BA1 und BA2 während der Vorladezeitspanne zu verhindern.

Claims

1. Halbleiterspeichervorrichtung mit:
einer Anzahl von Wortleitungen,
eine Anzahl von Speicherzellen, die mit entspre chenden Wortleitungen verbunden sind, wobei jede Speicher zelle mit zumindest einer Bitleitung verbunden ist,
einer Vorladeschaltung zum Vorladen der zumindest einen Bitleitung auf einen vorgegebenen Spannungspegel ent sprechend einem aktiven Pegel eines Vorladesteuersignals, einer Vorladesteuerschaltung zum Erzeugen des Vor ladesteuersignals, wobei das Vorladesteuersignal auf dem aktiven Pegel ist, wenn alle Wortleitungen auf dem Nicht auswahlpegel sind, und das Vorladesteuersignal auf einem inaktiven Pegel ist, wenn ein Zugriffssteuersignal der Vor ladesteuerschaltung eingegeben wird, und
einer Wortleitungssteuerschaltung zum Steuern des Pegels einer der Anzahl der Wortleitungen, wobei die Wort leitungssteuerschaltung ein Wortleitungsauswahlsignal und das Vorladungssteuersignal empfängt, wobei die Wortlei tungssteuerschaltung eine der Anzahl von Wortleitungen ent sprechend dem Wortleitungsauswahlsignal aktiviert, wenn das Vorladungssteuersignal auf einem inaktiven Pegel ist.

2. Halbleitervorrichtung nach Anspruch 1, wobei die zumindest eine Bitleitung eine erste und eine zweite Bitleitung aufweist, die Speicherzellen mit der ersten und der zweiten Bitleitung verbunden sind.

3. Halbleitervorrichtung nach Anspruch 2, wobei die Vorladeschaltung aufweist:
einen ersten Transistor, der zwischen die erste Bitleitung und einem ersten Knoten geschaltet ist, wobei das Gate des ersten Transistors mit einem zweiten Knoten zum Empfang des Vorladesteuersignals verbunden ist, und
einen zweiten Transistor, der zwischen die zweite Bitleitung und den ersten Knoten geschaltet ist, wobei das Gate des zweiten Transistors mit dem zweiten Knoten verbun den ist.

4. Halbleitervorrichtung nach Anspruch 1, wobei die Vorladesteuerschaltung aufweist:
eine Torschaltung, die mit allen Wortleitungen ver bunden ist, zum Erfassen, daß alle Wortleitungen den Nicht auswahlpegel einnehmen, und zum Ausgeben eines Detektorsi gnals, und
eine erste Halteschaltung, die das Detektorsignal an einem Rückstellanschluß und das Zugriffssteuersignal an einem Einstellanschluß empfängt und das Vorladesteuersignal mit aktivem Pegel ausgibt, wenn das Detektorsignal dem Rückstellanschluß zugeführt wird, wobei die erste Hal teschaltung das Vorladesteuersignal mit inaktivem Pegel ausgibt, wenn das Steuersignal dem Einstellanschluß zuge führt wird.

5. Halbleitervorrichtung nach Anspruch 1, wobei die Wortleitungssteuerschaltung aufweist:
eine zweite Halteschaltung, die das Wortleitungs auswahlsignal und das Vorladesteuersignal an einem zweiten Einstellanschluß und ein Wortaussignal an einem zweiten Halteanschluß empfängt, wobei die zweite Halteschaltung die Wortleitung aktiviert, wenn das Vorladesteuersignal den in aktiven Pegel einnimmt und das Wortleitungsauswahlsignal den Auswahlpegel einnimmt.

6. Halbleitervorrichtung nach Anspruch 5, wobei das Wortleitungsaussignal einen Zyklus aufweist, der durch eine Zugriffzeitspanne für das Zugreifen auf die Speicherzelle und eine Vorladezeitspanne für das Vorladen der Bitleitung auf eine vorgebene Spannung definiert ist.

7. Halbleitervorrichtung nach Anspruch 5, wobei die Wortleitungssteuerschaltung ein UND-Tor aufweist, das mit dem zweiten Einstellanschluß verbunden ist, und das UND-Tor das Wortleitungsauswahlsignal und das Vorladesteuersignal an einem ersten bzw. einem zweiten Eingang empfängt.

8. Halbleiterspeichervorrichtung mit:
einer Anzahl von Wortleitungen,
einer Anzahl von Speicherzellen, die mit entspre chenden Wortleitungen verbunden sind, wobei jede der Speicherzellen mit zumindest einer Bitleitung verbunden ist,
einer Vorladeschaltung zum Vorladen der zumindest einen Bitleitung auf eine vorgegebene Spannung entsprechend einem aktiven Pegel eines Vorladesteuersignals, und
eine Vorladesteuerschaltung zum Erzeugen des Vorla desteuersignals, wobei das Vorladesteuersignal auf einem aktiven Pegel ist, wenn alle Wortleitungen einen Nichtaus wahlpegel aufweisen, und auf einem inaktiven Pegel ist, wenn ein Zugriffssteuersignal der Vorladesteuerschaltung eingegeben wird.

9. Halbleitervorrichtung mit:
einer Anzahl von Wortleitungen,
einer Anzahl von Speicherzellen, die mit entspre chenden Wortleitungen verbunden sind, wobei jede Speicher zelle mit zumindest einer Bitleitung verbunden ist,
einer Vorladeschaltung zum Vorladen der zumindest einen Bitleitung auf eine vorgegebene Spannung entsprechend einem aktiven Pegel eines Vorladesteuersignals,
einer Vorladesteuerschaltung zum Erzeugen des Vor ladesteuersignals, wobei das Vorladesteuersignal auf einem aktiven Pegel ist, wenn alle Wortleitungen einen Nichtaus wahlpegel zeigen, und auf einem inaktiven Pegel ist, wenn ein Zugriffsteuersignal der Vorladesteuerschaltung eingege ben wird, und
einer Schreibpufferschaltung zum Schreiben von Da ten in die Speicherzellen, wenn das Vorladesteuersignal auf den inaktiven Pegel geht und ein Schreibsteuersignal auf einen aktiven Pegel geht, und zum Verhindern des Einschrei bens von Daten in die Speicherzellen, wenn das Vorladesteu ersignal auf den aktiven Pegel geht oder das Schreibsteuer signal auf den inaktiven Pegel geht.

10. Halbleitersteuervorrichtung nach Anspruch 9, wobei das Schreibsteuersignal durch eine Zentralverarbeitungsein heit erzeugt wird.

11. Halbleitervorrichtung nach Anspruch 9, wobei die zumindest eine Bitleitung eine erste und eine zweite Bit leitung aufweist, und die Speicherzellen zwischen die erste und die zweite Bitleitung geschaltet sind.

12. Halbleitervorrichtung nach Anspruch 11, wobei die Vorladeschaltung aufweist:
einen ersten Transistor, der zwischen die erste Bitleitung und einen ersten Knoten geschaltet ist, wobei das Gate des ersten Transistors mit einem zweiten Knoten verbunden ist, und
einen zweiten Transistor, der zwischen die zweite Bitleitung und den ersten Knoten geschaltet ist, wobei das Gate des zweiten Transistors mit dem zweiten Knoten verbun den ist.

13. Halbleitervorrichtung nach Anspruch 9, wobei die Vorladesteuerschaltung aufweist:
eine Gate-Schaltung, die mit allen Wortleitungen verbunden ist, zur Erfassung, daß alle Wortleitungen den Nichtauswahlpegel einnehmen, und rum Ausgeben eines Detek torsignals, und
eine erste Halteschaltung, die das Detektorsignal an einem Einstellanschluß und das Steuersignal an einem Einstellanschluß empfängt und das Vorladesteuersignal mit aktivem Pegel ausgibt, wenn das Detektorsignal dem Rück stellanschluß zugeführt wird, und das Vorladesteuersignal mit inaktivem Pegel ausgibt, wenn das Zugriffssteuersignal dem Einstellanschluß zugeführt wird.