DE3850483T2 - Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. - Google Patents

Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist.

Info

Publication number
DE3850483T2
DE3850483T2 DE3850483T DE3850483T DE3850483T2 DE 3850483 T2 DE3850483 T2 DE 3850483T2 DE 3850483 T DE3850483 T DE 3850483T DE 3850483 T DE3850483 T DE 3850483T DE 3850483 T2 DE3850483 T2 DE 3850483T2
Authority
DE
Germany
Prior art keywords
data
column
potential
semiconductor memory
lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3850483T
Other languages
English (en)
Other versions
DE3850483D1 (de
Inventor
Masakazu C O Patent Divi Kiryu
Koichi C O Patent Divis Magome
Shigeo C O Patent Divi Ohshima
Hiroshi C O Patent Divi Sahara
Haruki C O Patent Divisio Toda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP62323083A external-priority patent/JPH01165093A/ja
Priority claimed from JP63001653A external-priority patent/JPH0752577B2/ja
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Publication of DE3850483D1 publication Critical patent/DE3850483D1/de
Application granted granted Critical
Publication of DE3850483T2 publication Critical patent/DE3850483T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Description

  • Die vorliegende Erfindung betrifft grundsätzlich ein Halbleiterspeichergerät und insbesondere ein Halbleiterspeichergerät, z. B. ein Bildspeichergerät, welches das Rückschreiben von Daten unter hoher Geschwindigkeit in Speicherzellen gestattet.
  • Als Bildspeichergerät dieses Typs wird in großem Umfang ein Dual-Port-Speichergerät eingesetzt, welches eines Speicher mit wahlfreiem Zugriff (Random Access Memory) (RAM), um den Datenzugriff auf jede beliebige Adresse zu ermöglichen, und einen Speicher mit seriellem Zugriff (Serial Access Memory) (SAM), um auf die Daten seriell zugreifen zu können, enthält; Die allgemeine Art der Benutzung des Dual-Port-Speichers sieht vor, eine Bildanzeige zu ermöglichen, indem die in Zellen einer gegebenen Zeile des RAM eingeschriebenen Daten an das SAM übergeben und die so übergebenen Daten von dem SAM auf serielle Weise ausgegeben werden. Wenn alle Bilddaten gleichzeitig für eine kurze Zeitspanne gelöscht werden sollen, so erfordert dies, daß alle vom RAM zum SAM übergebenen Daten auf denselben Inhalt gesetzt werden müssen, d. h. auf "1" oder "0". Mit anderen Worten, es ist notwendig, daß alle direkt bzw. regellos gespeicherten Daten als variierende Kombination aus "0" und "1" in einer gegebenen Zeile des RAM gleichzeitig als identische Daten rückgeschrieben werden.
  • In einer Speicheranordnung eines herkömmlichen RAM, wie in der Fig. 3 dargestellt, wird normalerweise ein Seitenmodus verwendet, um Zelldaten einer gegebenen Zeile sämtlich als Daten mit identischem Inhalt rückzuschreiben.
  • Wie aus der Impulsübersicht gemäß Fig. 4 ersichtlich ist, wird bei einem auf niedrigem Pegel liegenden Zeilenadreßabtastsignal RAS eine gegebene Zeile im RAM angewählt, um beispielsweise eine Zeilenleitung WL&sub0; zu aktivieren. Danach wird die Spalte des RAM durch eine Spaltenadreßabtastsignal CAS sequentiell angewählt. Bei der Aktivierung z. B. eines Spaltenanwahlsignals CSL&sub1; mittels einer Adresse ADR, wird das von einem E/A-Puffer ausgegebene Datum über eine Spaltenleitung BL&sub1; in eine Speicherzelle MC&sub1; geschrieben. Im Seitenmodus werden die Spalten sequentiell angewählt, um zu ermöglichen, daß die Daten spaltenweise in sämtliche zur Zeilenleitung WL&sub0; gehörigen Zellen geschrieben werden.
  • Dieses Verfahren ist wirksam, da es sich unmittelbar der RAM-Funktion bedient. Es erfordert jedoch einen zu großen Zeitaufwand, um die RAM-Daten, wie oben beschrieben, rückzuschreiben. Das heißt, daß entsprechend diesem Verfahren eine Zeit Cn · Tpc zum Rückschreiben der Daten einer gegebenen Zeile erforderlich ist, wobei
  • Cn: Anzahl der Spalten einer Speicheranordnung und
  • Tpc: Zyklusdauer des Seitenmodus.
  • Manche der Datenrückschreibsysteme werden auch so eingesetzt, daß sie sämtliche Zelldaten "0" oder "1" einer Zeile gleichzeitig erfassen, anstelle die Daten spaltenweise wie im Seitenmodus zu schreiben. Dieses System kann für einen normalen RAM verwendet werden, z. B. für die Speicheranordnung des in der Fig. 3 dargestellten Typs, wobei in diesem Fall der zeitliche Operationsablauf demjenigen der Fig. 5 entspricht. Das bedeutet, daß das System von einem Typ ist, bei dem anschließend an die Anwahl einer Zeile mit einem auf einen niedrigen Pegel eingestellten Zeilenadreßabtastsignal RAS jede Spalte ungeachtet der Zeilenadresse angewählt wird, und dann alle Daten "1" oder "0" aus einem E/A-Puffer in alle diejenigen Zellen eingeschrieben werden, welche mit einer Zeile verbunden sind.
  • Durch die Anwendung dieses Systems können alle Zelldaten der Zeile, welche einer normalen RAS-Zykluszeit zugeordnet sind, auf denselben Pegel gesetzt werden, und die Datenschreiboperation kann bei diesem System unter hoher Geschwindigkeit verwirklicht werden. Bei diesem System stellt sich jedoch das obenbeschriebene Problem.
  • Verwendet man ein System, welches in der Lage, alle zugehörigen Daten gleichzeitig in die Zellen einer gegebenen Zeile zu schreiben, benötigt man einen Einschreibpuffer größerer Kapazität, um Fehler beim Einschreiben der Daten zu vermeiden. Als Ergebnis wird dieser Puffer sehr groß werden. Des weiteren fließt während der Schreibdauer vorübergehend ein ziemlich hoher Strom, welcher eine spannungsquelleninduzierte Störung bzw. ein Rauschen verursacht. Es ist auch schwierig, diese obengenannten Störspannungsprobleme zu bekämpfen.
  • Die zum Stand der Technik gehörige EP-A-0 172 112, welche die Grundlage des Oberbegriffs von Anspruch 1 bildet, beschreibt ein Halbleiterspeichergerät mit einer Dateninverterschaltung zur selektiven Inversion eines Eingangs-/Ausgangsdatums eines Leseverstärkers in der Weise, daß die Ladungszustände der entsprechenden mit den- beiden Bitleitungen jedes Bitleitungspaares verbundenen Speicherzellen für dasselbe Eingangs-/Ausgangsdatum gleich werden. Eine Klemmschaltung zieht die Potentiale aller Bitleitungen bei Vorliegen eines Löschsteuersignals auf ein vorgegebenes Potential, wodurch der Inhalt sämtlicher Speicherzellen gleichzeitig gelöscht werden kann.
  • Des weiteren beschreiben die dem Stand der Technik zugehörigen Veröffentlichungen Patent Abstracts of Japan", Band 11, Nr. 260 (S. 608), 22. August 1987, und die JP-A-62 065 288 ein Halbleiterspeichergerät, in welchem eine Speicherzelle im Schnittpunkt zwischen einer über eine Leitungsadreßdecodierschaltung von einem von außen eingegebenen Adreßsignal angewählten Wortleitung und einer über eine Spaltenadreßdecodierschaltung in ähnlicher Weise aus einer Speicherzellenanordnung mit in Matrixform angeordneten Speicherzellen angewählten Bitleitung, angewählt wird, und Auslesen aus dieser oder Schreiben in diese Speicherzelle ausgeführt wird. OR- bzw. ODER-Schaltungen, welche ODER- Verknüpfungen zwischen decodierten Resultaten und einem Anforderungssignal "alle setzen/rücksetzen" sind nach der Zeilendreßdecodierschaltung und der Spaltenadreßdecodierschaltung vorgesehen, und die Wort- und Bitleitung werden durch OR-Signale der OR-Schaltungen angewählt. Somit werden in alle Speicherzellen gleichzeitig Daten "1" oder "0" geschrieben.
  • Es ist eine Aufgabe der vorliegenden Erfindung, ein Halbleiterspeichergerät, z. B. ein Halbleiterbildspeichergerät, bereitzustellen, welches sämtliche Daten der Speicherzellen unter gleichzeitigem Löschen der Bilder im selben Zeitpunkt rückschreibt.
  • Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung ein Halbleiterspeichergerät gemäß Anspruch 1 bereit.
  • Ein Halbleiterspeichergerät gemäß Fig. 1 umfaßt folgendes:
  • ein Paar Spaltenleitungen BL&sub1;, &sub1;, mit den Spaltenleitungen verbundene Speicherzellen (MC&sub1;, MC&sub2;), Schalttransistoren Q&sub1;, Q&sub2;, deren leitende Pfade geöffnet und geschlossen werden, Zeilenleitungen WL&sub0;, WL&sub1; zur Anwahl der Speicherzellen gemäß einem Zeilenadreßsignal, und einen ersten und zweiten Transistor Q&sub1;&sub0; und Q&sub1;&sub1;, deren Strompfade zwischen die Spaltenleitungen und einem Zufuhranschluß 14 mit festem Potential eingeschaltet sind, welcher mit einem positiven Versorgungsspannungspotentil oder einem Masseanschluß gekoppelt ist, bei welchem eine erste und zweite Datenrückschreibzeilenleitung WL&sub1;&sub0; und WL&sub1;&sub1; mit den Gates des ersten und zweiten Transistors verbunden sind und unabhängig von den Zeilenleitungen gewählt werden können und ein Leseverstärker 10 vorgesehen ist, welcher mit den Spaltenleitungen verbunden ist.
  • Bei dem Halbleiterspeichergerät kann ein an der Spaltenleitung liegendes Potential durch Anwahl der Datenrückschreibzeilenleitungen auf einen niedrigen oder einen hohen Pegel gelegt werden. Dabei können sämtliche Daten gleichzeitig in die Speicherzellen einer gewählten Zeile geschrieben werden ohne die Notwendigkeit, die Daten zwangsweise über einen Einschreibpuffer in die Speicherzellen zu schreiben. Ein solches Schreibverfahren wird als "Flash- bzw. Sofort-Schreiben" bezeichnet.
  • Als ein Ergebnis kann dieses Halbleiterspeichergerät sämtliche Bilddaten gleichzeitig in einen Ausgangszustand bringen, ohne daß dazu irgendein umfangreicher Puffer mit größerer Kapazität erforderlich ist als er im obigen herkömmlichen Halbleiterspeicher üblich ist und ohne eine zum Zeitpunkt des Schreibens induzierte Spannungsquellenstörung hervorzurufen.
  • Diese Erfindung wird anhand der nachstehenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
  • Fig. 1 ein Schaltschema eines Halbleiterspeichergeräts;
  • Fig. 2 eine Impulsübersicht zur Erläuterung einer Datenrückschreiboperation in dem Halbleiterspeichergerät gemäß Fig. 1;
  • Fig. 3 ein Schaltschema eines herkömmlichen Halbleiterspeichergeräts;
  • Fig. 4 und 5 Impulsübersichten zur Erläuterung einer Datenrückschreiboperation in dem herkömmlichen Halbleiterspeichergerät;
  • Fig. 6 ein von dem in der Fig. 1 dargestellten Schaltschema verschiedenes Schaltschema, welches ein weiteres Halbleiterspeichergerät zeigt;
  • Fig. 7 ein Schaltschema eines Ausführungsbeispiels der vorliegenden Erfindung;
  • Fig. 8 ein schematisches Musterkonzept des Schaltschemas in Form einer integrierten Schaltung; und
  • Fig. 9 ein Schaltschema eines anderen Ausführungsbeispiels der vorliegenden Erfindung.
  • Die Ausführungsbeispiele der vorliegenden Erfindung werden nachstehend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
  • Bei dem in der Fig. 1 dargestellten Halbleiterspeichergerät sind der Einfachheit wegen die Schaltungselemente einer Spalte gezeigt, wobei zu beachten ist, daß die anderen Spalten dieselbe Konfiguration wie in der Fig. 1 aufweisen.
  • Das bedeutet, daß wie bei dem herkömmlichen Halbleiterspeichergerät der Fig. 3, die über Zeilenleitungen (WL&sub0; und WL&sub1;) anzuwählende Speicherzellen MC&sub1; und MC&sub2; sowie die N-Kanal-MOS-Transistoren Q&sub1;&sub0; und Q&sub1;&sub1; für die Datenrückschreiboperation mit den Spaltenleitungen (ein Paar) BL&sub1; bzw. &sub1; im Halbleiterspeichergerät verbunden sind.
  • Die Speicherzelle MC&sub1; besteht aus dem N-Kanal-MOS-Transistor Q&sub1;, dessen Gate mit der Zeilenleitung WL&sub0; und einem Kondensator C&sub1; verbunden ist. Die Speicherzelle MC&sub2; besteht aus dem N-Kanal-MOS-Transistor Q&sub2;, dessen Gate mit der Zeilenleitung WL&sub1; und einem Kondensator C&sub2; verbunden ist.
  • Der N-Kanal-MOS-Transistor Q&sub1;&sub0; für die Datenrückschreiboperation ist mit seinem Strompfad zwischen der Spaltenleitung BL&sub1; und einem Masseanschluß oder einem positiven Spannungsquellenanschluß und mit seinem Gate an der Zeilenleitung WL&sub1;&sub0; angeschlossen, welche für die Datenrückschreiboperation vorgesehen ist. Der N-Kanal-MOS-Transistor Q&sub1;&sub1; ist mit seinem Strompfad zwischen der Spaltenleitung &sub1; und einem Masseanschluß und mit seinem Gate an der Zeilenleitung WL&sub1;&sub1; angeschlossen. Die Zeilenleitungen WL&sub1;&sub0; und WL&sub1;&sub1; können unabhängig von den Zeilenleitungen WL&sub0; und WL&sub1;, welche die zugehörigen Speicherzellen anwählen, gewählt werden.
  • Für die anderen Spalten sind zwei N-Kanal-MOS-Transistoren für die Datenrückschreiboperation in der gleichen Weise wie oben beschrieben mit den in ähnlicher Weise verbundenen Zeilenleitungen WL&sub1;&sub0; und WL&sub1;&sub1; verbunden.
  • Das Spaltenleitungspaar BL&sub1; und &sub1; ist über den Leseverstärker 10 und eine Spaltenauswahlschaltung 12 mit einer gemeinsamen Datenleitung I/O, verbunden. Die Spaltenauswahlschaltung 12 besteht aus N-Kanal-MOS-Transistoren Q20 und Q21, deren Umschalten durch ein Spaltenanwahlsignal CSL gesteuert wird, welches entsprechend dem Inhalt der Spaltenadresse aktiviert wird.
  • Die Datenrückschreiboperation des Halbleiterspeichergeräts (Fig. 1) wird nachstehend unter Bezugnahme auf die Impulsübersicht der Fig. 2 erläutert. Dabei sei angenommen, daß 14 ein Massepotential kennzeichnet.
  • Die Schaltungsoperation wird nachstehend in Zusammenhang mit dem Schreiben der Daten "0" in die Speicherzellen jeder Spalte, die mit der Zeilenleitung WL&sub0; verbunden ist, beschrieben. Zunächst wird mit dem auf einen niedrigen Pegel gesetzten Zeilenadreßabtastsignal RAS die entsprechende Zeilenadresse aufgenommen. Dies ist eine übliche Operation.
  • Wird der Flash-Schreibmodus im WE-Status bei Abfalls des Abtastsignals RAS gewählt, so wird auch die Zeilenleitung WL&sub1;&sub0; gewählt, bis der Leseverstärker 10 aktiviert wird. Als Resultat werden die Transistoren Q&sub1; und Q&sub1;&sub0; leitend gemacht. Ein an der Spalte BL liegendes Potential wird durch die Kapazität des Kondensators C&sub1;, die Kapazität Cb der Spaltenleitung BL&sub1; und die Treiberkapazität des Transistors Q&sub1;&sub0; bestimmt. Wenn beispielsweise das Datum "0" in der Speicherzelle MC&sub1; gespeichert wird und der Kondensator C&sub1; eine Ladung hält, wird, sofern der Transistors Q&sub1;&sub0; nicht leitend gemacht wird, ein Potential an der Spaltenleitung BL&sub1; höher als ein Vorladungspotential, d. h. höher als ein vor der Aktivierung der Zeilenleitung WL&sub0; vorliegender Pegel. Wird jedoch zum Zeitpunkt der Wahl der Zeilenleitung WL&sub0; die Zeilenleitung WL&sub1;&sub0; ebenfalls angewählt, um den Transistor Q&sub1;&sub0; in den leitenden Zustand zu bringen, so wird die vom Kondensator C&sub1; gespeicherte Ladung über die Spaltenleitung BL&sub1; und den Transistor Q&sub1;&sub0; in einen Masseanschluß entladen, so daß das Potential der Spaltenleitung BL&sub1; auf einen niedrigeren Pegel geht als das zum Zeitpunkt der Vorladung vorliegende Potential. Wird in diesem Status der Leseverstärker 10 angesteuert, können die Spaltenleitungen BL&sub1; und &sub1; auf den niedrigen bzw. hohen Potentialpegel gelegt werden. Bei wieder auf den hohen Potentialpegel gelegtem Zeilenadreßabtastsignal RAS werden die beiden Zeilenleitungen WL&sub0; und WL&sub1;&sub0; in den nicht anwählbaren Zustand gebracht, um das Einschreiben der Daten "0" in die Speicherzelle MC&sub1; zu gestatten. In ähnlicher Weise werden sämtliche Daten "0" gleichzeitig in die Speicherzellen der entsprechenden Zeilenleitung, die mit der Zeilenleitung WL&sub0; verbunden sind, geschrieben.
  • Obwohl das Halbleiterspeichergerät mit seiner Funktion, sämtliche Daten "0" gleichzeitig in die Speicherzellen der entsprechenden Zeilenleitung zu schreiben, beschrieben worden ist, kann es gleichermaßen in dem Fall angewendet werden, in dem Daten "0" in die zugehörigen Zellen der Zeile rückgeschrieben werden, wenn die zugehörigen Zelldaten "0" sind.
  • Wird andererseits das Datum "1" in die Speicherzelle MC&sub1; geschrieben, brauchen nur die Zeilenleitungen WL&sub1; und WL&sub1;&sub1; gleichzeitig angewählt zu werden. Mit dem in der Speicherzelle MC&sub1; gespeicherten Datum "0" fällt das Potential der Spaltenleitung BL&sub1; bei Anwahl der Zeilenleitung WL&sub0; auf einen vorbestimmten Pegel ab, welcher durch eine Kapazitätsteilung am Platz der Speicherzelle MC&sub1; und der Spaltenleitung BL&sub1; bestimmt wird. Da jedoch die Zeilenleitung WL&sub1;&sub1; aktiviert ist, wird der Transistor Q&sub1;&sub1; eingeschaltet (ON), wodurch die Spaltenleitung &sub1; auf einen niedrigeren Pegel gelegt wird als der der Spaltenleitung BL&sub1;. Mit der anschließenden Ansteuerung des Leseverstärkers 10 werden die Spaltenleitungen BL&sub1; und &sub1; auf den hohen bzw. niedrigen Potentialpegel gelegt. Es ist deshalb möglich, "1" in die Speicherzelle MC&sub1; zu schreiben. Da ursprünglich das Datum "1" in der Speicherzelle MC&sub1; gespeichert ist, versteht es sich von selbst, daß das Rückschreiben des Datums "1" weiter vereinfacht werden kann.
  • Obwohl die Beschreibung anhand der Speicherzelle MC&sub1; auf der Seite der Spaltenleitung BL&sub1; erfolgt ist, gilt das gleiche auch für die Speicherzelle MC&sub2; auf der Seite der Spaltenleitung &sub1;.
  • Beim obenbeschriebenen Speichergerät können dieselben Daten gleichzeitig in alle Zellen einer Zeile während eines normalen RAS-Zyklus rückgeschrieben werden. Da das vorliegende Halbleiterspeichergerät nicht dem Typ entspricht, bei dem die Daten nicht zwangsweise aus einem Einschreibpuffer in die Speicherzellen rückgeschrieben werden, braucht die Stromtreiberkapazität dieses Puffers nicht auf einen unnötig hohen Wert eingestellt zu werden. Es ist möglich, eine Datenrückschreiboperation mit hoher Geschwindigkeit aus zuführen, ohne daß dabei eine spannungsquelleninduzierte Störung auftritt, große Einschreibpuffer und dergl. gebraucht werden.
  • Bei der normalen Datenschreiboperation brauchen nur die normalen Zeilenleitungen ohne Anwahl der Datenrückschreibleitungen WL&sub1;&sub0; und WL&sub1;&sub1; angewählt zu werden. Eine ähnliche Datenrückschreiboperation kann selbst in dem Fall durchgeführt werden, in dem der Anschluß 14 des Datenrückschreibtransistors mit einem positiven Spannungsquellenanschluß anstelle des Masseanschlusses verbunden ist. In diesem Fall sind jedoch die Inhalte der Rückschreibdaten bei Anwahl der Zeilenleitungen WL&sub1;&sub0; und WL&sub1;&sub1; umgekehrt zu den oben beschriebenen.
  • In einer praktischen Anwendung werden die erste und zweite Zeilenleitung WL&sub1;&sub0; und WL&sub1;&sub1; für die Datenrückschreiboperation verwendet, wie in den Fig. 6 und 8 für eine geänderte Schaltungsstruktur des herkömmlichen Speichergeräts dargestellt. Wie in der Fig. 8 gezeigt, resultiert das Hinzufügen der obengenannten Nur-Schreibleitungen zum geänderten Speichergerät in Spaltenleitungen BL und mit verschiedener Länge und damit in einer unausgeglichenen statischen Kapazität relativ zu den entsprechenden Spaltenleitungen. Dies verursacht hinsichtlich der Detektorfunktion des Leseverstärkers 10 einen ungünstigen Pegel. Dies ist die normale Funktionsweise. Wird der Flash-Schreibmodus im WE-Status bei Abfalls des Abtastsignals RAS gewählt, so wird die Zeilenleitung WL&sub1;&sub0; ebenfalls angewählt, bis der Leseverstärker 10 aktiviert wird. Wie aus der Fig. 7 zu ersehen ist, werden deshalb Schalttransistoren Q7 und Q8 zwischen den Spaltenleitungen und den Nur-Schreibleitungen mit festem Datum eingeschaltet und, mit Ausnahme des Falls, in dem die festen Daten unter Verwendung der obigen Zeilenleitungen im Flash-Modus eingeschrieben werden, werden die obengenannten Transistoren ausgeschaltet (OFF), um eine mögliche unausgeglichene statische Kapazität relativ zu den entsprechenden Spaltenleitungen zu verhindern. Dadurch wird die Verschlechterung des "Lesepegels" verbessert. In diesem Zusammenhang sei angemerkt, daß die obengenannten so eingefügten Transistoren vom MOS-Typ sind und daß die Schreibdatenzufuhranschlüsse geerdet oder mit einem positiven Spannungsanschluß gekoppelt sind. Wie in der Fig. 8 dargestellt, kann ein Puffer A mit dem Dateneingangsanschluß zum Empfang eines Eingangssignals gekoppelt werden.
  • Wie aus der Fig. 9 zu ersehen ist, empfängt eine Signalleitung F/WG, welche mit den Gates der Schalttransistoren Q&sub7; und Q&sub8; verbunden ist und von diesen gemeinsam benutzt wird, ein Gate-Eingangssignal während der Flash-Schreibzeit und wird zum Zeitpunkt des Flash-Schreibmodus unmittelbar nach der Anwahl der Zeilenleitung angewählt. Die Signalleitung F/WG dient zur Bereitstellung eines Steuersignals zur WG-Datenübertragung an die obengenannten Schalttranistoren.
  • Unter Bezugnahme auf die Fig. 9 wird nunmehr erläutert, wie Daten "1" in alle Zellen der Zeilenleitung WL&sub0; zu schreiben sind. Die dort einzuschreibenden Daten werden vor Beginn des Einschreibzyklus bestimmt. In diesem Fall geht ein Invertereingangssignal F/WDIN nach "LOW", da Daten "1" in die zugehörigen Zellen geschrieben werden. In diesem Fall ist die Zeilenleitung WL&sub0; angewählt. Vor der Ansteuerung des Leseverstärkers 10 geht das Signal F/WG nach "HIGH", und das Potential der Spaltenleitung BL wird aufgrund der Treiberkapazität eines Inverters A&sub1; angehoben. Danach wird der Leseverstärker 10 angesteuert, so daß das Potential der Spaltenleitung bestimmt wird. Das Potential der Spaltenleitung wird natürlich gleich einem Spannungsquellenpotential, und die angewählte Zeilenleitung WL&sub0; wird in den nicht gewählten Zustand gebracht. Das Datum "1" wird in den entsprechenden Zellkondensator C&sub1; geschrieben.
  • Sind Daten "0" in alle Zellen einer Zeilenleitung gleichzeitig zu schreiben, so geht das Eingangssignal F/WDIN am Inverter A&sub1; nach "HIGH", wodurch die vorgenannte Schreiboperation erfolgen kann.
  • Entsprechend der vorliegenden Erfindung erhält man-ein Halbleiterspeichergerät, insbesondere einen Bildspeicher, welcher Daten mit hoher Geschwindigkeit zurückschreiben kann, ohne daß eine spannungsquelleninduzierte Störung auftritt oder große Einschreibpuffer erforderlich sind.

Claims (6)

1. Halbleiterspeichergerät, welches folgendes umfaßt:
ein Paar Spaltenleitungen (BL&sub1;, &sub1;), mit den zugehörigen Spaltenleitungen verbundene Speicherzellen (MC&sub1;, MC&sub2;), einen mit dem Spaltenleitungspaar verbundenen und die Leitungen dieses Spaltenleitungspaares während der Datenschreibdauer auf entgegengesetzte Potentialpegel steuernden Leseverstärker (10) und Zeilenleitungen (WL&sub0;, WL&sub1;) zur gleichzeitigen Anwahl der mit dem Spaltenleitungspaar verbundenen Speicherzellen durch ein entsprechendes Adreßsignal,
eine Schreibeinrichtung, einschließlich Schalttransistoren (Q7, Q8) zum Schreiben der Daten "1" oder "0" in die Speicherzellen (MC&sub1;, MC&sub2;);
wobei das Spaltenleitungspaar (BL&sub1;, BL&sub1;) mit entsprechenden Schreibdatenzufuhranschlüssen (IN, IN) über die Schalttransistoren verbunden ist, welche zum Zeitpunkt des Datenschreibens eingeschaltet (ON) und sonst ausgeschaltet (OFF) sind, dadurch gekennzeichnet, daß
einer der Schreibdatenzufuhranschlüsse (IN, ) mit einem entsprechenden der Schalttransistoren (Q7, Q8) über eine Inverter (A&sub1;) verbunden ist, welcher mit Einschreibdaten beliefert wird, und der andere der Schreibdatenzufuhranschlüsse (IN, ) in einen potentialfreien Zustand gebracht wird.
2. Halbleiterspeichergerät gemäß Anspruch 1, dadurch gekennzeichnet, daß die Strompfade von Schalttransistoren (Q10, Q11) zwischen dem Spaltenleitungspaar (BL&sub1;, &sub1;) und deren mit einem Zufuhranschluß (14) mit festem Potential gekoppelten Verbindungsknoten eingeschaltet sind, an welchen ein positives Versorgungsspannungspotential oder ein Erdungspotential gelegt wird, und der erste und zweite Schalttransistor (Q10, Q11) mit ihren Gates mit einer ersten und zweiten Rückschreibzeilenleitung (WL&sub1;&sub0;, WL&sub1;&sub1;) verbunden sind, welche unabhängig von den Zeilenleitungen angewählt werden kann.
3. Halbleiterspeichergerät gemäß Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Speicherzellen (MC&sub1;, MC&sub2;) jeweils einen Transistor (Q1 oder Q2) und einen Kondensator (C&sub1; oder C&sub2;) umfassen.
4. Halbleiterspeichergerät gemäß Anspruch 1, dadurch gekennzeichnet, daß die Schreibdatenzufuhranschlüsse (IN, ) geerdet oder mit einem positiven Spannungsquellenanschluß verbunden sind.
5. Halbleiterspeichergerät gemäß Anspruch 1, dadurch gekennzeichnet, daß eine gemeinsame Signalleitung (F/WG) mit den Gates der Schalttransistoren (Q7, Q8) verbunden ist.
6. Halbleiterspeichergerät gemäß Anspruch 5, dadurch gekennzeichnet, daß dann, wenn ein Potential der gemeinsamen Leitung (F/WG) im Anschluß an die Anwahl der Spalten- und Zeilenleitungen einen vorgegebenen Pegel annimmt, und ein Potential der Spaltenleitung (BL) einen vorgegebenen Pegel annimmt, der Leseverstärker das Potential der Spaltenleitung auf einen vorgegebenen Pegel legt, um das Schreiben vorgegebener Daten "0" oder "1" in die zugehörigen Zellen zu gestatten.
DE3850483T 1987-12-21 1988-12-14 Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist. Expired - Fee Related DE3850483T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP62323083A JPH01165093A (ja) 1987-12-21 1987-12-21 半導体メモリ
JP63001653A JPH0752577B2 (ja) 1988-01-07 1988-01-07 半導体メモリ

Publications (2)

Publication Number Publication Date
DE3850483D1 DE3850483D1 (de) 1994-08-04
DE3850483T2 true DE3850483T2 (de) 1994-10-20

Family

ID=26334927

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3850483T Expired - Fee Related DE3850483T2 (de) 1987-12-21 1988-12-14 Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist.

Country Status (5)

Country Link
US (1) US5075887A (de)
EP (1) EP0321847B1 (de)
KR (1) KR920007444B1 (de)
DE (1) DE3850483T2 (de)
MY (1) MY103940A (de)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69025284T2 (de) * 1989-12-01 1996-06-27 Matsushita Electronics Corp Halbleiterspeicher dynamischen Typs
EP0446847B1 (de) * 1990-03-12 1998-06-17 Nec Corporation Halbleiterspeicheranordnung mit einem verbesserten Schreibmodus
JPH0821233B2 (ja) * 1990-03-13 1996-03-04 株式会社東芝 画像メモリおよび画像メモリからデータを読み出す方法
JPH0430388A (ja) * 1990-05-25 1992-02-03 Oki Electric Ind Co Ltd 半導体記憶回路
JPH04188493A (ja) * 1990-11-22 1992-07-07 Mitsubishi Electric Corp 半導体ダイナミックｒａｍ
JP3084801B2 (ja) * 1991-06-27 2000-09-04 日本電気株式会社 半導体メモリ装置
JPH11120797A (ja) * 1997-10-15 1999-04-30 Toshiba Microelectronics Corp 強誘電体メモリ及びそのスクリーニング方法
US7092280B2 (en) * 2004-11-22 2006-08-15 International Business Machines Corp. SRAM with dynamically asymmetric cell

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5785255A (en) * 1980-11-17 1982-05-27 Nec Corp Memory storage for integrated circuit
US4567578A (en) * 1982-09-08 1986-01-28 Harris Corporation Cache memory flush scheme
JPS5958689A (ja) * 1982-09-28 1984-04-04 Fujitsu Ltd 半導体記憶装置
JPS6148192A (ja) * 1984-08-11 1986-03-08 Fujitsu Ltd 半導体記憶装置
EP0189700A3 (de) * 1984-12-28 1988-04-27 Thomson Components-Mostek Corporation Statischer Speicher mit schnellem Nullsetzen
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
JPS6265288A (ja) * 1985-09-17 1987-03-24 Matsushita Electric Ind Co Ltd 半導体記憶装置
JPS62121997A (ja) * 1985-11-22 1987-06-03 Hitachi Vlsi Eng Corp ダイナミツク型ｒａｍ
US4837746A (en) * 1985-12-04 1989-06-06 Advanced Micro Devices, Inc. Method and apparatus for resetting a video SRAM
JPS62184693A (ja) * 1986-02-10 1987-08-13 Hitachi Vlsi Eng Corp 半導体記憶装置
JPS62197992A (ja) * 1986-02-25 1987-09-01 Mitsubishi Electric Corp ダイナミツクｒａｍ
US4789967A (en) * 1986-09-16 1988-12-06 Advanced Micro Devices, Inc. Random access memory device with block reset
JPS63247997A (ja) * 1987-04-01 1988-10-14 Mitsubishi Electric Corp 半導体記憶装置
JPH0821234B2 (ja) * 1988-01-14 1996-03-04 三菱電機株式会社 ダイナミック型半導体記憶装置およびその制御方法

Also Published As

Publication number Publication date
US5075887A (en) 1991-12-24
EP0321847B1 (de) 1994-06-29
KR890010916A (ko) 1989-08-11
KR920007444B1 (ko) 1992-09-01
EP0321847A2 (de) 1989-06-28
DE3850483D1 (de) 1994-08-04
MY103940A (en) 1993-10-30
EP0321847A3 (de) 1991-11-06

Similar Documents

Publication Publication Date Title
DE69129895T2 (de) Halbleiterspeicher mit Spaltenausgleichung eines Datenwechsels während eines Schreibzykluses
DE69524844T2 (de) Speicherdaten-Sicherung für ferroelektrischen Speicher
DE3887109T2 (de) Halbleiterspeichervorrichtung mit einer gleichzeitigen Löschfunktion für einen Teil der Speicherdaten.
DE69128021T2 (de) Lese-/Schreibe-Speicher mit einem verbesserten Schreibtreiber
DE4222273C2 (de) Zweikanalspeicher und Verfahren zur Datenübertragung in einem solchen
DE3884859T2 (de) Dynamische Speicherschaltung mit einem Abfühlschema.
DE69724327T2 (de) Leistungsreduzierung während eines Blockschreibens
DE69325838T2 (de) Halbleiter-FIFO-Speicher
DE4214970C2 (de) Halbleiterspeichereinrichtung und Betriebsverfahren dafür
DE69424014T2 (de) Burstmode-Auffrischung für DRAMs
DE69419575T2 (de) Integrierte Halbleiterschaltungsanordnung
DE69219971T2 (de) Adressiersystem ohne Mehrfachauswahl von Wortleitungen
DE69630268T2 (de) Datenleseschaltung einer nichtflüchtigen Halbleiterspeicheranordnung
DE3534356A1 (de) Halbleiter-speichervorrichtung
DE69420771T2 (de) Adressenpuffer
DE4129875A1 (de) Dynamische direktzugriffsspeichereinrichtung mit einem testmodusbetrieb und betriebsverfahren hierfuer
DE69418521T2 (de) Nichtflüchtige Speicheranordnung
DE69421108T2 (de) Halbleiterspeicheranordnung und Speicher-Initialisierungsverfahren
EP0282976B1 (de) Verfahren und Schaltungsanordnung zum parallelen Einschreiben von Daten in einen Halbleiterspeicher
DE69521656T2 (de) Dynamischer Speicher
DE3685889T2 (de) Halbleiterspeicheranordnung.
DE3850483T2 (de) Halbleiterspeicher, der fähig zur Verbesserung der Datenwiedereinschreibgeschwindigkeit ist.
DE19580583C2 (de) Cache-Speicher mit pseudo-statischer Vier-Transistor-Speicherzelle
EP0991079B1 (de) Integrierter Speicher
DE69500009T2 (de) Nichtflüchtiger programmierbarer Flip-Flop mit Verminderung von parasitären Effekten beim Lesen für Speicherredundanzschaltung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee