DE3534356A1

DE3534356A1 - Halbleiter-speichervorrichtung

Info

Publication number: DE3534356A1
Application number: DE19853534356
Authority: DE
Inventors: Hidetoshi Fucyu Tokio/Tokyo Iwai; Kazuyuki Kodaira Tokio/Tokyo Miyazawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-09-26
Filing date: 1985-09-26
Publication date: 1986-04-03
Anticipated expiration: 2005-09-27
Also published as: GB2165378A; JPS6177946A; HK40590A; GB2165378B; US5047983A; KR860002824A; DE3534356C2; KR930004623B1; GB8523059D0

Description

BESCHREIBUNG

Die Erfindung betrifft eine für integrierte Halbleiterschaltungen und Halbleiterspeichervorrichtungen anwendbare Technologie und insbesondere eine Technik für eine Halbleiterspeichervorrichtung, die beispielsweise mit Ersatz-Speicherspalten oder Ersatz-Speicherzeilen und einer Redundanzschaltung versehen ist.

In einer Halbleiterspeichervorrichtung, beispielsweise einem RAM (Random Access Memory/Speicher mit wahlfreiem Zugriff), wird die Verringerung der Ausbeute aufgrund eines Fehlerbits oder des Auftretens eines Fehlers an einer Wortleitung, wie z.B. einer Unterbrechung oder einem Kurzschluß, wahrscheinlicher, wenn die Kapazität der Speicheranordnung .ansteigt. Um diese Ausbeute zu verbessern, wurde vorgeschlagen, eine Redundanzschaltung vorzusehen, die das Problem des Fehlerbits oder der defekten Wortleitung dadurch löst, daß an die Stelle der fehlerbehafteten Elemente eine Ersatz-Speicherspalte oder eine Ersatz-Speicherzeile tritt, die für eine das Fehlerbit enthaltende Spalte oder Zeile oder die defekte Wortleitung in einer Speicheranordnung getrennt vorbereitet wird.

Ein von den Erfindern entwickeltes System mit einem derartigen Redundanzschaltungsaufbau enthält eine Einrichtung für das Setzen einer Adresse einer Speicherspalte oder einer Speicherzeile, die das Fehlerbit enthält (im folgenden "Fehleradresse" genannt), und eine Adress-Vergleicherschaltung, die die in der genannten Einrichtung gesetzte Fehleradresse mit einer Eingabeadresse vergleicht. Darin wird eine Ersatz-Speicherspalte oder eine Ersatz-Speicherzeile statt der regulären Speicherspalte oder Speicherzeile gewählt, wenn die genannten zwei Adressen miteinander übereinstimmen.

Figur 1 zeigt schematisch den Aufbau dieses Systems.

ORIGINAL INSPECTiD

In Figur 1 bezeichnet Bezugs ziffer 1 einen Adresspuffer, der interne Adressignale axi und axi bildet, die auf einem von einer externen Einrichtung eingegebenen Adressignal Axi basieren, und Bezugsziffer 2 einen Adressdecoder, der die von dem Adresspuffer 1 zugeführten internen Adressignale axi und axi decodiert. Bezugsziffer 3 bezeichnet eine Adress-Vergleicherschaltung, die eine Einrichtung zum Setzen einer Fehleradresse beinhaltet. Diese Schaltung vergleicht die vom Adresspuffer 1 zugeführten internen Adressignale axi und axi mit einer Fehleradresse, die im Vorhinein in der Einrichtung zum Setzen der Fehleradresse gesetzt wurde, und liefert ein Koinzidenzsignal 4>sj, wenn die Adressignale und die Fehleradresse vollständig miteinander übereinstimmen. Eine Schaltung 4 zum Bilden eines Auswahlsignals liefert ein Redundanz-Auswahlsignal <£xsj für die Wahl einer Ersatz-Speicherzeile, wenn ihr das Koinzidenzsignal ii>sj zugeführt wird. Zu diesem Zeitpunkt wird kein Auswahlsignal Φχ^ ausgegeben. Ein Wortleitungs-Treiber 5s, der in Entsprechung zu der für die Speicherzeile der Fehleradresse einzusetzenden Ersatz-Speicher zeile ausgelegt ist, wird von dem Redundanz-Auswahlsignal <fxsj angesteuert. Als Folge davon wird eine Wortleitung der Ersatz-Speicherzeile gewählt.

Wenn keine Koinzidenz der Adressen erfaßt wird, wird das Signal «fxsj nicht ausgegeben. In diesem Falle liefert die Schaltung 4 zur Bildung eines Auswahlsignals das Auswahlsignal Φχϊj. Dabei wird ein von dem Decoder 2 gewählter Wortleitungstreiber 5 angesteuert. Als Folge davon wird eine reguläre Wortleitung gewählt.

In der Redundanzschaltung eines derartigen Adress-Vergleichssystems wird die Vergleichsoperation für die vom Adresspuffer 1 zugeführten internen Adressignale axi, axi nicht nur dann durchgeführt, wenn eine Ersatz-Speicherzeile gewählt wird, sondern auch, wenn eine reguläre Speicherzeile gewählt wird. Dadurch wird die Zugriffszeit um die Zeitspanne verlängert, die für den Vergleich der

Adressen erforderlich ist.

Die Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Halbleiterspeichervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise überwunden werden. Eine speziellere Aufgabe liegt darin, in einer mit einer Redundanzschaltung versehenen Halbleiterspeichervorrichtung die Zugriffszeit zu verkürzen.

Die genannten und weitere Aufgaben sowie charakteristisehe Merkmale der Erfindung werden aus der folgenden Beschreibung von Ausführungsbeispielen und den anliegenden Zeichnungen deutlich.

Die typischen Merkmale einer erfindungsgemäßen Vorrichtung werden im folgenden kurz zusammengefaßt: Ein Ausgang des Adresspuffers ist mit einer relativ großen Last verbunden, die eine relativ lange Verbindungsleitung und einen Adressdecoder aufweist. Der Adresspuffer ist daher so ausgelegt, daß seine Endstufe ein großes Lastansteuervermögen aufweist. Im Gegensatz dazu können die der Adress-Vergleicherschaltung zugeführten internen Adressignale von einer Schaltung gebildet werden, die kein derartig hohes Ansteuervermögen erfordert. Unter Berücksichtigung dieser Tatsache löst die Erfindung die oben genannte Aufgabe der Erhöhung der Speichergeschwindigkeit durch ein System, in dem ein der Adress-Vergleicherschaltung zuzuführendes Adressignal von einer Vorstufe des Adresspuffers ausgegeben wird, der eine mehrstufige Verstärkerschaltung aufweist, wodurch der Ausgangstakt eines von einer Adress-Vergleicherschaltung abgegebenen Diskriminierungssignals beschleunigt wird.

Bevorzugte Ausführungsbeispiele der Erfindung werden im folgenden unter Bezugnahme auf die anliegenden Zeichnungen im einzelnen erläutert. In den Zeichnungen zeigen Figur 1 ein Blockdiagramm eines Beispiels für den Aufbau eines Zugriffssystems einer mit einer Redundanzschaltung versehenen Halbleiter-Speichervorrichtung;

Γ ο

Figur 2 ein Blockdiagramm eines Ausführungsbeispiels der vorliegenden Erfindung in Anwendung auf einen mit der Redundanzschaltung versehenen dynamischen RAM;

Figur 3 ein Schaltbild einer Adress-Vergleicherschaltung; Figur 4 ein Schaltbild eines beispielhaften Aufbaus eines Adresspuffers;

Figur 5 ein Ablaufdiagramm zur Darstellung des zeitlichen Verlaufes eines Diskriminierungssignals und eines Wortleitungs-Auswahlsignals, wie sie von der Adress-Vergleicherschaltung ausgegeben werden;

Figur 6 ein Schaltbild eines Beispiels eines Adressdecoders; Figur 7 ein Blockschaltbild des Hauptteils eines zweiten Ausführungsbeispiels der Erfindung; Figur 8 ein Schaltbild für ein Beispiel eines Vor-Decoders; Figur 9 ein Blockschaltbild des Hauptteils eines dritten Ausfühii.ungsbeispiels der vorliegenden Erfindung; und

Figur 10 den Schaltungsaufbau eines konkreten Beispiels davon. Ausführungsbeispiel 1

Figur 2 zeigt ein erstes Ausführungsbeispiel der Erfindung, in dem diese auf einen dynamischen RAM mit peripheren CMOS-Schaltungen Anwendung findet.

In dieser Figur bezeichnen die Bezugsziffern 1a und 1b einen Zeilen- bzw. Spalten-Adresspuffer, die die in einem Multiplex-System von einer externen Einrichtung zugeführten Adressignale Axi und Ayi empfangen und interne komplementäre Adressignale axi, axi bzw. ayi, ayi bilden. Die Bezugsziffern 2a und 2b bezeichnen einen Zeilen- bzw. einen Spalten-Adressdecoder, die für den Empfang der vom Zeilen-Adresspuffer 1a und vom Spalten-Adresspuffer 1b zugeführten internen komplementären Adressignale axi, axi und ayi, ayi vorgesehen sind und ein Wortleitungs-Auswahlsignal bzw. ein Datenleitungs-Auswahlsignal bilden. Die von dem Zeilen-Adressdecoder 2a gebildeten XVortleitungs-Auswahlsignale werden einem Wortleitungstreiber 5 zugeführt, wodurch der in Entsprechung zur Adresse Axi aus-

. ORIGINAL INSPECTiD

gelegte Wortleitungstreiber ausgewählt und seine Ansteuerung ermöglicht wird. Die von dem Spalten-Adressdecoder 2b gebildeten Datenleitungs-Auswahlsignale werden einem Spaltenschalter und Leseverstärker 7 zugeführt, die für jede Datenleitung in einer Speicheranordnung 6 vorgesehen sind.

Die Speicheranordnung 6 ist aus den bekannten MOS-Speicher zellen aufgebaut, die jeweils aus einem Speicherkondensator und einem Adressauswahl-MOSFET (Feldeffekttransistor mit isolierter Gateelektrode) gebildet sind (dieser Aufbau ist in der Figur nicht detailliert dargestellt) , wobei die Speicherzellen in Form einer fatrix angeordnet sind. Für jede Datenleitung in dieser Speicheranordnung 6 sind ein Leseverstärker, ein Datenleitungs-Vorladeschaltkreis, der in der Figur nicht gezeigt ist, sowie ein Spaltenschalter 7 vorgesehen.

Beim Lesen der Daten wird jede Datenleitung der Speicheranordnung 6 durch den nicht gezeigten Vorladeschaltkreis auf einen Vorladepegel gesetzt. In anderen Worten wird jeder Datenleitung ein Referenzpotential gegeben, das für die Operation des Leseverstärkers 7 erforderlich ist. Im folgenden werden mit einer gewählten Wortleitung die Daten in einer Speicherzelle auf die jeweilige Datenleitung gegeben. Die auf die Datenleitung gegebenen Daten werden durch den Betrieb des Leseverstärkers 7 verstärkt. Ein vom Leseverstärker verstärktes Datensignal von der Datenleitung wird einem Hauptverstärker 9 durch den Spaltenschalter 7 zugeführt, der durch das vom Spalten-Adressdecoder 2b gelieferte Auswahlsignal auf EIN geschaltet wird. Die aus der Speicheranordnung 6 gelesenen Daten werden vom Hauptverstärker 9 verstärkt und durch einen Ausgangspuffer 10 an einen Eingangs/Ausgangs-Anschluß 11 geliefert. Beim Schreiben werden die an den Eingangs/Ausgangs-Anschluß TI gelieferten Daten von einem Eingangspuffer 12 angenommen und in eine von den Adressdecodern 2a und 2b gewählte Speicherzelle in der Speicheranordnung 6 geschrieben.

ORIGINAL

Auf einer Seite der Speicheranordnung 6 sind Ersatz-Speicher zeilen 6s vorgesehen. Obwohl für den vorgesehenen Zweck auch eine Ersatz-Speicherzeile 6s genügen könnte, ist in diesem Ausführungsbeispiel eine Vielzahl derartiger Zeilen angeordnet.

Die Ersatz-Speicherzeilen 6s bilden im wesentlichen einen Teil der Speicheranordnung 6. Jede Wortleitung der Ersatz-Speicherzeile 6s, die in der Figur nicht gezeigt ist, ist von den jeweiligen Wortleitungen der Speicheran-Ordnung 6 getrennt, während jede Datenleitung der Ersatz-Speicher zeile 6s gemeinsam mit den jeweiligen Datenleitungen der Speicheranordnung 6 ausgebildet ist.

Bezugsziffer 3 bezeichnet eine Adress-Vergleicherschaltung, in der eine Speichereinrichtung vorgesehen ist, die die Adresse einer Wortleitung mit einem Defekt, beispielsweise einem Fehlerbit oder Unterbrechung, speichern kann. Diese Schaltung vergleicht ein von außen eingegebenes Adressignal mit einem im Inneren gespeicherten Adressignal und erfaßt, ob die Eingabeadresse mit der Fehleradresse übereinstimmt oder nicht. Die in dieser Adress-Vergleicherschaltung 3 vorgesehene Adress-Speichereinrichtung h.at den gleichen Aufbau wie eine bekannte Adress-Speichereinrichtung, die mit einem Programmelement, beispielsweise einem Schmelzelement;, versehen und so ausgelegt ist, daß die Fehleradresse durch Trennen des Programmelements oder durch Veränderung seines Widerstandswerts gesetzt werden kann. Darüber hinaus ist diese Adress-Vergleicherschaltung 3 so aufgebaut, daß die Eingabeadresse Bit für Bit mit der Fehleradresse verglichen wird und daß von dieser Schaltung ein Diskriminierungssignal <i>sj auf niedrigem Pegel geliefert wird, wenn alle Bits mit den Bits der gesetzten Fehleradresse übereinstimmen.

Figur 3 zeigt ein konkretes Beispiel der Adress-Vergleicherschaltung 3 zusammen mit dem eines Schaltkreises 4, der ein Auswahlsignal bildet und später beschrieben wird.

ORIG'NA«,

- 11 - ο £ ο / ^ r: o

Die Adress-Vergleicherschaltung 3 weist Adressignal-Auswahlschaltungen 3a- bis 3a und eine Decoder-Schaltung 3b auf.

Die Adressignal-Auswahlschaltung 3a- umfaßt beispielsweise ein Schmelzelement FU, das aus einer Polysiliziumschicht gebildet ist und als ein Programmelement dient, einen MOSFET Q1 für das Programm, ein Widerstandselement R, eine Schaltung CFC zur Bildung eines komplementären Signals und Adressignal-Auswahl-MOSFETs Q2 und Q3. Die Programmierung durch das Schmelzelement FU wird so durchgeführt, daß eine Spannung, die im Grunde gleich einer Quellenspannung Vcc ist, auf einem gemeinsamen Programmanschluß PD eingeprägt wird, während auf dem Gate-Anschluß des MOSFET Q1 ein Adressignal eingeprägt wird. Die Schaltung CFC gibt komplementäre Signale PO, PO aus, die dem Leitungszustand des Schmelzelements FU entsprechen. Die komplementären Signale PO und PO setzen einen der MOSFETs Q2 und Q3 in den EIN-Zustand und den anderen in den AUS-Zustand. Durch diese MOSFETs Q2 und Q3 wird eines der komplementären Adressignale ax- oder ax. gewählt. Ist beispielsweise das Schmelzelement FU getrennt, wird das Signal PO hoch, und der MOSFET Q2 schaltet auf EIN. Dadurch wählt die Auswahlschaltung 3a- das Adressignal ax.. Die Adressignal-Auswahlschaltung 3a hat denselben Aufbau wie die eben beschriebene Schaltung.

Die Ausgaben der Adressignal-Auswahlschaltungen 3a. bis 3a nehmen alle einen hohen Wert an, wenn die Adresssignale ax., ax. bis ax , ax abzusetzende Adressen angeben, während zumindest eine von ihnen einen niedrigen Pegel annimmt, wenn dies nicht der Fall ist.

Wie in der Figur gezeigt, umfaßt die Decoderschaltung 3b einen Vorlade-MOSFET Q4, Eingangs-MOSFETs Q5 bis Q6, die im wesentlichen eine NAND-Schaltung bilden, sowie eine CMOS-Inverterschaltung IV1. Die Ausgabe Φξ der Decoder-Schaltung 3b wird hoch, wenn die Adressignale ax., ax. bis ax , ax

ORIQJNAL INSPECTlD

abzusetzende Adressen angeben, da alle Eingangs-MOSFETs Q5 bis Q6 in Antwort darauf auf EIN schalten. Im Gegensatz dazu nimmt die Ausgabe Φβ den niedrigen Pegel an, wenn die Adressignale nicht die genannte Adresse angeben, da zumindest einer der MOSFETs Q5 bis Q6 auf AUS schaltet.

Nach diesem Ausführungsbeispiel wird die beschriebene Adress-Vergleicherschaltung 3 nicht mit der Ausgabe der Endstufe des Zeilen-Adresspuffers 1a, sondern mit komplementären Adressignalen axi' und axi ·. versorgt, die durch die Pegelkonversion des Adressignals Axi gebildet und der Vorstufe des Puffers 1a entnommen werden. Die Adress-Vergleicherschaltung 3 führt den Vergleich mit einer Fehleradresse auf Grundlage dieser komplementären Adressignale axi¹ und axi¹ durch.

Der Adresspuffer 1a nach diesem Ausführungsbeispiel

umfaßt entsprechend Figur 4 eine Vielzahl von CMOS-Invertern IV1 bis IV7, die in Kaskade geschaltet sind, obwohl die Erfindung nicht auf diese Konfiguration beschränkt ist. Eine derartige Kaskadenschaltung aus einer Vielzahl von Schaltungen wurde aus folgenden Gründen gewählt:

Der in Figur 2 gezeigte Zeilen-Adressdecoder 2a weist eine Vielzahl von Decoder-Schaltungseinheiten auf, die beispielsweise jeweils aus einer NAND-Schaltung und einer Inverterschaltung als einem Puffer aufgebaut sind, der eine Ausgabe von der vorhergehenden Einheit empfängt. Dies ist jedoch nicht im Detail in der Figur dargestellt. Jede Decoder-Schaltungseinheit decodiert die von dem Zeilen-Adresspuffer 1a zugeführten Adressignale axi, axi, die aus mehreren Bits bestehen, und liefert ein darauf basierendes Decoder-Signal. Die Anzahl der Decoder-Schaltungseinheiten ist proportional zur Anzahl der Wortleitungen der Speicheranordnung 6 ausgelegt und erhöht sich damit mit einem Anstieg der Kapazität der Speicheranordnung 6. Entsprechend diesem Anstieg wird die Anzahl der Decoder-Schaltungseinheiten erhöht, die durch den Zeilen-Adresspuffer 1a anzusteuern sind. Selbst wenn die Ausgabe einer Decoder-Schaltungseinheit durch den Wortleitungstreiber 5 auf vier Wort-

INSPiCTID

- 13 - ^ o .:: ν- ■: ο ο

leitungen verteilt wird, um die Anzahl der Decoder-Schaltungseinheiten zu verringern, ist eine große Anzahl von Decoder-Schaltungseinheiten erforderlich, beispielsweise 128 für eine Anzahl von 512 Wortleitungen in der Speicheranordnung 6.

Jede Decoder-Schaltungseinheit ist über den Gate- --. Anschluß mit einer Vielzahl von Eingangs-MOSFETs versehen, die Adressignale empfangen, obwohl diese in der Figur nicht gezeigt sind, da die Schaltung selbst in keinem direkten Zusammenhang mit der Erfindung steht. Jeder Eingangs-MOSFET weist eine nicht vernachlässigbare Gate-Kapazität auf. Aus diesem Grund ist mit der Ausgangsleitung des Zeilen-Adresspuffers eine große Kapazität verbunden, die aus der Gate-Kapazität der zahlreichen Eingangs-MOSFETs besteht. Zusätzlich ist die Leiterbahn für die Zuführung des Adressignals an jede Decoder-Schaltungseinheit sehr lang, da die auf einem Halbleiter-Chip gebildete Speicheranordnung 6 relativ große Abmessungen aufweist, und jede Decoder-Schaltungseinheit im Zeilen-Adressdecoder 2a entsprechend einer Wortleitung angeordnet ist. Daraus ergibt sich eine sehr lange Ausgangs-Leiterbahn für den Zeilen-Adresspuffer 1a. Eine derartig lange Leiterbahn hat naturgemäß eine große Streukapazität.

Der Zeilen-Adresspuffer 1a erfordert daher eine beträchtliehe Ansteuerkapazität, so daß er eine durch die genannten Gate-Kapazitäten sowie die Leiterbahn-Kapazität gebildete, sehr hohe kapazitive Last im ausreichenden Maße ansteuern kann.

Die MOSFETs Q21 und Q22, die eine als Endstufe des Puffers in Figur 4 arbeitende Inverter-Schaltung IV9 bilden, müssen einen hinreichend niedrigen EIN-Widerstand haben, um trotz der genannten großen Last eine ausreichend hohe Veränderungsgeschwindigkeit eines Adressignals zu erzielen. Infolgedessen wird die jeweilige Kanal-Breite und Abmessung der MOSFETs Q21 und Q22 vergrößert. Die MOSFETs Q21 und Q22 werden in anderen Worten relativ groß ausgelegt.

In dieser Schaltung ist eine Inverterschaltung IV6 so ausgelegt, daß sie nachteilig eine hohe Eingangskapazität aufweist, die zu ihrer Ansteuerkapazität proportional ist.

Eine Inverterschaltung IV3, die als eine Schaltung zur Pegelunterscheidung und zur Wellenformbildung arbeitet, ist so ausgelegt, daß sie eine relativ kleine Kapazität hat, um die Veränderungsgeschwindigkeit des Adressignals Axi nicht zu beschränken, das daran als ein Eingangssignal anliegt. Die MOSFETs Q9 und Q10, die die Inverterschaltung IV3 aufbauen, sind in anderen Worten klein. Die Inverterschaltung IV3 hat folglich nur eine relativ niedrige Ansteuerkapazität.

Wenn in der Schaltungsanordnung nach Figur 4 auf die Inverterschaltungen IV4 bis IV7 verzichtet wird, so daß die Inverterschaltung IV3 direkt eine Inverterschaltung IV8 ansteuert, wird die Veränderungsgeschwindigkeit eines Ausgangssignals der Inverterschaltung IV3 in hohem Maße durch die große Eingangskapazität der Inverterschaltung IV8 beschränkt. Als Folge davon wird es schwierig, Adressignale axi und axi zu erhalten, die mit hoher Geschwindigkeit auf das Adressignal Axi ansprechen.

Daher werden die Inverterschaltungen IV4 bis IV7 vorgesehen, so daß ein Signal mit einer hohen Ansprechgeschwindigkeit auf das Eingangssignal Axi an die Inverterschaltung IV8 angelegt werden kann, selbst wenn die Ansteuerkapazität der Inverterschaltung IV3 relativ klein ist.

Die Inverterschaltung IV7 ist so aufgebaut, daß sie die Inverterschaltung IV8 in hinreichendem Maße ansteuern kann, und daß sie an der Inverterschaltung IV6, die in der Stufe vor ihr liegt, eine relativ niedrige Last bildet.

Die Inverterschaltung IV6 ist so aufgebaut, daß sie die Inverterschaltung IV7 in der Stufe hinter ihr in hinreichendem Maße ansteuern kann und daß sie eine relativ niedrige Last an der Inverterschaltung IV5 in der Stufe vor ihr bildet.

- is -

Die Inverterschaltungen IV5 und IV4 sind entsprechend aufgebaut.

Der p-Kanal-MOSFET Q21, der eine Komponente der als ein Ausgangspuffer arbeitenden Inverterschaltung IV9 ist, ist mit relativ großen Abmessungen ausgelegt, beispielsweise einer Kanalbreite von 150 ym und einer Kanallänge von 2 ym (im folgenden als 150/2 bezeichnet). Der n-Kanal-MOSFET Q2 2 hat beispielsweise Abmessungen von 75/2, obwohl die Erfindung nicht auf diese Konfiguration beschränkt ist.

Die die Inverterschaltung IV8 bildenden MOSFETs Q19 und Q20 müssen in der Lage sein, die Inverterschaltung IV9 sowie die Decoderschaltung anzusteuern, und sind deshalb mit größeren Abmessungen als die MOSFETs Q21 und Q22 ausgelegt. Die Abmessungen der MOSFETs Q19 und Q20 betragen daher beispielsweise 200/2 bzw. 100/2. Die die Inverterschaltung IV7 bildenden MOSFETs Q17 und Q18 haben beispielsweise die Abmessungen 80/2 bzw. 40/2, die die Inverterschaltung IV6 bildenden MOSFETs Q15 und Q16 die Abmessungen 100/2 bzw. 50/2 und die die Inverterschaltung IV5 bildenden MOSFETs PJ3 und Q14 die Abmessungen 150/2 bzw. 75/2. Die die Inverterschaltung IV3 aufbauenden MOSFETs Q9 und Q10 sind mit den Abmessungen 20/2 bzw. 50/2 ausgelegt, um die Eingabe eines Adressignals Axi beispielsweise auf TTL-I?egel (Transistor-Transistor-Logik) zu ermöglichen. Die die Inverterschaltung IV4 bildenden MOSFETs 0/11 und Q12 haben beispielsweise die Abmessungen 50/2 bzw. 25/2.

Durch das Vorsehen einer Vielzahl von Inverterschaltungen, deren Ansteuerkapazität im wesentlichen in dieser Weise aufeinanderfolgend erhöht wird, wird die Ansprechgeschwindigkeit der Adresspufferschaltung 1a auf Signale verbessert.

Die Ausgaben der Inverter IV8 und IV9 der oben beschriebenen CMOS-Inverter IV3 bis IV9, die die höchste Ansteuerkapazität aufweisen, werden als interne komplementäre

Adressignale axi und axi dem Zeilen-Adressdecoder 2a zuge-INSPECTiD

führt. Der in Figur 1 gezeigten Adress-Vergleicherschaltung 3 werden andererseits als komplementäre Adressignale axi¹ und axi¹ die Ausgaben der Inverter IV5 und IV6 zugeführt, die die Vorstufe des Zeilen-Adresspuffers 1a bilden. In der obigen Schaltkreisanordnung ist der Zeilen-Adressdecoder 2a mit den jeweiligen Ausgängen der die Endstufe des Zeilen-Adresspuffers 1a bildenden Inverter IV8 und IV9 durch eine relativ lange Leiterbahn verbunden, wie sie oben beschrieben wurde. Diese Inverter erfordern daher eine relativ große Ansteuerkapazität. Die Adress-Vergleicherschaltung 3 erfordert im Gegensatz dazu nicht die Ausgabe einer Schaltung mit einer großen Ansteuerkapazität, wie der Inverter IV8 und IV9, da die Schaltung 3 selbst eine relativ niedrige Last bildet. Wie oben beschrieben, können daher die Ausgaben der Inverter IV5 und IV6, die die Vorstufe des Zeilen-Adresspuffers 1a bilden, der Adress-Vergleicherschaltung 3 zugeführt werden. Obwohl die Inverter IV5 und IV6 eine geringere Ansteuerleistung als die Inverter IV8 und IV9 haben, ist die Verzögerungszeit der jeweiligen Ausgaben zum Adressignal Axi gering. Wie durch die gestrichelte Linie in Figur 5C dargestellt, wird daher die Veränderung des Diskriminierungssignals <i>sj und ebenso die Lieferung der Auswahlsignale Φχε j und <I>xij, wie in Figur 5D gestrichelt dargestellt, im Vergleich zu dem Fall beschleunigt, in dem die Ausgaben axi und axi der Inverter IV8 und IV9 als Eingangssignale für die Adress-Vergleicherschaltung 3 verwendet werden. Wenn das Auswahlsignal <l>xsj ausgegeben wird, wird der zu diesem Zeitpunkt durch den Decoder 2a gewählte Wortleitungstreiber 5 angesteuert. Wird das Auswahlsignal $>xij ausgegeben, wird der Ersatz-Wortleitungstreiber 5s angesteuert, und dadurch eine Ersatz-Speicherzeile gewählt. Da die Lieferung der Signale <ä>sj und 9>xij entsprechend obiger Beschreibung nach diesem Ausführungsbeispiel beschleunigt wird, erfolgt auch die Auswahl der Ersatz-Speicherzeile mit hoher Geschwindigkeit. Als Folge davon wird die Zugriffszeit des Speichers verkürzt.

ORIGINAL IHSPECTBD

Während im oben beschriebenen Ausführungsbeispiel eine Zusatz-Speicherzeile 6s parallel zu einer Wortleitung vorgesehen ist, die an die Stelle einer ein Fehlerbit enthaltenden Speicherzeile treten kann, ist es ebenso möglich, eine Ersatz-Speicherspalte und einen Leseverstärker parallel zu einer Datenleitung vorzusehen, so daß die Ersatz-Speicherspalte für eine das Fehlerbit oder ähnliches enthaltende Datenleitung substituiert werden kann. Daneben können auch die Ersatz-Speicherspalte und die Ersatz-Speicherzeile zusammen vorgesehen werden.

Im obigen Ausführungsbeispiel werden zusätzlich auf

Grundlage eines RAS-Signals (Row Address Strobe/Zeilenadress-Strobesignal) und eines CAS-Signals (Spaltenadress-Strobesignal) entsprechende interne Steuersignale gebildet, die von der externen Vorrichtung zugeführt werden. Durch diese internen Steuersignale werden die Adresspuffer 1a und 1b so betrieben, daß sie die Signale Axi und Ayi annehmen, die von einem Multiplexsystem eingegeben werden und daß sie den Takt der Auswahlsignale <£xij und <i>xsj setzen, die von der Schaltung 4 zur Bildung eines Auswahlsignals ausgegeben werden.
Ausführungsbeispiel 2

Im folgenden wird ein zweites Ausführungsbeispiel der Erfindung beschrieben, wobei auf die Figuren 6 bis 8 Bezug 5 genommen wird.

Ein dynamischer RAM nach diesem Ausführungsbeispiel wird durch dieselbe CMOS-Technologie für integrierte Schaltungen wie im ersten Ausführungsbeispiel gebildet.

Nach diesem Ausführungsbeispiel ist in einem peripheren dynamischen CMOS-RAM eine Decoderschaltung aus einer dynamischen Schaltung aufgebaut, um die Anzahl der Schaltungselemente zu verringern, wie beispielhaft in Figur 6 dargestellt. Die Decoderschaltung besteht konkret aus n-Kanal-MOSFETs Q24, Q25, Q26, ..., die in Serie geschaltet sind, und an deren Gate-Anschlüssen interne Adressignale axi, (axi) eingeprägt werden, sowie aus einem p-Kanal-Vorlade-

MOSFET Q23, auf dessen Gate-Anschluß ein Taktsignal Φ gegeben wird. In diesem Aufbau werden durch das Taktsignal Φ die Ausgaben einer Vielzahl von Decoderschaltungen auf einen Vorladepegel (im wesentlichen den Pegel einer Quellenspannung Vcc) gesetzt. Da der Pegel jeder Eingabe axi (axi) hoch ist, nachdem durch das Taktsignal Φ eine Vorlade-Operation bewirkt wurde, ist nur der Ausgabepegel der Decoderschaltung niedrig, die gewählt werden soll. Aus diesem Grund ist der Leistungsverbrauch in diesem Ausführungsbeispiel erheblich geringer als in einem NMOS-Decoder.

Wenn jedoch ein derartiger CMOS-Decoder Anwendung findet, wird die Geschwindigkeit der Ladungsabführung von einem Ausgangsschaltungspunkt verringert, da die n-Kanal-MOSFETs Q24, Q25, ... in Serie geschaltet sind. Als Folge davon kann sich die Zugriffszeit verlängern.

Wie in Figur 7 gezeigt, ist daher in diesem Ausführungsbeispiel vor dem Adressdecoder 2 ein Vordecoder 13 vorgesehen, um im Voraus ein Paar von internen Adressignalen axi, axj (axi, axj) zu decodieren. Ein dadurch erhaltenes Signal axij wird als ein Eingangssignal für den Hauptdecoder 2 verwendet. Durch diese Anordnung wird die Anzahl der Eingangsanschlüsse für den Hauptdecoder 2 halbiert, wodurch sich die Anzahl der in Serie geschalteten MOSFETs verringert. Der Abfall der Decoderausgabe kann daher verbessert werden.

Der oben genannte Vordecoder 13 ist beispielsweise entsprechend Figur 8 aufgebaut.

In diesem Ausführungsbeispiel werden vom Adresspuffer

1 ausgegebene interne komplementäre Adressignale axi, axi statt der Ausgabe axij des Vordecoders 13 als Eingangssignale für die Adress-Vergleicherschaltung 3 verwendet. Die zeitliche Veränderung des von der Adress-Vergleicherschaltung 3 gelieferten Diskriminierungssignals Φsj wird daher im Vergleich zu dem Fall beschleunigt, in dem die Ausgabe axij des Vordecoders 13 als Eingangssignal dient, wodurch

- 19 - ο ΰ ο ·' ο τ r

die Zugriffszeit verkürzt wird.
Ausführungsbeispiel 3

Die Figuren 9 und 10 zeigen ein drittes Ausführungsbeispiel der vorliegenden Erfindung.

Danach ist ein dynamischer RAM mit einer Vielzahl von Ersatz-Speicherzeilen versehen. Diese Ersatz-Speicherzeilen werden durch einen Redundanz-Decoder 14 gewählt.

Auch in diesem Ausführungsbeispiel ist, wie im oben beschriebenen zweiten Ausführungsbeispiel, der Vordecoder 13 vorgesehen. Die Ausgaben axi, axi des Adresspuffers 1a werden als Eingangssignale für den Vordecoder 13 und die Adress-Vergleicherschaltung 3 verwendet. Ein von der Adress-Vergleicherschaltung 3 ausgegebenes Diskriminierungssignal Φε wird zusammen mit dem Signal axij des Vordecoders 13 dem Redundanzdecoder 14 zugeführt, der für die Auswahl einer aus der Vielzahl von Ersatz-Speicherzeilen vorgesehen ist. Auf Grundlage der Ausgabe dieses Redundanzdecoders 14 wird ein Ersatz-Wortleitungstreiber 5s gewählt, der die Wortleitung der Ersatz-Speicherzeile ansteuert.

Ein durch Invertieren des Diskriminierungssignals Φξ durch einen Inverter 15 erhaltenes Signal Φε wird jedem regulären Adressdecoder 2a zugeführt. Dadurch wird jede Decoderausgäbe veranlaßt, den hohen Pegel anzunehmen, wenn sich das Entscheidung8signal Φε auf einem hohen Pegel befindet. Der reguläre Wortleitungstreiber 5 wird in anderen Worten nicht gewählt.

Wie in Figur 10 gezeigt, umfaßt jeder Adres8decoder 2ai und der Redundanzdecoder 14 eine Serienschaltung mit MOSFETs Q36, Q37, ... und Q40, Q41, ..., auf die die Ausgabe axij vom Vordecoder 13 gegeben wird, mit MOSFETs Q35 und Q39, auf die das Taktsignal Φ gegeben wird, sowie mit MOSFETs Q38 und Q42, auf die das Entscheidungssignal Qs oder das dazu invertierte Signal Φε als Ausgabe der Adress-Vergleicherschaltung 3 gegeben wird.

Wenn die Ausgabe (Entscheidungssignal) Φξ der Adress-

INSPECTED

Vergleicherschaltung 3 aufgrund der Übereinstimmung zwischen der Eingangsadresse Axi mit einer gesetzten Fehleradresse den hohen Pegel annimmt, bildet der Redundanzdecoder 14 ein Auswahlsignal 4>xs, wodurch der Ersatz-Wortleitungstreiber 5s gewählt wird. Anschließend wird der Ersatz-Wortleitungstreiber 5s durch ein Signal Φχ angesteuert, um eine Ersatz-Speicherzeile 6s zu wählen. Wenn das Diskriminierungssignal 3>s den hohen Pegel annimmt, schaltet der im regulären Adressdecoder 2ai vorgesehene MOSFET Q38 auf AUS. Als Folge davon bleibt die Ausgabe jedes Decoders 2ai auf dem hohen Pegel, so daß der reguläre Wortleitungstreiber 5 nicht gewählt wird.

Stimmt eine Eingabeadresse nicht mit einer Fehleradresse überein, d.h. nimmt das Diskriminierungssignal 3>s den niedrigen Pegel an, wird der Redundanzdecoder 14 nicht betrieben, während ein regulärer Decoder 2ai aktiviert wird. Dabei wird von einem Decoder 2ai ein Auswahlsignal ausgegeben, das einer Ausgabe aij vom Vordecoder 13 entspricht. Aufgrund dieses Auswahlsignals wird der reguläre Wortleitungstreiber 5 gewählt und durch das Ansteuersignal 4>s so betrieben, daß er eine Wortleitung auf einen Auswahlpegel setzt.

In diesem Ausführungsbeispiel sowie in den vorhergehenden zwei Ausführungsbeispielen wird die Bildung des Diskriminierungssignals beschleunigt und damit die Zugriffszeit verkürzt, im Vergleich zu dem Fall, in dem die Ausgabe des Vordecoders 13 als Eingangssignal für die Adress-Vergleicherschaltung 3 dient.

Nach vorliegender Erfindung lassen sich folgende Wirkungen erzieien:

(1) In einem mit einer Redundanzschaltung versehenen RAM, der eine Einrichtung zum Setzen einer Fehleradresse, eine Adress-Vergleicherschaltung usw. aufweist, wird die Adress-Vergleicherschaltung mit dem Ausgangssignal der Vorstufe eines mehrstufigen Adresspuffers versorgt. Dieser Aufbau ermöglicht die Beschleunigung des Ausgangstaktes des von

der Adress-Vergleicherschaltung gelieferten Diskriminierungssignals, was die Wirkungen hat, daß der Anstieg eines Auswahlsignals beschleunigt sowie die Zugriffszeit verkürzt wird, und daß das Lesen mit hoher Geschwindigkeit erfolgt. (2) In einem RAM, in dem ein Vordecoder vor dem Adressdecoder und zusätzlich eine Redundanzschaltung vorgesehen ist, wird die Adress-Vergleicherschaltung mit der Ausgabe eines Adresspuffers versorgt, der in der Stufe vor dem Vordecoder vorgesehen ist. Dieser Aufbau ermöglicht die Beschleunigung des Ausgangstaktes des von der Adress-Vergleicherschaltung gelieferten Entscheidungssignals und zeigt die Wirkungen, daß der Anstieg eines Auswahlsignals beschleunigt sowie die Zugriffszeit verkürzt wird, und daß das Lesen mit hoher Geschwindigkeit erfolgt.

Die Erfindung wurde im Vorhergehenden unter Bezugnahme auf konkrete Ausführungsbeispiele beschrieben. Sie ist jedoch nicht darauf beschränkt, sondern kann ohne Abweichung vom Erfindungsgedanken vielfältig modifiziert werden. In den _ oben beschriebenen Ausführungsbeispielen wurde die Anwendung eines dynamischen CMOS-RAM gezeigt. Die Erfindung ist jedoch beispielsweise auch auf einen vollständigen dynamischen NMOS-RAM anwendbar, wenn der Adresspuffer aus mehrstufigen Schaltungen aufgebaut oder der Vordecoder vor dem Adressdecoder vorgesehen ist.

Daneben kann die Erfindung nicht nur auf dynamische RAMs entsprechend obiger Beschreibung, sondern auf alle Halbleiterspeichervorrichtungen, beispielsweise statische RAMs Anwendung finden, die mit einer Redundanzschaltung versehen sind.

Claims

PATENTANWÄLTE STREHL SCHÜBEL-HOPF SCHULZ ι rs - --ro W1DENMAVERSTRASSE 17, D-8000 MÜNCHEN 22 HITACHI, LTD. 26. September 1985 DEA-27 279 Halbleiter-Speichervorrichtung PATENTANSPRÜCHE

1. Halbleiter-Speichervorrichtung, gekennzeichnet durch

eine Speicheranordnung,

einen Adressdecoder (2), der entsprechend der Speieheranordnung vorgesehen ist und ein der Speicheranordnung zuzuführendes Auswahlsignal bildet,

eine erste Schaltung (1a/IV1-IV6), die ein Eingangs-Adressignal (Axi) empfängt,

eine zweite Schaltung (1a/IV7-IV9), die auf ein Ausgangssignal der ersten Schaltung anspricht und ein dem Adressdecoder (2) zuzuführendes Adressignal (axi, axi) bildet,

einen Ersatzspeicher (6s),

eine Adress-Vergleicherschaltung (3), die ein Ausgangssignal (axi¹, axi¹) der ersten Schaltung (1a/IVi-IV6) empfängt, und

ORiQINAL INSPECTED

eine Schaltung (4), die auf ein Ausgangssignal (Φξχ) der Adress-Vergleicherschaltung (3) anspricht und ein Auswahlsignal (Φχξϊ) für den Ersatzspeicher (6s) bildet.

2. Halbleiter-Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Schaltung aus einer Vorstufe (IV1-IV6) und die zweite Schaltung aus einer nachfolgenden Stufe (IV7-IV9) einer Adress-Pufferschaltung (1a) gebildet ist.

3. Halbleiter-Speichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet ,

daß ein Wortleitungstreiber (5) vorgesehen ist, der ein von dem Adressdecoder (2) ausgegebenes Auswahlsignal empfängt und auf Grundlage dieses Signals ein einer Wortleitung der Speicheranordnung zuzuführendes Auswahlsignal bildet,

daß der Ersatzspeicher (6s) Wortleitungen aufweist, die durch das von der Schaltung (4) zur Bildung eines Auswahlsignals gelieferte Auswahlsignal (Φχξϊ) gewählt werden, und

daß die Schaltung (4) zur Bildung eines Auswahlsignals in Antwort auf ein Ausgangssignal (Φεϊ) der Adress-Vergleicherschaltung (3) ein Signal (ΦΧ13), das den Betrieb des Wortleitungstreibers (5) unterbricht, sowie ein Signal (Φχεΐ) liefert, das die Wortleitungen des Ersatzspeichers (6s) ansteuert.

4. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß jede der ersten und zweiten Schaltungen aus mehreren Inverterschaltungen (IV1-IV6/IV7-IV9) gebildet ist.

5. Halbleiter-Speichervorrichtung nach Anspruch 4, dadurch gekennzeichnet ,

daß die die ersten und zweiten Schaltungen aufbauenden Inverterschaltungen (IV1-IV9) aus Feldeffekttransistoren mit isolierten Gate-Elektroden (Q9-Q22) gebildet sind, und daß die Feldeffekttransistoren (Q17-Q22), die ein Ausgangssignal (axi, axi) der zweiten Schaltung (IV7-IV9) bilden, größer als die Feldeffekttransistoren (Q9-Q16) sind, die ein Ausgangssignal (axi¹, axi¹) der ersten Schaltung (IV1-IV6) bilden.

6. Halbleiter-Speichervorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet , daß jede Inverterschaltung (IV1-IV9) aus einem CMOS-Inverter gebildet ist.

7. Halbleiter-Speichervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet , daß die erste Schaltung eine Adresspufferschaltung (1) ist, und

daß die zweite Schaltung ein Vordecoder (13) ist, der ein von der Adresspufferschaltung (1) zugeführtes Adress-

O ■" <~. ι S

- A - O O V ■', :

signal (axi, axi) decodiert und auf Grundlage dieses Signals ein dem Adressdecoder (2) zuzuführendes decodiertes Signal (axij) bildet.

ORIGINAL tNSPSCTRD