Hintergrund der Erfindung
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Die Erfindung betrifft eine Halbleiter-Speichervorrichtung
und insbesondere eine integrierte Halbleiterschaltung eines
pseudostatischen Speichers mit freiem Zugriff.
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Der pseudostatische Speicher mit freiem Zugriff (Random
Access Memories RAM) umfaßt ein dynamisches
Speicherzellenfeld mit freiem Zugriff, das im Bereitschaftszustand eine
Auffrischoperation erfordert, eine Peripherieschaltung zur
Durchführung des Zugriffs auf eine bezeichnete
Speicherzelle in dem Speicherzellenfeld und zum Ausgeben oder zum
Eingeben von Daten aus bzw. in die bezeichnete Zelle, und
eine interne Auffrischschaltung. Es existiert der Vorteil
der geringen Kosten eines dynamischen Speichers mit freiem
Zugriff mit hoher Speicherkapazität. Seine eingebaute
interne Auffrischschaltung erreicht die Auffrischoperation
für den dynamischen Speicher mit freiem Zugriff im
Bereitschaftsstatus automatisch (Selbstauffrischungsmodus), was
den Nachteil eines dynamischen Freizugriffsspeichers
vermeidet, daß er eine komplizierte aufwendige Steuerung für
die Auffrischung erfordert.
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Der Lese- oder Schreibvorgang für die dynamische
Freizugriffs-Speichermatrix sollte so schnell wie möglich
erfolgen, und dementsprechend ist der Speicherzyklus kurz
gestaltet. Aus diesem Grund ist die Zeitspanne von der
Aktivierung oder vom Treiben einer augewählten Wortleitung bis
zur Aktivierung oder zum Freigeben eines Leseverstärkers in
einem solchen Maß reduziert, daß der Leseverstärker
freigegeben wird, bevor 100% des Anteils der Information
(d.h. des Betrags elektrischer Ladungen), die in einer
bezeichneten Speicherzelle gespeichert ist, die mit einer
betriebenen Wortleitung verbunden ist, auf eine Bitleitung
übertragen wird, die mit der bezeichneten Speicherzelle
verbunden ist, und an den Leseverstärker, für den Fall, daß
die Speicherzelle die Information "1" speichert oder daß
die Speicherzelle, die die Information "0" speichert,
vollständig geladen ist. Dies vermindert die Datenhaltezeit der
Speicherzellen, und aufgrunddessen kann die Auffrischspanne
im Selbstauffrischmodus nicht lang ausgebildet sein. Es ist
hinsichtlich der Unterdrückung des Leistungsverbrauchs im
Bereitschaftszustand wünschenswert, die Auffrischdauer im
Selbstauffrischmodus 5 bis 10 mal länger als beim normalen
Betrieb zu gestalten. Da die Auffrischspanne nicht so lang
gestaltet werden kann, ist der Leistungsverbrauch im
Selbstauffrischmodus bei dem bekannten pseudostatischen RAM
erhöht.
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Die US-A-4716551 beschreibt einen Halbleiterspeicher gemäß
dem Oberbegriff des Anspruchs 1, wobei eine interne
Auffrischschaltung ein Auffrisch-Anforderungssignal in einem
kürzeren Zyklus bei hoher Temperatur und einem längeren
Zyklus bei geringerer Temperatur erzeugt.
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Die US-A-4687951 zeigt eine Speicherschaltung, bei der
Betriebsparameter, insbesondere die Zugriffssteuerungen,
durch Schmelzverbindungen eingestellt werden.
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Es ist eine Aufgabe der Erfindung eine pseudostatische RAM-
Vorrichtung zu schaffen, die im Lese- oder Schreibmodus
schnell arbeitet und eine lange Auffrischspanne im
Selbstauffrischmodus ermöglicht.
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Diese Aufgabe wird durch einen Halbleiterspeicher
geschaffen, der in Anspruch 1 definiert ist. Die abhängigen
Ansprüche betreffen Weiterentwicklungen der Erfindung.
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Die Erfindung zeichnet sich aus durch die Erzeugung eines
Aktivierungssignals zum Freigeben des Leseverstärkers mit
einer variablen Verzögerungszeit von einem Zeitpunkt, zu
dem eine ausgewählte Wortleitung betrieben wird. Die
Verzögerungszeit wird so geschaltet, daß sie lang ist, in
Abhängigkeit von einem Steuersignal, das den
Selbstauffrischmodus angibt, daß sie ausreicht, 100 % des Anteils der
Information von der ausgewählten, betriebenen Speicherzelle auf
die mit ihr verbundene Bitleitung oder umgekehrt zu
übertragen, und sie wird kurzgehalten, wenn das Steuersignal,
das den Selbstauffrichmodus angibt, nicht vorhanden ist.
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Erfindungsgemäß hat der pseudostatische RAM eine lange
Auffrischspanne init einer längeren Spanne zwischen dem
Zeitpunkt, bei dem eine ausgewählte Wortleitung betrieben wird,
und dem Zeitpunkt, wenn die Leseverstärker im
Selbstauffrischmodus freigegeben werden, und hat einen kurzen
Speicherzyklus mit einer Spanne zwischen den genannten
Zeitpunkten, die kürzer ist als in anderen Modi. In dem
Fall, daß ein Leseverstärker mit zweistufiger Verstärkung
als Leseverstärker verwendet wird, kann ein
Aktivierungssignal für die zweitstufige Verstärkung erzeugt werden, mit
einer Verzögerungszeit von der Erzeugung eines
Aktivierungssignals für die erststufige Verstärkung, in
Abhängigkeit von dem Steuersignal, das den Selbstauffrischmodus
angibt, wobei die Verzögerungszeit ausreichend ist, um eine
volle Empfindlichkeit des Leseverstärkers sicherzustellen.
Wenn das genannte Steuersignal nicht vorhanden ist, ist die
Verzögerungszeit zwischen den beiden Aktivierungssignalen
geringer, um einen schnellen Betrieb auf Kosten der
Empfindlichkeit der Leseverstärker zu gewährleisten.
Kurzbeschreibung der Zeichnungen
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Die obige und andere Aufgaben, Merkmale und Vorteile
der-Erfindung werden aus der folgenden Beschreibung in
Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigen:
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Fig. 1 ein Blockdiagramm eines pseudostatischen RAM gemäß
einer Ausführungsform der Erfindung,
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Fig. 2 ein Schaltdiagramm verschiedener Blöcke der Fig. 1,
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Fig. 3 ist ein Signalverlaufsdiagramm zur Erläuterung des
Lese- und Auffrischvorganges gemäß Fig. 1,
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Fig. 4 ist ein Signalverlaufsdiagramm zur Erläuterung des
Selbstauffrischvorganges gemäß Fig. 1,
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Fig. 5 ist ein Schaltdiagramm zur Erläuterung eines
Beispiel einer Verzögerungsschaltung mit variabler Verzögerung
gemäß Fig. 1,
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Fig. 6 ist ein Graph zur Erläuterung wie die geänderten
Verzögerungszeitsteuerungen gemäß Fig. 1 bestimmt werden,
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Fig. 7A, 7B und 7C sind Schaltdiagramme zur Erläuterung
eines weiteren Beispiels einer Verzögerungsschaltung mit
variabler Verzögerungszeit gemäß Fig. 1,
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Fig. 8A und 8B sind Schaltdiagramme eines weiteren
Beispiels eines Zeilendekoders gemäß Fig. 1, und
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Fig. 9 ist ein Schaltdiagramm eines Leseverstärkers mit
zweistufiger Verstärkung gemäß einem weiteren
Ausführungsbeispiel der Erfindung.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
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Bezugnehmend auf Fig. 1 hat ein integrierter Schaltungschip
10 eines pseudostatischen RAM gemäß einem
Ausführungsbeispiel der Erfindung Zeilenadress-Eingangsanschlüsse 11-0,
11-1...11-i, die Zeilenadressignale Ax0, Ax1...Axi
empfangen, Spaltenadress-Eingangsanschlüsse 12-0, 12-1...12-j,
die Spaltenadressignale Ay0, Ay1...Ayj erhalten, einen
Auffrischsignal-Eingangsanschluß 13, der ein Auffrischsignal
erhält, einen
Chipfreigabesignal-Eingangsanschluß
14, der ein Chipfreigabesignal erhält, ein
Chipauswahlsignal-Eingangsanschluß 15, der ein
Chipauswahlsignal erhält, einen Datenausgangsanschluß 16, von
dem ausgelesene Daten DOUT ausgebeben werden, einen
Dateneingangsanschluß 17, in den Daten DIN, die zu schreiben
sind, eingegeben werden, und Speisequellenanschlüsse 18 und
19, denen Versorgungsspannungen VCC bzw. VSS zugeführt
werden. Die Zeilenadress-Signale Ax0, Ax1...Axi, die den
Zeilenadress-Eingangsanschlüssen 11-0, 11-1...11-i eingegeben
werden, werden über einen Zeilenadresspuffer/Multiplexer 21
an einen Zeilendekoder 23 gegeben, um eine bezeichnete
Wortleitung in einer Speicherzellenmatrix 20 auszuwählen.
Der Zeilendekoder 23 wird durch ein Zeitsteuersignal Φ&sub1;
freigegeben, das seinerseits in einem
Zeitsteuersignalgenerator 34 in Abhängigkeit von einem Chipfreigabesignal
erzeugt wird, das dem
Chipfreigabesignaleingangsanschluß 14 angelegt wird. Anschließend werden Leseverstärker
24 durch ein Zeitsteuersignal Φ&sub2; aktiviert, das seinerseits
in den Zeitsteuersignalgenerator 34 mit einer Verzögerung
nach Erzeugung des Zeitsteuersignals Φ&sub1; erzeugt wird, um
Signale zu verstärken, die auf den Bitleitungen aller
Speicherzellen, die mit der ausgewählten Wortleitung in der
Zellenmatrix 20 verbunden ist, zu verstärken und sie in
diesselben Speicherzellen erneut einzuschreiben. Die
Spaltenadressignale Ay0, Ay1...Ayj an den Spaltenadress-
Eingangsanschlüssen 12-0, 12-1...12-j werden über einen
Spaltenadresspuffer 22 an einen Spaltendekoder 25 gegeben,
um eine Bitleitung aus den Bitleitungen mit den verstärkten
Datensignalen darauf auszuwählen. Im Lesemodus wird das
Datensignal auf der ausgewählten Bitleitung über einen
Datenausgangspuffer 26 von einem Datenausgangsanschluß 16
ausgelesen. Im Schreibmodus wird ein Datensignal DIN von einem
Dateneingangsanschluß 17 über einen Dateneingangspuffer an
die ausgewählte Bitleitung gegeben, um in die ausgewählte
Speicherzelle eingeschrieben zu werden. Zeitsteuersignale
Φx, Φy, Φz, die den Spaltendekoder 25, den
Datenausgangspuffer
26 bzw. den Dateneingangspuffer 27 aktivieren,
werden in einem Zeitsteuersignalgenerator 35 in Abhängigkeit
von einem Chipauswahlsignal erzeugt, wenn es dem
Chipauswahlsignal-Eingangsanschluß 15 zugeführt wird.
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Bezugnehmend auf Fig. 4 werden ein internes
Auffrisch-Steuersignal R&sub1; und ein internes Adresszähler-Inkrementsignal 2
in einer Auffrisch-Treiberschaltung 31 jedesmal dann
erzeugt, wenn das Auffrischsignal am
Auffrischsignal-Eingangsanschluß 13 auf den niedrigen Pegel fällt. Das
interne Auffrisch-Steuersignal R&sub1; wird dem
Zeilenadressmultiplexer 21 zugeführt, der dadurch die internen
Adressignale von einem internen Adresszähler 30 dem Zeilendekoder
23 als eine Zeilenadresse zuführt, anstatt des
Eingangszeilenadressignals von den Zeilenadress-Eingangsanschlüssen
11-0 bis 11-i. Das Signal R&sub1; wird ferner dem
Zeitsteuersignalgenerator 34 zugeführt, der dadurch die Signale Φ&sub1; und
Φ&sub2; erzeugt. Der Zeilendekoder 23 wählt eine der
Wortleitungen der Zellmatrix 20 aus, die durch das interne
Adressignal bezeichnet ist, und die Datensignale der
Speicherzellen, die mit der ausgewählten Wortleitung verbunden sind,
werden durch die Leseverstärker 24 verstärkt, und, wie oben
beschrieben, erneut gespeichert. Auf diese Weise wird der
Auffrischvorgang für die Speicherzellen in einer Zeile
ausgeführt, und der Inhalt des interenen Adresszählers 30 wird
durch das interne Adresszähler-Inkrementsignal R2 um 1
erhöht.
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Falls die Pegel der -Signale extern periodisch
geändert werden, werden die Signale R1 und R2 entsprechend
periodisch erzeugt, und der Auffrischvorgang wird für die
folgenden Zeilen nacheinander durchgeführt.
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Für den Fall, daß der niedrige Pegel des
-Signals sich über eine vorgegebene Zeitspanne erstreckt,
erfaßt dies eine Selbstauffrischmodus-Erfassungsschaltung 32
und bestinunt, daß der Selbstauffrischmodus intern zu
starten ist. Als Ergebnis erzeugt die Schaltung 32 ein
Steuersignal ΦS, das den Selbstauffrischmodus angibt, und sendet
es an den Zeitsteuersignalgenerator 34 und zu der
Selbstauffrischschaltung 33, die dadurch periodisch
Auffrischanforderungssignale R&sub3; mit einer relativ langen
Intervallzeitspanne erzeugt. In Abhängigkeit von dem
Auffrisch-Anforderungssignal R&sub3; erzeugt die
Auffrischtreiberschaltung 31 ferner die Signale R&sub1; und R&sub2;, so daß der
Auffrischvorgang (Selbstauffrischvorgang) für die folgenden
Zeilen nacheinander mit einem relativ langen Zeitintervall
durchgeführt wird.
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Bezugnehmend auf Fig. 2 umfaßt ein Beispiel eines
Zeilendekoders 23 eine Anzahl von zwei Eingangs-UND-Toren 48, deren
eine Eingänge mit verschiedenen Adressleitungen und deren
andere Eingänge gemeinsam mit einer Quelle eines
Zeitsteuersignals Φ&sub1; verbunden sind. Die Leseverstärker 24 (nur
einer ist dargestellt) haben jeweils ein Flip-Flop aus zwei
P-Kanal-MOS-Transitoren (MOSPT) 42 und 43 und zwei N-Kanal-
MOS-Transistoren 44 und 45 und ein Paar großdimensionierte
P- und N-Kanal-Transistoren 41 und 46, die zwischen das
Flip-Flop und die Spannungsquellen VCC bzw. VSS als
Freigabetore geschaltet sind. Die Speicherzellenmatrix 20 umfaßt
eine Anzahl von Speicherzellen 201 (nur zwei Zellen sind
dargestellt) eine Eitleitungs-Ausgleichsschaltung 202 aus
drei N-Kanal-Transistoren 130, 131 und 132 für jedes Paar
Bitleitungen BL und und eine Zwischenpotential-
Erzeugungsschaltung 203 mit zwei Widerständen 140 und 141,
die zwischen den VCC- und den VSS-Anschluß geschaltet sind.
Beispielsweise betragen VCC 5 Volt und VSS Null Volt, und
das Zwischenpotential VR beträgt etwa 2 Volt. Bezugnehmend
auf Fig. 3 werden vor dem Beginn des Lese- oder des
Auffrischvorgangs die Potentiale der Bitleitungen BL und
auf das Potential VR über N-Kanal-MOS-Transistoren
(im Folgenden als "MOSNT" bezeichnet) 131 und 132
vorgeladen
und durch den MOSNT 130 ausgeglichen. Nachdem ein
Bitleitungs-Vorladesignal Φp zurückgestellt wurde, wird eine
Wortleitungs-Treibersignal Φ&sub1; aktiviert, und eine durch den
Zeilendekoder 23 ausgewählte Wortleitung WL1 wird
aktiviert. Falls angenommen wird, daß eine Speicherzelle aus
einem MOSNT 110 und einem Kondensator 120 besteht und auf
dem "1"-Pegel gehalten wird (d.h. der Zustand, in dem ein
Sourcepotential des MOSNT 110 größer ist als das Potential
VR an der BL), wird der MOSNT 110 als Ergebnis der
Aktivierung von WL1 leitend, und der Pegel der Bitleitung BL
erhöht sich um das Potential
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was durch das Verhältnis der Speicherzellkapazität CS und
der Bitleitungskapazität CD bestimmt ist und beispielsweise
200 mV beträgt. Hier bezeichnet Vx das Anfangspotential der
Speicherzelle. Nach einer bestimmten Verzögerungszeit T von
dem Signal Φ&sub1;, die durch die Verzögerungsschaltung 40 in
dem Zeitsteuergenerator 34 bestimmt ist, wird ein
Leseverstärker-Aktivierungssignal Φ&sub2; aktiviert, um die
Anfangspotentialdifferenz AV zwischen den Bitleitungen zu verstärken
und die Bitleitung BL auf das Spannungsquellenpotential VCC
und die Bitleitung auf das Massepotential VSS zu
bringen. Als Ergebnis wird der "1"-Pegel der Speicherzelle
gelesen und aufgefrischt. In der bekannten Vorrichtung
liefert die Verzögerungsschaltung 40 eine feste
Verzögerungszeit T vom Zeitpunkt der Wortleitungsaktivierung zur
Aktivierung des Leseverstärkers, die verkürzt wird, um die
Lese-/Schreibzeit und den Speicherzyklus schnell
auszugestalten. Fig. 6 ist ein Graph, dessen Abszisse die
Verzögerungszeit T und dessen Ordinate die Betragsänderung des
Potentials der Bitleitungen angibt. Es ist ersichtlich, daß
die Verstärkung begonnen wird, durch Verkürzung der
Verzögerungszeit
T von D2 (beispielsweise 20 Nanosekunden) auf
D1 (beispielsweise 10 Nanosekunden) zum Zweck des schnellen
Betriebs, im Zustand (ΔV1 beispielsweise 160 mV), wobei die
Übertragung der gespeicherten Information (die
gespeicherten Ladungen) von den Speicherzellen auf die Bitleitung
noch nicht 100 -% beträgt. Die Verzögerungszeit von D&sub2; ist
erforderlich, um die gesamten Ladungen auf die Bitleitung
zu übertragen und die Potentialänderung ΔV&sub2; von 200 mV zu
erzielen. Die Auffrischdauer im Selbstauffrischmodus wird
normalerweise auf etwa 5 bis 10 mal der Auffrischdauer beim
Normalbetrieb eingestellt, um den Stromverbrauch im
Bereitschaftszustand zu reduzieren. Als Ergebnis wird die Daten-
Haltezeit der Speicherzellen im Selbstauffrischmodus bei
der bekannten pseudostatischen
Halbleiterspeichervorrichtung, in der der Anteil der Zellinformation nicht zu 100 %
genutzt wird sehr wichtig, und die Datenhaltezeit der
Speicherzelle ist kürzer als in dem Fall, daß die
Zelleninformation zu 100% genutzt wird, und die Auffrischdauer im
Selbstauffrischmodus ist nicht lang genug, um den
Stromverbrauch im Selbstauffrischvorgang zu unterdrücken.
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Erfindungsgemäß wird die Verzögerungezeit T von der
Wortleitungsaktivierung zur Leseverstärkeraktivierung auf D&sub2;
(beispielsweise 20 Nanosekunden) in Fig. 6 im
Selbstauffrischmodus eingestellt, um 100% der Zellinformation zu
nutzen, und sie wird auf D&sub1; (beispielsweise 10
Nanosekunden) in anderen Modi eingestellt, um
Hochgeschwindigkeitszugriff zu erreichen. Bezugnehmend auf Fig. 4 umfaßt
die Verzögerungsschaltung 40, die das Signal Φ&sub2; aus dem
Signal Φ&sub1; erzeugt, eine Reihenschaltung eines
Verzögerungselementes 50 mit einer kurzen Verzögerungszeit D&sub1; und ein
Übertragungstor aus einem Paar parallel geschalteter MOSPT
52 und MOSNT 53 mit einem Inverter 54 und eine weitere
Reihenschaltung eines Verzögerungselementes 51 mit einer
längeren Verzögerungszeit D&sub2; und einem Übertragungtor aus
parallel geschalteten MOSPT 55 mit einem Inverter 57 und einem
MOSNT 56. Die zwei Reihenschaltungen sind parallel
geschaltet. Die Übertragungstore werden unter Steuerung des
Steuersignals ΦS, das den Selbstauffrischmodus angibt,
geschaltet. Wenn das Signal ΦS abwesend oder auf niedrigem Pegel
ist, wird das Übertragungstor (52 und 53) eingeschaltet und
das Leseverstärker-Aktivierungssignal wird durch das
Verzögerungselement 50 für eine kurze Zeitspanne D1 verzögert.
Wenn das Signal ΦS vorhanden oder auf hohem Pegel ist, wird
das Übertragungstor (55, 56) eingeschaltet, und das
Leseverstärker-Aktivierungssignal Φ&sub2; wird durch das
Verzögerungselement 51 für eine längere Zeitspanne D&sub2; verzögert.
Aufgrund des Signals ΦS, das seinen hohen Pegel nur im
Selbstauffrischmodus einnimmt, kann somit die Zeitdauer T
von der Wortleitungsaktivierung zur
Leseverstärkeraktivierung auf D2 im Selbstauffrischungsmodus und auf D1 in
anderen Modi geschaltet werden.
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Fig. 7 und 8 zeigen weitere Beispiele der
Verzögerungsschaltung 40 und des Zeilendekoders 23. Bezugnehmend auf
Fig. 7A umfaßt die Verzögerungsschaltung 40 zehn Inverter
I&sub1;-I&sub1;&sub0; und zwei NAND-Tore NA&sub1; und NA&sub2;. Fig. 7B zeigt die
Schaltung für jeden der Inverter, der ein Paar aus einem
MOSPT und einem MOSNT aufweist, und Fig. 7c ist eine
Schaltung jedes NAND-Tores mit zwei MOSPT und zwei MOSNT. Das
Signal Φ&sub2; wird über sechs Stufen Inverter I&sub1;&sub1; bis I&sub1;&sub6; aus
einem Signal Φ&sub0; erzeugt, das ebenso durch oder R&sub1;
erzeugt wird. Das Signal Φ&sub2; wird zunächst durch die ersten
beiden Inverter I&sub1; und I&sub2; verzögert und dann, falls das
Steuersignal auf niedrigem Pegel ist, d.h., falls der
Betriebsmodus ein anderer als der Selbstauffrischmodus ist,
durch das zweite NAND und die letzten drei Inverter I&sub8; bis
I&sub1;&sub0; verzögert, um das Signal Φ zu erzeugen. Die
Verzögerungszeit wird durch die sechsstufigen Tore bestimmt und
ist kurz (D&sub1; = 10 Nanosekunden, beispielsweise). Falls das
Steuersignal Φs auf hohem Pegel ist, d.h. im
Selbstauffrischmodus, wird das Signal Φ&sub2; nicht direkt übertragen,
sondern durch zusätzliche sechs Tore I&sub3; bis I&sub7; und NA&sub1;
(denen das Steuersignal Φs zugeführt wird) vom zweiten
Inverter I&sub2; zum zweiten NAND-Tor NA&sub2;. Aufgrunddessen wird die
Verzögerungszeit von 10 Nanosekunden durch die zusätzlichen
sechs Tore dem Signal Φ&sub2; addiert. Die Verzögerungszeit in
diesem Fall ist länger (D&sub2; = 20 Nanosekunden).
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In einem Beispiel eines pseudostatischen RAM mit einem
Megabit beträgt die Anzahl der Zeilenadressignale neun und
die der Spaltenadressignale ist acht. Von den neun
Zeilenadressignalen Ax0 - Ax8 werden die ersten beiden Ax0
und Ax1 in einem Erststufen-Zeilendekoder 23-1, der in der
Fig. 8A dargestellt ist, verwendet. Vier verschiedene
Kombinationen von Waren und komplementären Adressignalen Ax0,
Ax1, und werden vier Dreieingang-NAND-
Tore zugeführt, um eines der vier
Wortleitungs-Aktivierungssignale Φ&sub1;&sub1;, Φ&sub1;&sub2;, Φ&sub1;&sub3; und Φ&sub1;&sub4; auszuwählen. Da das
Signal Φ&sub0; durch die sechs Tore verzögert wird, um die
Wortleitungs-Aktivierungssignale Φ&sub1;&sub1; bis Φ&sub1;&sub4; zu erzeugen, haben
die letzteren Signale im wesentlichen diesselben
Zeitsteuerungen wie das Signal Φ&sub1; in Fig. 7a. Die dritten bis
siebten Zeilenadressignale Ax2 bis Ax6 werden in dem
Zweitstufen-Zeilendekoder 23-2, der in Fig. 8b dargestellt ist,
verwendet, der der Dekoder für die Kombination der vier
Warensignale Ax3 bis Ax6 ist. Es sind weitere 15 Zweitstufen-
Zeilendekoder für andere Kombinationen vorhanden. Die
letzten beiden Zeilenadressen Ax7 und Ax8 werden zur Auswahl
einer der vier Speicherzellenblöcke verwendet. Wie in Fig.
8b dargestellt ist, wird eins der Signale Φ&sub1;&sub1; bis Φ&sub1;&sub4;, das
heißt ein dem Signal Φ&sub1; äquivalentes Signal, zur
Aktivierung oder zum Treiben einer ausgewählten Wortleitung (eine
der WL0 bis WL7) verwendet.
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Der in Fig. 2 dargestellte Leseverstärker 24 hat
Freigabetransistoren 41 und 46, die groß dimensioniert sind und
Probleme der Fehlfunktion und der langsamen Betriebsweise
zeigen, wenn sie betrieben werden. Um diese Probleme zu
vermeiden wird ein zweistufiger Leseverstärker 24', der in
Fig. 9 dargestellt ist, verwendet, der ein Paar
kleindimensionierter Freigabetransistoren MOSPT 121 und MOSNT 126 und
ein Paar größerer Freigabetransistoren MOSPT 128 und MOSNT
129 zusätzlich zu dem Flip-Flop aus den Transistoren 22-44
aufweist. Die Erststufenverstärkung wird in Abhängigkeit
von einem ersten Aktivierungssignal Φ&sub2; erreicht, und die
Zweitstufenverstärkung wird in Abhängigkeit von einem
zweiten Aktivierungssignal Φ&sub3; erreicht, das nach einer festen
Verzögerungszeit Φ&sub3;, ausgehend vom ersten
Aktivierungssignal, mittels einer Verzögerungsschaltung 91 erzeugt wird.
Die Verzögerungszeit D&sub3; zwischen den Aktivierungssignalen
Φ&sub2; und Φ&sub3; wird häufig kurz gestaltet, um den Speicherzyklus
auf Kosten der Empfindlichkeit der Verstärker zu erhöhen.
Durch Verwenden der Verzögerungsschaltung 40 mit variabler
Verzögerung, die in Fig. 5 oder Fig. 7a dargestellt ist,
anstatt der Verzögerungsschaltung 91 gemäß Fig. 9, ist es
möglich, von der Hochgeschwindigkeitsverstärkung im
normalen Speicherzyklus mit kurzer Verzögerungszeit D&sub1; auf eine
Geringgeschwindigkeitsverstärkung im Selbstauftrischmodus
mit einer langen Verzögerung D&sub2; umzuschalten, so daß die
Empfindlichkeit des Leseverstärkers auf ein Maximum
ausgedehnt werden kann.
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Es wurde hier beschrieben, daß die Erfindung dahingehend
vorteilhaft ist, daß die Datenhaltezeit der Speicherzellen
und/oder die Empfindlichkeit der Leseverstärker im
Selbstauffrischmodus gegenüber dem Normalbetrieb ohne
Verschlechtung der Hochgeschwindigkeit des Normalbetriebs erhöht
werden kannl durch Anderung der Aktivierungszeitsteuerung des
Leseverstärker-Aktivierungssignals durch Schalten einer
Anzahl von Verzögerungselementen für verschiedene Modi. Ein
weiterer Vorteil ist, daß der Betriebsbereich im
Selbstauffrischmodus durch Nutzen der Information der Speicherzelle
zu 100% ausgedehnt werden kann.