JP2002216477A - メモリ装置 - Google Patents
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Abstract
(57)【要約】
【課題】 センスアンプのセンシング動作時及びリフレ
ッシュ動作時のピーク電流のレベルを小さくすることの
できるメモリ装置を得る。 【解決手段】 互いに交叉する如く配されたそれぞれ複
数対のビット線ＢＬ、ＢＬＢ及び複数のワード線ＷＬ
と、その複数対のビット線ＢＬ、ＢＬＢ及びその複数の
ワード線ＷＬの交叉部にそれぞれ接続されたメモリセル
ＭＣと、複数対のビット線ＢＬ、ＢＬＢ間にそれぞれ接
続されたセンスアンプＳＡと、そのセンスアンプＳＡを
駆動するセンスアンプ駆動回路とを有するメモリ装置に
おいて、各センスアンプＳＡに対し、互いに異なるタイ
ミングの起動信号が供給される複数のセンスアンプ駆動
回路ＳＡＤ１、ＳＡＤ２を設けてなるものである。
ッシュ動作時のピーク電流のレベルを小さくすることの
できるメモリ装置を得る。 【解決手段】 互いに交叉する如く配されたそれぞれ複
数対のビット線ＢＬ、ＢＬＢ及び複数のワード線ＷＬ
と、その複数対のビット線ＢＬ、ＢＬＢ及びその複数の
ワード線ＷＬの交叉部にそれぞれ接続されたメモリセル
ＭＣと、複数対のビット線ＢＬ、ＢＬＢ間にそれぞれ接
続されたセンスアンプＳＡと、そのセンスアンプＳＡを
駆動するセンスアンプ駆動回路とを有するメモリ装置に
おいて、各センスアンプＳＡに対し、互いに異なるタイ
ミングの起動信号が供給される複数のセンスアンプ駆動
回路ＳＡＤ１、ＳＡＤ２を設けてなるものである。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に関す
る。
る。
【０００２】
【従来の技術】以下に、図５を参照して、Ｄ（ダイナミ
ック）−ＲＡＭメモリ装置の従来例を説明する。尚、図
６は、図５のＤ−ＲＡＭメモリ装置の各部の信号波形を
示す。このメモリ装置は、互いに交叉する如く配された
それぞれ複数対のビット線ＢＬ、ＢＬＢ及び複数のワー
ド線ＷＬと、その複数対のビット線ＢＬ、ＢＬＢ及びそ
の複数のワード線ＷＬの交叉部にそれぞれ接続されたメ
モリセルＭＣと、複数対のビット線ＢＬ、ＢＬＢ間にそ
れぞれ接続されたセンスアンプＳＡと、そのセンスアン
プＳＡを駆動するセンスアンプ駆動回路ＳＡＤとを有す
る。
ック）−ＲＡＭメモリ装置の従来例を説明する。尚、図
６は、図５のＤ−ＲＡＭメモリ装置の各部の信号波形を
示す。このメモリ装置は、互いに交叉する如く配された
それぞれ複数対のビット線ＢＬ、ＢＬＢ及び複数のワー
ド線ＷＬと、その複数対のビット線ＢＬ、ＢＬＢ及びそ
の複数のワード線ＷＬの交叉部にそれぞれ接続されたメ
モリセルＭＣと、複数対のビット線ＢＬ、ＢＬＢ間にそ
れぞれ接続されたセンスアンプＳＡと、そのセンスアン
プＳＡを駆動するセンスアンプ駆動回路ＳＡＤとを有す
る。
【０００３】メモリセルＭＣは、スイッチングトランジ
スタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路
から構成され、そのＭＯＳ−ＦＥＴ Ｑのドレインがビ
ット線ＢＬに接続され、そのゲートがワード線ＷＬに接
続されている。その直列回路のキャパシタＣ側は、図示
を省略するも、共通のセルプレート電位線に接続されて
いる。
スタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路
から構成され、そのＭＯＳ−ＦＥＴ Ｑのドレインがビ
ット線ＢＬに接続され、そのゲートがワード線ＷＬに接
続されている。その直列回路のキャパシタＣ側は、図示
を省略するも、共通のセルプレート電位線に接続されて
いる。
【０００４】次に、図６を参照して、この図５のメモリ
装置のセンシング（読出し）動作時の動作を説明する。
ワード線ＷＬの電圧がＬ（ロー）からＨ（ハイ）に立ち
上がると、メモリセルＭＣのＭＯＳ−ＦＥＴ ＱはＯＮ
になり、これによって、キャパシタＣに蓄積されていた
電荷が読出されて、ＭＯＳ−ＦＥＴ Ｑを通じてビット
線ＢＬに移動し、ビット線ＢＬ、ＢＬＢ間に微少電位差
が発生する。
装置のセンシング（読出し）動作時の動作を説明する。
ワード線ＷＬの電圧がＬ（ロー）からＨ（ハイ）に立ち
上がると、メモリセルＭＣのＭＯＳ−ＦＥＴ ＱはＯＮ
になり、これによって、キャパシタＣに蓄積されていた
電荷が読出されて、ＭＯＳ−ＦＥＴ Ｑを通じてビット
線ＢＬに移動し、ビット線ＢＬ、ＢＬＢ間に微少電位差
が発生する。
【０００５】その後、センスアンプ駆動回路ＳＡＤに供
給される起動信号ＳＡ−ＯｎがＬからＨに立ち上がる
と、センスアンプＳＡは、ビット線ＢＬ、ＢＬＢ間のビ
ット電位差を増幅及び最大電位差でのラッチを行う。こ
のセンスアンプＳＡのセンシング動作は、ビット線Ｂ
Ｌ、ＢＬＢの充放電動作が主となり、センスアンプＳＡ
において大きな電流が消費される。
給される起動信号ＳＡ−ＯｎがＬからＨに立ち上がる
と、センスアンプＳＡは、ビット線ＢＬ、ＢＬＢ間のビ
ット電位差を増幅及び最大電位差でのラッチを行う。こ
のセンスアンプＳＡのセンシング動作は、ビット線Ｂ
Ｌ、ＢＬＢの充放電動作が主となり、センスアンプＳＡ
において大きな電流が消費される。
【０００６】
【発明が解決しようとする課題】かかる従来のメモリ装
置では、センスアンプＳＡに対し、１個のセンスアンプ
駆動回路ＳＡＤを設け、そのセンスアンプ駆動回路ＳＡ
Ｄに１個の起動信号を供給することによって、センスア
ンプＳＡを駆動するため、センシング動作（読出し）時
に、ビット線充放電が１つの時点に集中し、大きなピー
ク電流が発生し易くなる。このピーク電流が急峻な程、
電源雑音が大きくなり、メモリ装置の周辺に別の回路が
設けられている場合に、その回路が誤動作したり、動作
マージンが低下したりするおそれがあった。
置では、センスアンプＳＡに対し、１個のセンスアンプ
駆動回路ＳＡＤを設け、そのセンスアンプ駆動回路ＳＡ
Ｄに１個の起動信号を供給することによって、センスア
ンプＳＡを駆動するため、センシング動作（読出し）時
に、ビット線充放電が１つの時点に集中し、大きなピー
ク電流が発生し易くなる。このピーク電流が急峻な程、
電源雑音が大きくなり、メモリ装置の周辺に別の回路が
設けられている場合に、その回路が誤動作したり、動作
マージンが低下したりするおそれがあった。
【０００７】かかる点に鑑み、本発明は、互いに交叉す
る如く配されたそれぞれ複数対のビット線及び複数のワ
ード線と、その複数対のビット線及びその複数のワード
線の交叉部にそれぞれ接続されたメモリセルと、複数対
のビット線間にそれぞれ接続されたセンスアンプと、そ
のセンスアンプを駆動するセンスアンプ駆動回路とを有
し、いずれかのメモリセルの読出し動作の際、そのメモ
リセルに関連したセンスアンプは、そのセンスアンプが
接続された対のビット線に発生した微少電位を増幅して
ラッチ動作を行うように構成されたメモリ装置におい
て、センスアンプのセンシング動作時のピーク電流のレ
ベルを小さくすることのできるものを提案しようとする
ものである。
る如く配されたそれぞれ複数対のビット線及び複数のワ
ード線と、その複数対のビット線及びその複数のワード
線の交叉部にそれぞれ接続されたメモリセルと、複数対
のビット線間にそれぞれ接続されたセンスアンプと、そ
のセンスアンプを駆動するセンスアンプ駆動回路とを有
し、いずれかのメモリセルの読出し動作の際、そのメモ
リセルに関連したセンスアンプは、そのセンスアンプが
接続された対のビット線に発生した微少電位を増幅して
ラッチ動作を行うように構成されたメモリ装置におい
て、センスアンプのセンシング動作時のピーク電流のレ
ベルを小さくすることのできるものを提案しようとする
ものである。
【０００８】
【課題を解決するための手段】第１の発明は、互いに交
叉する如く配されたそれぞれ複数対のビット線及び複数
のワード線と、その複数対のビット線及びその複数のワ
ード線の交叉部にそれぞれ接続されたメモリセルと、複
数対のビット線間にそれぞれ接続されたセンスアンプ
と、そのセンスアンプを駆動するセンスアンプ駆動回路
とを有するメモリ装置において、各センスアンプに対
し、互いに異なるタイミングの起動信号が供給される複
数のセンスアンプ駆動回路を設けてなるメモリ装置であ
る。
叉する如く配されたそれぞれ複数対のビット線及び複数
のワード線と、その複数対のビット線及びその複数のワ
ード線の交叉部にそれぞれ接続されたメモリセルと、複
数対のビット線間にそれぞれ接続されたセンスアンプ
と、そのセンスアンプを駆動するセンスアンプ駆動回路
とを有するメモリ装置において、各センスアンプに対
し、互いに異なるタイミングの起動信号が供給される複
数のセンスアンプ駆動回路を設けてなるメモリ装置であ
る。
【０００９】第１の発明によれば、各センスアンプに対
し、複数のセンスアンプ駆動回路を設け、その複数のセ
ンスアンプ駆動回路に、互いに異なるタイミングの起動
信号を供給する。
し、複数のセンスアンプ駆動回路を設け、その複数のセ
ンスアンプ駆動回路に、互いに異なるタイミングの起動
信号を供給する。
【００１０】第２の発明は、第１の発明のメモリ装置に
おいて、各センスアンプに対し設けられた複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
メモリ装置の動作モード毎に可変するようにしたメモリ
装置である。
おいて、各センスアンプに対し設けられた複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
メモリ装置の動作モード毎に可変するようにしたメモリ
装置である。
【００１１】第３の発明は、第１の発明のメモリ装置に
おいて、各センスアンプに対し設けられた複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
メモリ装置を構成する複数のメモリブロック毎に異なら
せるようにしたメモリ装置である。
おいて、各センスアンプに対し設けられた複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
メモリ装置を構成する複数のメモリブロック毎に異なら
せるようにしたメモリ装置である。
【００１２】第１〜第３の発明のメモリ装置において、
メモリセルは、Ｄ−ＲＡＭメモリセルである。
メモリセルは、Ｄ−ＲＡＭメモリセルである。
【００１３】
【発明の実施の形態】以下に、図１を参照して、本発明
の実施の形態のメモリ装置（Ｄ−ＲＡＭメモリ装置）の
例を詳細に説明する。尚、図１において、図５と対応す
る部分には、同一符号を付して、説明する。図２は、図
１のＤ−ＲＡＭメモリ装置の各部の信号波形を示す。
の実施の形態のメモリ装置（Ｄ−ＲＡＭメモリ装置）の
例を詳細に説明する。尚、図１において、図５と対応す
る部分には、同一符号を付して、説明する。図２は、図
１のＤ−ＲＡＭメモリ装置の各部の信号波形を示す。
【００１４】このメモリ装置は、互いに交叉する如く配
されたそれぞれ複数対のビット線ＢＬ、ＢＬＢ及び複数
のワード線ＷＬと、その複数対のビット線ＢＬ、ＢＬＢ
及びその複数のワード線ＷＬの交叉部にそれぞれ接続さ
れたメモリセルＭＣと、複数対のビット線ＢＬ、ＢＬＢ
間にそれぞれ接続されたセンスアンプＳＡと、そのセン
スアンプＳＡを駆動する複数、ここでは２個のセンスア
ンプ駆動回路ＳＡＤ１、ＳＡＤ２とを有する。
されたそれぞれ複数対のビット線ＢＬ、ＢＬＢ及び複数
のワード線ＷＬと、その複数対のビット線ＢＬ、ＢＬＢ
及びその複数のワード線ＷＬの交叉部にそれぞれ接続さ
れたメモリセルＭＣと、複数対のビット線ＢＬ、ＢＬＢ
間にそれぞれ接続されたセンスアンプＳＡと、そのセン
スアンプＳＡを駆動する複数、ここでは２個のセンスア
ンプ駆動回路ＳＡＤ１、ＳＡＤ２とを有する。
【００１５】そして、このメモリ装置は、いずれかのメ
モリセルＭＣの読出し動作の際、そのメモリセルＭＣに
関連したセンスアンプＳＡは、図２に示す如く、そのセ
ンスアンプＳＡが接続された対のビット線ＢＬ、ＢＬＢ
間に発生した微少電位を増幅してラッチ動作を行うよう
に構成されている。センスアンプＳＡは、センスアンプ
駆動回路ＳＡＤ１、ＳＡＤ２によって駆動される。図２
における、対のビット線ＢＬ、ＢＬＢの波形の鎖線で示
された部分は、センスアンプ駆動回路ＳＡＤ２を設けな
い場合の波形を、実線はセンスアンプ駆動回路ＳＡＤ
１、ＳＡＤ２の両方を設けた場合の波形をそれぞれ示
す。
モリセルＭＣの読出し動作の際、そのメモリセルＭＣに
関連したセンスアンプＳＡは、図２に示す如く、そのセ
ンスアンプＳＡが接続された対のビット線ＢＬ、ＢＬＢ
間に発生した微少電位を増幅してラッチ動作を行うよう
に構成されている。センスアンプＳＡは、センスアンプ
駆動回路ＳＡＤ１、ＳＡＤ２によって駆動される。図２
における、対のビット線ＢＬ、ＢＬＢの波形の鎖線で示
された部分は、センスアンプ駆動回路ＳＡＤ２を設けな
い場合の波形を、実線はセンスアンプ駆動回路ＳＡＤ
１、ＳＡＤ２の両方を設けた場合の波形をそれぞれ示
す。
【００１６】メモリセルＭＣは、スイッチングトランジ
スタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路
から構成され、そのＭＯＳ−ＦＥＴ Ｑのドレインがビ
ット線ＢＬに接続され、そのゲートがワード線ＷＬに接
続されている。キャパシタＣ側は、図示を省略するも、
共通のセルプレート電位線に接続されている。
スタ（ＭＯＳ−ＦＥＴ）Ｑ及びキャパシタＣの直列回路
から構成され、そのＭＯＳ−ＦＥＴ Ｑのドレインがビ
ット線ＢＬに接続され、そのゲートがワード線ＷＬに接
続されている。キャパシタＣ側は、図示を省略するも、
共通のセルプレート電位線に接続されている。
【００１７】次に、図２を参照して、この図１のメモリ
装置の動作を説明する。ワード線ＷＬの電圧がＬ（ロ
ー）からＨ（ハイ）に立ち上がると、メモリセルＭＣの
ＭＯＳ−ＦＥＴ ＱはＯＮになり、これによって、キャ
パシタＣに蓄積されていた電荷が読出されて、ＭＯＳ−
ＦＥＴ Ｑを通じてビット線ＢＬに移動し、ビット線Ｂ
Ｌ、ＢＬＢ間に微少電位差が発生する。
装置の動作を説明する。ワード線ＷＬの電圧がＬ（ロ
ー）からＨ（ハイ）に立ち上がると、メモリセルＭＣの
ＭＯＳ−ＦＥＴ ＱはＯＮになり、これによって、キャ
パシタＣに蓄積されていた電荷が読出されて、ＭＯＳ−
ＦＥＴ Ｑを通じてビット線ＢＬに移動し、ビット線Ｂ
Ｌ、ＢＬＢ間に微少電位差が発生する。
【００１８】その後、先ず、センスアンプ駆動回路ＳＡ
Ｄ１に供給される起動信号ＳＡ−Ｏｎ１がＬからＨに立
ち上がり、その所定時間後、センスアンプ駆動回路ＳＡ
Ｄ２に供給される起動信号ＳＡ−Ｏｎ２がＬからＨに立
ち上がるようにする。センスアンプ駆動回路ＳＡＤ１に
供給される起動信号ＳＡ−Ｏｎ１がＬからＨに立ち上が
ると、センスアンプＳＡは、ビット線ＢＬ、ＢＬＢ間の
ビット電位差の増幅を開始し、その後、センスアンプ駆
動回路ＳＡＤ２に供給される起動信号ＳＡ−Ｏｎ２がＬ
からＨに立ち上がった後、センスアンプＳＡは、最大電
位差でのラッチを行う。
Ｄ１に供給される起動信号ＳＡ−Ｏｎ１がＬからＨに立
ち上がり、その所定時間後、センスアンプ駆動回路ＳＡ
Ｄ２に供給される起動信号ＳＡ−Ｏｎ２がＬからＨに立
ち上がるようにする。センスアンプ駆動回路ＳＡＤ１に
供給される起動信号ＳＡ−Ｏｎ１がＬからＨに立ち上が
ると、センスアンプＳＡは、ビット線ＢＬ、ＢＬＢ間の
ビット電位差の増幅を開始し、その後、センスアンプ駆
動回路ＳＡＤ２に供給される起動信号ＳＡ−Ｏｎ２がＬ
からＨに立ち上がった後、センスアンプＳＡは、最大電
位差でのラッチを行う。
【００１９】このため、ピーク電流は、センスアンプ駆
動回路ＳＡＤ１、ＳＡＤ２に供給される起動信号ＳＡ−
Ｏｎ１、ＳＡ−Ｏｎ２の電圧がＬからＨになる度に発生
するので、それぞれのピーク電流のレベルは、従来例に
比べて、小さくなる。
動回路ＳＡＤ１、ＳＡＤ２に供給される起動信号ＳＡ−
Ｏｎ１、ＳＡ−Ｏｎ２の電圧がＬからＨになる度に発生
するので、それぞれのピーク電流のレベルは、従来例に
比べて、小さくなる。
【００２０】次に、図３を参照して、図１のメモリ装置
における他の動作を説明する。メモリ装置における高速
センシングが必要な動作では、センシング動作が開始し
てからラッチまでの時間が短いが、その他、例えば、リ
フレッシュ動作などでは、対をなすビット線ＢＬ、ＢＬ
Ｂ間の電圧の最大振幅到達時間が比較的に緩やかであ
る。そこで、図３では、メモリ装置の高速センシングが
必要でない、例えば、リフレッシュ動作では、図２の高
速読出し動作時に比べて、センスアンプ駆動回路ＳＡＤ
２に対する起動信号ＳＡ−Ｏｎ２のタイミングが遅延し
ている。図３における、対のビット線ＢＬ、ＢＬＢの波
形の鎖線で示された部分は、センスアンプ駆動回路ＳＡ
Ｄ２を設けない場合の波形を、実線はセンスアンプ駆動
回路ＳＡＤ１、ＳＡＤ２の両方を設けた場合の波形をそ
れぞれ示す。
における他の動作を説明する。メモリ装置における高速
センシングが必要な動作では、センシング動作が開始し
てからラッチまでの時間が短いが、その他、例えば、リ
フレッシュ動作などでは、対をなすビット線ＢＬ、ＢＬ
Ｂ間の電圧の最大振幅到達時間が比較的に緩やかであ
る。そこで、図３では、メモリ装置の高速センシングが
必要でない、例えば、リフレッシュ動作では、図２の高
速読出し動作時に比べて、センスアンプ駆動回路ＳＡＤ
２に対する起動信号ＳＡ−Ｏｎ２のタイミングが遅延し
ている。図３における、対のビット線ＢＬ、ＢＬＢの波
形の鎖線で示された部分は、センスアンプ駆動回路ＳＡ
Ｄ２を設けない場合の波形を、実線はセンスアンプ駆動
回路ＳＡＤ１、ＳＡＤ２の両方を設けた場合の波形をそ
れぞれ示す。
【００２１】これによれば、２つのピーク電流の発生タ
イミング間の間隔を広げることによって、個々のピーク
電流のレベルを小さくして、電源雑音を一層小さくする
ことができる。
イミング間の間隔を広げることによって、個々のピーク
電流のレベルを小さくして、電源雑音を一層小さくする
ことができる。
【００２２】次に、図４を参照して、メモリ装置を、複
数、例えば、２つのメモリ部（３つ以上のメモリ部も可
能である）、即ち、ブロックＡ、Ｂのメモリ部にて構成
した場合の、メモリ装置の動作を説明する。この図４
は、ブロックＡ及びＢのメモリ部の同時センシング動作
時の信号波形を示し、実線はブロックＡのメモリ部の信
号波形を、破線はブロックＢのメモリ部の信号波形をそ
れぞれ示す。この例では、ブロックＢのメモリ部に対す
るセンスアンプに対しそれぞれ設けられた２つのセンス
アンプ駆動回路に対する起動信号ＳＡ−Ｏｎ１、ＳＡ−
Ｏｎ２及びビット線ビットＢＬ、ＢＬＢ間の電圧変化
が、ブロックＡのメモリ部に対するセンスアンプに対し
それぞれ設けられた２つのセンスアンプ駆動回路に対す
る起動信号ＳＡ−Ｏｎ１、ＳＡ−Ｏｎ２及びビット線ビ
ットＢＬ、ＢＬＢ間の電圧変化より、それぞれ所定時間
ずつ遅延していることを示しいる。
数、例えば、２つのメモリ部（３つ以上のメモリ部も可
能である）、即ち、ブロックＡ、Ｂのメモリ部にて構成
した場合の、メモリ装置の動作を説明する。この図４
は、ブロックＡ及びＢのメモリ部の同時センシング動作
時の信号波形を示し、実線はブロックＡのメモリ部の信
号波形を、破線はブロックＢのメモリ部の信号波形をそ
れぞれ示す。この例では、ブロックＢのメモリ部に対す
るセンスアンプに対しそれぞれ設けられた２つのセンス
アンプ駆動回路に対する起動信号ＳＡ−Ｏｎ１、ＳＡ−
Ｏｎ２及びビット線ビットＢＬ、ＢＬＢ間の電圧変化
が、ブロックＡのメモリ部に対するセンスアンプに対し
それぞれ設けられた２つのセンスアンプ駆動回路に対す
る起動信号ＳＡ−Ｏｎ１、ＳＡ−Ｏｎ２及びビット線ビ
ットＢＬ、ＢＬＢ間の電圧変化より、それぞれ所定時間
ずつ遅延していることを示しいる。
【００２３】このように、メモリ装置を複数ブロックの
メモリ部に分けて、それぞれのセンスアンプ駆動回路に
供給する起動信号がＬからＨに立ち上がるタイミングを
異ならせることによって、起動信号の立ち上がり時に発
生するピーク電流のレベルを低くすることができる。
メモリ部に分けて、それぞれのセンスアンプ駆動回路に
供給する起動信号がＬからＨに立ち上がるタイミングを
異ならせることによって、起動信号の立ち上がり時に発
生するピーク電流のレベルを低くすることができる。
【００２４】
【発明の効果】第１の発明によれば、互いに交叉する如
く配されたそれぞれ複数対のビット線及び複数のワード
線と、その複数対のビット線及びその複数のワード線の
交叉部にそれぞれ接続されたメモリセルと、複数対のビ
ット線間にそれぞれ接続されたセンスアンプと、そのセ
ンスアンプを駆動するセンスアンプ駆動回路とを有する
メモリ装置において、各センスアンプに対し、互いに異
なるタイミングの起動信号が供給される複数のセンスア
ンプ駆動回路を設けてなるので、センスアンプのセンシ
ング動作時のピーク電流のレベルを小さくすることので
きるメモリ装置を得ることができる。
く配されたそれぞれ複数対のビット線及び複数のワード
線と、その複数対のビット線及びその複数のワード線の
交叉部にそれぞれ接続されたメモリセルと、複数対のビ
ット線間にそれぞれ接続されたセンスアンプと、そのセ
ンスアンプを駆動するセンスアンプ駆動回路とを有する
メモリ装置において、各センスアンプに対し、互いに異
なるタイミングの起動信号が供給される複数のセンスア
ンプ駆動回路を設けてなるので、センスアンプのセンシ
ング動作時のピーク電流のレベルを小さくすることので
きるメモリ装置を得ることができる。
【００２５】第２の発明によれば、第１の発明のメモリ
装置において、各センスアンプに対し設けられた複数の
センスアンプ駆動回路をそれぞれ起動する起動タイミン
グを、メモリ装置の動作モード毎に可変するようにした
ので、高速センシングを必要としない、例えば、リフレ
ッシュ動作時などでは、ピーク電流のレベルを一層小さ
くすることのできるメモリ装置を得ることができる。
装置において、各センスアンプに対し設けられた複数の
センスアンプ駆動回路をそれぞれ起動する起動タイミン
グを、メモリ装置の動作モード毎に可変するようにした
ので、高速センシングを必要としない、例えば、リフレ
ッシュ動作時などでは、ピーク電流のレベルを一層小さ
くすることのできるメモリ装置を得ることができる。
【００２６】第３の発明によれば、第１の発明のメモリ
装置において、各センスアンプに対し設けられた複数の
センスアンプ駆動回路をそれぞれ起動する起動タイミン
グを、メモリ装置を構成する複数のメモリブロック毎に
異ならせるようにしたので、センスアンプのセンシング
動作時のピーク電流のレベルを一層小さくすることので
きるメモリ装置を得ることができる。
装置において、各センスアンプに対し設けられた複数の
センスアンプ駆動回路をそれぞれ起動する起動タイミン
グを、メモリ装置を構成する複数のメモリブロック毎に
異ならせるようにしたので、センスアンプのセンシング
動作時のピーク電流のレベルを一層小さくすることので
きるメモリ装置を得ることができる。
【００２７】第１〜第３の発明のメモリ装置によれば、
センスアンプのセンシング動作時のピーク電流のレベル
を小さくすることができるので、電源雑音が小さくな
り、メモリ装置の周辺に別の回路が設けられている場合
に、その回路が誤動作したり、動作マージンが低下した
りする可能性が低減される。
センスアンプのセンシング動作時のピーク電流のレベル
を小さくすることができるので、電源雑音が小さくな
り、メモリ装置の周辺に別の回路が設けられている場合
に、その回路が誤動作したり、動作マージンが低下した
りする可能性が低減される。
【００２８】更に、第１〜第３の発明のメモリ装置によ
れば、電源雑音を小さくすることができるので、メモリ
装置の更なる大容量化が可能となり、又、アナログ回路
を含めたメモリ混載システムＬＳＩの設計が容易とな
る。
れば、電源雑音を小さくすることができるので、メモリ
装置の更なる大容量化が可能となり、又、アナログ回路
を含めたメモリ混載システムＬＳＩの設計が容易とな
る。
【００２９】第１〜第３の発明メモリ装置において、メ
モリセルは、Ｄ−ＲＡＭメモリセルが可能である。
モリセルは、Ｄ−ＲＡＭメモリセルが可能である。
【図１】本発明の実施の形態のメモリ装置としてのＤ−
ＲＡＭメモリ装置の例を示す回路図である。
ＲＡＭメモリ装置の例を示す回路図である。
【図２】図１のＤ−ＲＡＭメモリ装置のセンシング動作
時の信号波形を示すタイミングチャートである。
時の信号波形を示すタイミングチャートである。
【図３】図１のＤ−ＲＡＭメモリ装置の高速センシング
を必要としない、例えば、リフレッシュ動作時の信号波
形を示すタイミングチャートである。
を必要としない、例えば、リフレッシュ動作時の信号波
形を示すタイミングチャートである。
【図４】Ｄ−ＲＡＭメモリ装置の複数ブロックのメモリ
部の同時センシング動作時の信号波形を示すタイミング
チャートである。
部の同時センシング動作時の信号波形を示すタイミング
チャートである。
【図５】従来例のメモリ装置としてのＤ−ＲＡＭメモリ
装置を示す回路図である。
装置を示す回路図である。
【図６】図５のＤ−ＲＡＭメモリ装置のセンシング動作
時の信号波形を示すタイミングチャートである。
時の信号波形を示すタイミングチャートである。
ＢＬ、ＢＬＢ ビット線、ＷＬ ワード線、ＭＣ メモ
リセル、Ｑ スイッチングトランジスタ（ＭＯＳ−ＦＥ
Ｔ）、Ｃ キャパシタ、ＳＡ センスアンプ、ＳＡＤ
１、ＳＡＤ２ センスアンプ駆動回路、ＳＡ−Ｏｎ１、
ＳＡ−Ｏｎ２ 起動信号。
リセル、Ｑ スイッチングトランジスタ（ＭＯＳ−ＦＥ
Ｔ）、Ｃ キャパシタ、ＳＡ センスアンプ、ＳＡＤ
１、ＳＡＤ２ センスアンプ駆動回路、ＳＡ−Ｏｎ１、
ＳＡ−Ｏｎ２ 起動信号。
Claims (6)
- 【請求項１】 互いに交叉する如く配されたそれぞれ複
数対のビット線及び複数のワード線と、該複数対のビッ
ト線及び該複数のワード線の交叉部にそれぞれ接続され
たメモリセルと、上記複数対のビット線間にそれぞれ接
続されたセンスアンプと、該センスアンプを駆動するセ
ンスアンプ駆動回路とを有するメモリ装置において、 上記各センスアンプに対し、互いに異なるタイミングの
起動信号が供給される複数のセンスアンプ駆動回路を設
けたことを特徴とするメモリ装置。 - 【請求項２】 請求項１に記載のメモリ装置において、 上記各センスアンプに対し設けられた上記複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
上記メモリ装置の動作モード毎に可変することを特徴と
するメモリ装置。 - 【請求項３】 請求項１に記載のメモリ装置において、 上記各センスアンプに対し設けられた上記複数のセンス
アンプ駆動回路をそれぞれ起動する起動タイミングを、
上記メモリ装置を構成する複数のメモリブロック毎に異
ならせることを特徴とするメモリ装置。 - 【請求項４】 請求項１に記載のメモリ装置において、 上記メモリセルは、Ｄ−ＲＡＭメモリセルであることを
特徴とするメモリ装置。 - 【請求項５】 請求項２に記載のメモリ装置において、 上記メモリセルは、Ｄ−ＲＡＭメモリセルであることを
特徴とするメモリ装置。 - 【請求項６】 請求項３に記載のメモリ装置において、 上記メモリセルは、Ｄ−ＲＡＭメモリセルであることを
特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006668A JP2002216477A (ja) | 2001-01-15 | 2001-01-15 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001006668A JP2002216477A (ja) | 2001-01-15 | 2001-01-15 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002216477A true JP2002216477A (ja) | 2002-08-02 |
Family
ID=18874521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001006668A Pending JP2002216477A (ja) | 2001-01-15 | 2001-01-15 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002216477A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0194589A (ja) * | 1987-10-05 | 1989-04-13 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH01194194A (ja) * | 1988-01-29 | 1989-08-04 | Nec Ic Microcomput Syst Ltd | 半導体メモリ装置 |
| JPH025287A (ja) * | 1988-06-21 | 1990-01-10 | Nec Corp | ダイナミックメモリ |
| JPH03245394A (ja) * | 1990-02-21 | 1991-10-31 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH043390A (ja) * | 1990-04-20 | 1992-01-08 | Matsushita Electron Corp | 半導体記憶装置 |
-
2001
- 2001-01-15 JP JP2001006668A patent/JP2002216477A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
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Legal Events
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| A02 | Decision of refusal |
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