JP2009016004A - 半導体装置及び半導体装置の制御方法 - Google Patents

Abstract

【課題】低スタンバイ電流を維持したまま動作の高速化を実現するＤＲＡＭを提供する。
【解決手段】本発明に係る半導体装置（ＤＲＡＭ）の一態様は、メモリセル２１に接続された複数のディジット線対（ディジット Ｔｒｕｅ、Ｎｏｔ）と、複数のディジット線対に共通に接続された共通信号線対（メインＩ／Ｏ Ｔｒｕｅ、Ｎｏｔ）と、共通信号線対のプリチャージを行うメインＩ／Ｏイコライザ１７と、外部から入力されるマスク信号（マスク信号）の信号レベルに関わらずプリチャージ動作を継続させるか否かを設定する制御回路１６と、を有するものである。
【選択図】 図２

Description

本発明は、半導体装置に関し、特に、マスクライト動作が可能なＤＲＡＭに関する。

従来より、複数の入出力端子（以下、Ｉ／Ｏ端子という）を有するＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、全てのＩ／Ｏ端子に対して書き込みを行わない場合がある。このような書き込みを行わないＩ／Ｏ端子に対しては、マスク信号が入力される。マスク信号が入力されたＩ／Ｏ端子に対応したセルが属するセルアレイには、書き込みの代わりに、メインＩ／Ｏ対をプリチャージすることがある。このようなメインＩ／Ｏのプリチャージは、制御回路によって制御されている。

図７は、従来の制御回路の回路図である。この制御回路では、外部から入力されるマスク信号に応じて、制御回路内部の信号であるマスクＯｎ／Ｏｆｆ信号を生成している。アドレス信号／ＡＤＶは、バッファ８１を介してＮＡＮＤ回路８２の一方の入力端子に入力されている。ＮＡＮＤ回路８２の他方の入力端子には、バッファ９８、９９を介してクロックＣＬＫが入力されている。ＮＡＮＤ回路８２から出力された信号は、レジスタ８４に入力されている。外部から入力されるライトイネーブル信号／ＷＥは、バッファ８５を介してレジスタ８４に入力されている。すなわち、レジスタ８４は、ライトイネーブル信号／ＷＥをアドレス信号／ＡＤＶに同期させてパルス発生器８６に出力する。パルス発生器８６は、生成したパルス信号のパルス幅を、入力されるレジスタ８４の出力に応じて設定し、後にライトアンプイネーブル２信号となる信号を出力する。パルス発生器８６から出力された信号は、マスク判定待ち遅延回路８７を介してＮＡＮＤ回路８８の一方の入力端子に入力される。

外部から入力されるマスク信号は、バッファ９１、９２を介してレジスタ９３に入力される。レジスタ９３は、バッファ９８、９９を介して入力されるクロックＣＬＫに同期させてマスク信号を出力する。レジスタ９３から出力される信号は、バッファ９４、９５、９６を介してＮＡＮＤ回路８８の他方の入力端子に出力される。ＮＡＮＤ回路８８から出力された信号は、バッファ８９を介してライトアンプイネーブル２信号として出力される。ライトアンプイネーブル２信号は、ライトアンプを活性化させる制御信号となる。

ＮＡＮＤ回路９７は、一方の入力端子にレジスタ８４から出力される信号が入力され、他方の入力端子にバッファ９４、９５を介してレジスタ９３から出力される信号が入力されている。ＮＡＮＤ回路９７の出力は、チップ内部のマスクＯｎ／Ｏｆｆ信号として出力される。チップ内部で生成されるプリチャージ信号は、パルス発生器１００に出力される。パルス発生器１００は、プリチャージ信号の信号レベルに応じてパルス信号（制御信号Ｐｒｅ）を生成し、マスク判定待ち遅延回路１０１を介してＮＡＮＤ回路１０２の一方の入力端子に出力する。ＮＡＮＤ回路１０２の他方の入力端子には、マスクＯｎ／Ｏｆｆ信号が入力される。ＮＡＮＤ回路１０２から出力される信号は、ＮＡＮＤ回路１０３の一方の入力端子に入力される。ＮＡＮＤ回路１０３の他方の入力端子には、チップセレクト信号／ＣＳが、遅延素子群１０４、バッファ１０５を介して入力される。ＮＡＮＤ回路１０３の出力は、メインＩ／Ｏのプリチャージを制御するＭＩＯプリチャージ信号となる。

図８は、従来のＤＲＡＭにおける各制御信号のタイミングチャートである。図８において、１サイクル（Ａ'〜Ｃ）は、１ビット毎の書き込みサイクルを示している。外部から入力されるマスク信号は、１サイクル毎に入力（更新）される。また、図８では、期間I、II、IIIでは、書き込み動作を行い、期間IVではマスク動作を行うもとする。従来のＤＲＡＭでは、サイクル４の期間Ａ'に示すように、プリチャージを行う前にマスクＯｎ／Ｏｆｆ信号をモニタする。このモニタしたマスクＯｎ／Ｏｆｆ信号の信号レベル（Ｈ／Ｌ）に応じて、プリチャージ動作を開始するか否かを決定していた。

このようなＤＲＡＭは、例えば特許文献１にも記載されている。特許文献１には、ライトマスク信号／ＷＭ（マスクＯｎ／Ｏｆｆ信号に相当）を内部クロックと非同期に確定するライトマスク回路を備え、ライトドライバは、ライトマスク回路の出力を受けてライトデータ線をプリチャージすることが記載されている（段落００３６）。図９は、特許文献１に記載されたＤＲＡＭのメインＩ／Ｏのプリチャージ動作を示すタイミングチャートである。図９において、ＧＬＯＷ及び／ＧＬＯＷは、メインＩ／Ｏ対に相当している。ただし、特許文献１に記載されたＤＲＡＭでは、メインＩ／Ｏ対が、書き込み専用の共通信号線ＧＬＯＷと、読み出し専用の共通信号線対ＧＬＯＲに分けられている。期間ｔ１〜ｔ１−１、ｔ２〜ｔ２−１、ｔ３〜ｔ３−１において、ライトイネーブル信号／ＷＥが活性化される。このライトイネーブル／ＷＥの活性化を受けて、プリチャージ制御回路がライトマスク信号／ＷＭをＧＩＯ線ライトドライバに出力する。

また、このようなＤＲＡＭについては、例えば、特許文献２、３にも記載されている。
特開２００１−２０２７８２号公報 特開２０００−１３２９６４号公報 特開２００３−１９６９８５号公報

しかしながら、従来のＤＲＡＭでは、外部から入力されたマスク信号の信号レベルをモニタし、このモニタされた判定結果に応じてプリチャージ動作を開始するか否かを決定している。そのため、制御信号は、マスク信号の判定を待ってセルに入力する必要がある。このようなことから従来のＤＲＡＭでは、制御信号を遅延させなければならず、高速化の妨げとなっていた。

また、近年では、モバイル系のＳＤＲＡＭなどのメモリ製品及びこれを搭載したマクロ製品においては、大容量化、高速化、及び低消費電力化（低スタンバイ電流化）が強く求められている。スタンバイ電流に大きな割合を占めるのが、セルへのリフレッシュ動作である。

低スタンバイ電流化を実現するためには、リフレッシュ動作の周期を極力長く設定する必要があり、リフレッシュ動作の周期を長くするためには、セルのリストアレベルを最大にする必要がある。しかしながら、従来のＤＲＡＭのようにプリチャージ動作の開始が遅くなると、プリチャージ動作の後に続くセルのリストア動作に十分な時間を確保することができない。そのため、セルに十分な電荷を蓄積することができずリフレッシュ周期が短くなる。一方、セルのリストアレベルを最大にしようとすると、セルのリストア動作に十分な時間を確保しなければならず、動作の高速化を阻害する。すなわち、低スタンバイ電流化と動作の高速化はトレードオフの関係にある。そのため、従来のＤＲＡＭでは、プリチャージ動作の開始が遅いため、低スタンバイ電流を実現すると共に、動作の高速化を図ることは困難であった。

本発明に係る半導体装置の一態様は、メモリセルに接続された複数のディジット線対と、前記複数のディジット線対に共通に接続された共通信号線対と、前記共通信号線対のプリチャージを行う共通信号線イコライザと、外部から入力されるマスク信号の信号レベルに関わらず前記共通信号線対のプリチャージを開始し、前記共通信号線対のプリチャージ中に前記マスク信号に基づいて当該プリチャージを継続するか否かを決定する制御回路と、を有するものである。

このように、本発明に係る半導体装置の一態様は、マスク信号の信号レベルに関わらずプリチャージ動作を開始する。制御回路は、プリチャージ動作の途中でマスク信号の信号レベルを判定する。この判定結果に応じてプリチャージ動作を継続させるか否かを決定する。これにより、従来においてプリチャージ信号の信号レベルを判定するまでに要していた判定結果の待ち時間を削減することができる。これにより、リストア時間を十分に確保することができ、このリストア時間に十分なリストアレベルまで電荷を蓄積することができる。この結果、低スタンバイ電流を維持したまま、各動作の高速化を図ることができる。

本発明に係る半導体装置の一態様によれば、低スタンバイ電流の実現と、各動作の高速化を図ることができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。

図１は、本発明の実施形態に係るＤＲＡＭ全体の一構成例を示すセルアレイ図である。本発明に係るＤＲＡＭは、図１に示すレイアウトに限定されるものではなく、種々のレイアウトを有するＤＲＡＭにおいて実施することができる。図１に示すように、ＤＲＡＭ１０は、セルアレイ１１、Ｙデコーダ１２、ライトアンプ１３、及びＩ／Ｏ端子１４を有している。ＤＲＡＭ１０は、複数のＩ／Ｏ端子１４を有し、設定されたバースト長のメモリデータを連続して入出力できるバースト転送を行う機能と、書き込みを行わないセルアレイ１１に対してプリチャージを行うマスク動作機能を有している。

セルアレイ１１は、マトリクス状に配された複数のメモリセルと、メモリセルに接続された複数のディジット線対を有している。ここでは、Ｉ／Ｏ００〜Ｉ／Ｏ３１を８Ｉ／Ｏずつに４分割し、１つのセルアレイ１１に１バイトのデータを記憶できる構成としている。セルアレイ１１の有する複数のディジット線対には、共通信号線対であるメインＩ／Ｏ対が接続されている。すなわち、メインＩ／Ｏ対が１Ｂｙｔｅ毎に接続されている。Ｙスイッチ（図においてはＹ−ｓｗｉｔｃｈとして記載）は、メインＩ／Ｏ対と各ディジット線対の間に介されている。Ｙスイッチは、メインＩ／Ｏ対とディジット線対との接続を制御している。なお、本実施形態では、書き込み用のデータ線と読み出し用のデータ線を共通化してメインＩ／Ｏとしている。

Ｙデコーダ１２は、セルアレイ１１の列アドレスのデコードを行う。Ｙデコーダ１２は、外部から入力されたアドレス信号／ＡＤＶに従ってＹスイッチを駆動し、選択されたアドレスに対応するメモリセルに接続されたディジット線対をメインＩ／Ｏ対に接続する。Ｙスイッチは、列方向のメモリセルの選択を行い、各セルアレイ（１Ｂｙｔｅ）を１信号でまとめて選択する。ＹスイッチがＨレベルになると、メインＩ／Ｏ対とディジット線対とが接続される。

ライトアンプ１３は、後述する制御回路１６から出力される制御信号（ライトアンプイネーブル２信号）によって活性化される。ライトアンプ１３は、Ｉ／Ｏ端子１４からライトバスを介して入力されるデータを増幅し、メインＩ／Ｏ対を介して書き込みデータをセルアレイ１１に出力する。

Ｉ／Ｏ端子１４は、Ｉ／Ｏ００〜Ｉ／Ｏ３１によって構成され、チップの外部とデータの入出力を行う。Ｉ／Ｏ端子１４は、書き込み時に、外部から入力されるライトイネーブル／ＷＥが活性状態で書き込みデータを入力する。マスク信号は、複数のＩ／Ｏ端子１４が同時に動作するメモリ仕様において、Ｉ／Ｏ端子１４のデータの入出力を部分的に動作させようとする場合に用いられる。例えば、Ｉ／Ｏ００〜Ｉ／Ｏ０７のみを書き込み動作させ、残りのＩ／Ｏ０８〜Ｉ／Ｏ３１を現状維持する（書き込みを行わない）場合には、Ｉ／Ｏ００〜Ｉ／Ｏ０７に対して書き込みデータを入力し、Ｉ／Ｏ０８〜Ｉ／Ｏ３１に対してマスク信号を入力する。これにより、Ｉ／Ｏ００〜Ｉ／Ｏ０７に対応するセルではデータが書き込まれ、Ｉ／Ｏ０８〜Ｉ／Ｏ３１に対応するメモリセルは書き込み禁止状態となる。

図２は、本発明の実施形態に係るＤＲＡＭの一部拡大図である。制御回路１６には、外部から各制御信号アドレス信号／ＡＤＶ、ライトイネーブル信号／ＷＥ、マスク信号マスク、クロックＣＬＫ、チップセレクト信号／ＣＳ等が入力される。アドレス信号／ＡＤＶが活性状態で、Ｉ／Ｏ端子１４から入力された信号をアドレスとして取り込む。ライトイネーブル信号／ＷＥが活性状態で、Ｉ／Ｏ端子１４から入力された信号をメモリセル２１に書き込む。チップセレクト信号／ＣＳが活性状態で、チップが選択される。

制御回路１６は、このような制御信号からプリチャージ動作を制御するＭＩＯプリチャージ信号を生成する。ＭＩＯプリチャージ信号は、メインＩ／Ｏ対のプリチャージを行うメインＩ／Ｏイコライザ１７に出力される。また、制御回路１６は、入力される制御信号から書き込み動作を制御するライトアンプイネーブル２信号を生成する。ライトアンプイネーブル２信号は、ライトアンプ１３に出力される。すなわち、制御回路１６は、メインＩ／Ｏイコライザ１７のプリチャージ動作と、ライトアンプ１３の書き込み動作をそれぞれ制御する。制御回路１６は、それぞれのセルアレイ１１（Ｂｙｔｅ）毎に独立して設けられている。

前述したように、メインＩ／Ｏ対にはライトアンプ１３が接続されている。ライトアンプ１３は、書き込み時にメインＩ／Ｏをデータに基づきドライブするよう構成されている。メインＩ／Ｏ対を構成する２本の信号線（メインＩ／Ｏ Ｔｒｕｅ、Ｎｏｔ）の間には、メインＩ／Ｏイコライザ１７が接続されている。メインＩ／Ｏイコライザ１７は、ＭＩＯプリチャージ信号によって活性化され、メインＩ／Ｏ対のプリチャージを行う。

メインＩ／Ｏイコライザ１７は、３つのトランジスタＴｒＡ、ＴｒＢ、ＴｒＣを有している。トランジスタＴｒＡは、電源電圧とメインＩ／Ｏ Ｔｒｕｅとの間に接続されている。トランジスタＴｒＢは、電源電圧とメインＩ／Ｏ Ｎｏｔとの間に接続されている。トランジスタＴｒＣは、メインＩ／Ｏ ＴｒｕｅとメインＩ／Ｏ Ｎｏｔとの間に接続されている。トランジスタＴｒＡ、ＴｒＢ、ＴｒＣのゲートには、バッファ１８を介してＭＩＯプリチャージ信号が入力されている。これにより、ＭＩＯプリチャージ信号によってメインＩ／Ｏイコライザ１７の動作が制御される。このような構成により、書き込みを行わないセルアレイ（Ｂｙｔｅ）に対してメインＩ／Ｏ対のプリチャージが行われる。このメインＩ／Ｏ対は、複数のディジット線対に接続されている。

図３は、本発明の実施形態に係るＤＲＡＭの一部拡大図である。複数のディジット線対は、共通にメインＩ／Ｏ対に接続されている。それぞれのディジット線対とメインＩ／Ｏ対との間には、トランジスタＴｒ２が介されている。トランジスタＴｒ２のゲートは、Ｙスイッチに接続されている。Ｙスイッチは、メインＩ／Ｏ対に接続されるディジット線対の選択を行っている。メインＩ／Ｏ対は、ＴｒｕｅとＮｏｔの２本の信号線によって構成されている。対をなす２本の信号線の間には、前述したメインＩ／Ｏイコライザ１７が接続されている。メインＩ／Ｏイコライザ１７は、制御回路１６から入力されるＭＩＯプリチャージ信号に応じてメインＩ／Ｏ対をプリチャージする。

ディジット線対とワード線１〜４は、互いに交差するように配されている。ディジット線対は、ＴｒｕｅとＮｏｔ（図中ではＴ、Ｎとして示す）の２本の信号線対により構成されている。ワード線は、Ｈレベルでメモリセル２１内のゲートトランジスタ（図示せず）をＯＮにし、ディジット線対の電位をメモリセル２１に伝達する。一方、ワード線は、読み出し時には、メモリセル２１に保持されたレベルをディジット線に伝える。これによりディジット線対にメモリセル２１に保持された信号レベルに応じた電位差が生じる。ディジット線対は、読み出し、書き込み時において、一方の信号線がＨレベルであれば、対となる他方の信号線がＬレベルとなる。この信号線の信号レベルの組み合わせによって、データの０又は１を判定することができる。

メモリセル２１は、ディジット線対とワード線との交点付近に配される。メモリセル２１は、コンデンサに蓄積された電荷量（Ｈレベル／Ｌレベル）によって、データを記憶する。メモリセル２１には、所定の間隔でリフレッシュ書き込みが行われる。このリフレッシュ書き込みにおいてメモリセル２１の有するコンデンサにリストアレベルまで電荷が蓄積される。

ディジット線対を構成する２本の信号線の間には、ディジットイコライザ２２が接続されている。ディジットイコライザ２２は、ディジット線対をプリチャージする。ディジットイコライザ２２は、プリチャージ動作がディジットプリチャージ信号ＰＤＬによって制御されている。ディジットイコライザ２２は、ディジットプリチャージ信号ＰＤＬがＨレベルになると、ディジット線対をプリチャージ電圧（例えば、ＶＤＤ／２）にプリチャージする。ディジットイコライザ２２は、読み出し、書き込み時では、Ｌレベルに設定される。

センスアンプ２５は、１組のディジット線対に対し１つ設けられている。メモリセル２１は、センスアンプ２５を中心として、紙面において上下対称に設けられている。センスアンプ２５と上下のメモリセル２１との間には、トランジスタＴｒ１が介されている。このトランジスタＴｒ１のＯＮ／ＯＦＦを制御することにより、センスアンプ２５とメモリセル２１との接続が制御されている。紙面上方のトランジスタＴｒ１のゲートは、ゲート駆動線ＴＧ１に接続されている。紙面下方のトランジスタＴｒのゲートは、ゲート駆動線ＴＧ２に接続されている。ゲート駆動線ＴＧ１又はＴＧ２のいずれかを駆動することにより、センスアンプ２５を上方または下方のいずれか一方のメモリセル２１に接続する。

センスアンプ２５は、読み出し時においてセンスアンプ活性化信号ＳＡによって活性化される。センスアンプ２５は、センスアンプ活性化信号ＳＡによって活性化されると、ディジット線対の電位差を増幅してメインＩ／Ｏ対に出力する。

図４は、本発明の実施形態に係るＤＲＡＭにおける、バースト書き込み動作を示す各信号線の波形である。図４では、セルに２回の書き込みを行っている。はじめに、ディジット線対のプリチャージを制御するディジット線プリチャージ信号ＰＤＬがＨレベルになる（ａ）。これにより、ディジット線がプリチャージ電圧（例えば、ＶＤＤ／２）までプリチャージされる（ｂ）。次に、ワード線がＨレベルになる（ｃ）。これにより、セルのゲートトランジスタがＯＮとなる。書き込み動作時には、ディジット線の電位がセルに伝えられる。また、読み出し時には、セルの保持する信号レベルをディジット線に伝える。続いてセンスアンプ２２が活性化される（ｄ）。これにより、ディジット線対の電位差がセンスアンプ２２により増幅される（ｅ）。

次に、ディジット線対とメインＩ／Ｏ対との間に介されるＹスイッチがＯＮとなる（ｆ）。これにより、ディジット線対とメインＩ／Ｏ対とが接続される。メインＩ／Ｏ対とディジット線対が接続されることにより、メインＩ／Ｏの信号レベル（書き込みデータ）に応じて、ディジット線対の電位が変化する。これにより、セルに蓄積される電荷のリストアレベルが変化する（ｇ）。なお、図４では、セルがＨレベルに電荷を蓄積している。

図５は、本発明の実施形態に係る制御回路１６の一構成例を示す回路図である。制御回路１６は、アドレス信号／ＡＤＶ及びライトイネーブル／ＷＥに基づいてライトアンプイネーブル２信号を生成するライトアンプイネーブル生成部７０を有している。また、制御回路１６は、プリチャージ信号、マスク信号及びクロックＣＬＫに基づいてＭＩＯプリチャージ信号を生成するＭＩＯプリチャージ生成部７１を有している。ＭＩＯプリチャージ生成部７１は、更に、マスク信号及びクロックＣＬＫから、チップ内部のマスクＯｎ／Ｏｆｆ信号を生成するマスクＯｎ／Ｏｆｆ生成回路７２と、プリチャージ信号及びマスクＯｎ／Ｏｆｆ信号からＭＩＯプリチャージ信号を生成するＭＩＯプリチャージ生成回路７３を有している。なお、プリチャージ信号は、図示しないリフレッシュ動作制御回路などによって生成されるチップ内部の制御信号である。またマスクＯｎ／Ｏｆｆ信号は、外部から入力されるマスク信号に基づいて生成された内部マスク信号である。

アドレス信号／ＡＤＶは、バッファ４１を介してＮＡＮＤ回路４２の一方の入力端子に出力される。ＮＡＮＤ回路４２の他方の入力端子には、バッファ５８、５９を介してクロックＣＬＫが入力されている。ＮＡＮＤ回路４２の出力は、バッファ４３を介してレジスタ４４に出力される。すなわち、ＮＡＮＤ回路４２は、クロックＣＬＫのタイミングに合わせてアドレス／ＡＤＶをレジスタ４４に出力している。

ライトイネーブル信号／ＷＥは、バッファ４５を介してレジスタ４４に出力される。レジスタ４４は、入力されるアドレス信号／ＡＤＶと同期をとってライトイネーブル信号／ＷＥをライトアンプイネーブル生成部７０に出力する。レジスタ４４の出力は、ライトアンプイネーブル生成部７０の有するパルス発生器４６に入力される。

ライトアンプイネーブル生成部７０は、パルス発生器４６、スイッチング素子４７、４８、及びＮＯＲ回路４８を備えて構成されている。パルス発生器４６は、レジスタ４４の出力、すなわちレジスタ４４を介してライトイネーブル信号／ＷＥが入力される。パルス発生器４６は、生成したパルス信号のパルス幅を、ライトイネーブル信号／ＷＥの信号レベルに応じて設定し、ライトアンプイネーブル１信号として出力する。このライトアンプイネーブル１信号は、スイッチング素子４７を介してＮＯＲ回路４８に出力される。

ＮＯＲ回路４８の他方には、後述するＭＩＯプリチャージ生成部７１によって生成されるＭＩＯプリチャージ信号が入力されている。ＮＯＲ回路４８の出力は、バッファ６５を介してＮＯＲ回路４８の一方に再び入力されている。このような構成によりＮＯＲ回路４８の出力が保持される。ＮＯＲ回路４８の出力は、ライトアンプイネーブル２信号としてライトアンプ１３に出力され、ライトアンプ１３の書き込み動作を制御している。

一方、外部から入力されるマスク信号は、バッファ５１、５２を介してレジスタ５３に出力される。クロックＣＬＫも同様に、バッファ５８、５９を介してレジスタ５３に出力される。レジスタ５３は、マスク信号をクロックＣＬＫのタイミングに合わせてマスクＯｎ／Ｏｆｆ生成回路７２に出力する。レジスタ５３の出力、すなわちレジスタ５３を介して入力されるマスク信号は、バッファ５４、５５を介してマスクＯｎ／Ｏｆｆ生成回路７２の有するパルス発生器５６に出力される。パルス発生器５６は、レジスタ５３を介して入力されるマスク信号を、生成したパルス信号のパルス幅をマスク信号の信号レベルに応じて変化させ、ＮＡＮＤ回路５７に出力する。ＮＡＮＤ回路５７は、他方にレジスタ４４の出力、すなわちレジスタ４４を介して入力されるライトイネーブル信号／ＷＥを入力している。このＮＡＮＤ回路４４の出力は、チップ内部のマスクＯｎ／Ｏｆｆ信号として出力される。

ＭＩＯプリチャージ生成回路７３は、パルス発生器６０及びＮＡＮＤ回路６１を有している。パルス発生器６０には、チップ内部で生成されたプリチャージ信号が入力される。パルス発生器６０は、プリチャージ信号をパルス信号に変換してＮＡＮＤ回路６１に出力する。ＮＡＮＤ回路６１は、一方にパルス発生器６０の出力が入力され、他方にマスクＯｎ／Ｏｆｆ信号回路７２によって生成されたマスクＯｎ／Ｏｆｆ信号が入力されている。ＮＡＮＤ回路６１の出力は、ＮＡＮＤ回路６２の一方の入力端子に出力される。

ＮＡＮＤ回路６２は、一方にＭＩＯプリチャージ生成回路７３の出力が入力され、他方に外部から入力されたチップセレクト信号／ＣＳが入力されている。ＮＡＮＤ回路６２は、チップセレクト信号／ＣＳが活性状態においてＭＩＯプリチャージ生成回路７３の出力をＭＩＯプリチャージ信号として出力する。チップセレクト信号／ＣＳは、遅延素子群６３及びバッファ６４を介してＮＡＮＤ回路６２に出力されている。このように生成されたＭＩＯプリチャージ信号は、メインＩ／ＯをプリチャージするメインＩ／Ｏイコライザ１７に出力される。

次に、このように構成されたＤＲＡＭ１０の動作について説明を行う。図６は、本発明に係るＤＲＡＭの動作を示すタイミングチャートである。図６において、クロック／ＣＬＫ、アドレス信号／ＡＤＶ、ライトイネーブル信号／ＷＥ、マスク信号、及びチップセレクト信号／ＣＳは、チップの外部から入力される制御信号である。ＭＩＯプリチャージ信号、ライトアンプイネーブル１信号、マスクＯｎ／Ｏｆｆ信号、ライトアンプイネーブル２信号は、図４に示す制御回路１６によって生成される制御信号である。ＭＩＯプリチャージ信号、ライトアンプイネーブル１信号、マスクＯｎ／Ｏｆｆ信号、ライトアンプイネーブル２信号は、１Ｂｙｔｅで共通の信号である。一方、メインＩ／Ｏ及びＹ−スイッチはビット毎に独立した制御信号である。ここでは、クロック／ＣＬＫの立ち上がりで（図中の二点破線）、外部から入力されるアドレス信号／ＡＤＶ、ライトイネーブル信号／ＷＥ、及びチップセレクト信号／ＣＳの信号が取り込まれる。また、図中の期間I、II、IIIは、書き込み動作を行い、期間IVは、マスク動作を行うものとする。

ＭＩＯプリチャージ信号は、書き込みが完了したことをトリガとしてＨレベルとなる。ここで、ＭＩＯプリチャージ信号がＨレベルでプリチャージ動作が実行され、Ｌレベルでプリチャージ動作が停止される。そのため、前のサイクルの書き込みが完了したことをトリガとしてＭＩＯプリチャージ信号がＨレベルとなり、メインＩ／Ｏ対のプリチャージが開始される。換言すると、メインＩ／Ｏ対は、マスク信号の信号レベルに依らずに、書き込みが完了すると、プリチャージ動作が開始される。ここでは、１サイクル（期間Ａ〜Ｃ）は、１ビットの書き込みが完了してから、次のビットの書き込みが完了するまでの期間を示している。なお、図６では、１ビット分の動作について示している。図示しない他のビット（Ｉ／Ｏ）についても同時にそれぞれの書き込み動作又はマスク動作が実行されている。ライトアンプイネーブル１は、パルス発生器４６によってライトイネーブル信号／ＷＥをパルス信号に変換した信号であり、Ｈレベルで書き込み許可となり、Ｌレベルで書き込み不可となる。

次に、書き込み動作を行う場合の各制御信号について説明を行う。サイクル２中の期間Ｃに示すように、前のサイクル１の書き込み動作が完了すると、ＭＩＯプリチャージがＬレベルからＨレベルとなる。これにより、プリチャージ動作が開始される。このプリチャージ動作の途中でマスクＯｎ／Ｏｆｆ信号がモニタされる。モニタされたマスクＯｎ／Ｏｆｆ信号が、サイクル２中の期間Ｃのようにモニタ時に立ち下がっている場合には、ＭＩＯプリチャージがＨレベルからＬレベルに遷移する。これにより、プリチャージ動作が停止する。一方、ライトアンプイネーブル２は、ＬレベルからＨレベルとなり、メインＩ／Ｏには書き込みデータが入力される。

次に、マスク動作を行う場合の各制御信号について説明を行う。サイクル３中の期間Ｃに示すように、前サイクル２の書き込みが完了すると、ＭＩＯプリチャージがＬレベルからＨレベルとなる。これにより、プリチャージ動作が開始される。このプリチャージ動作の途中でマスクＯｎ／Ｏｆｆ信号がモニタされる。サイクル３中の期間Ｃに示すように、モニタ時にマスクＯｎ／Ｏｆｆ信号が立ち下がっていない場合（信号レベルが変化していない場合）は、ＭＩＯプリチャージ信号はＨレベルに保たれる。これによりプリチャージ動作が継続する。

このように、外部から入力されるマスク信号や、内部で生成されたマスクＯｎ／Ｏｆｆ信号の信号レベルに依らずにプリチャージ動作を開始する。そして、プリチャージ動作の途中でマスクＯｎ／Ｏｆｆ信号をモニタする。このモニタ時のマスクＯｎ／Ｏｆｆ信号の信号レベルに応じて、Ｌレベルであればプリチャージ動作を停止して書き込み動作を行い、Ｈレベルであればプリチャージ動作を継続してマスク動作を行う。

このように構成されたＤＲＡＭ１０は、外部から入力されたマスク信号や内部で生成されたマスクＯｎ／Ｏｆｆ信号の信号レベルに関わらずにプリチャージ動作を開始する。これにより、マスク信号の判定を行ってからプリチャージを開始していた従来のＤＲＡＭに比べ、判定結果の待ち時間を削減するこができる。これにより、動作の高速化を実現できる。また、プリチャージ動作開始を早めることにより、メモリセル２１に最大のリストアレベルまで電荷を蓄積することができる。これにより、リフレッシュ周期を長くすることができ、ＤＲＡＭの低スタンバイ電流化を図ることができる。これにより、低スタンバイ電流を維持したまま、動作の高速化を図ることができる。

また、従来のＤＲＡＭでは、マスク信号の信号レベルを判定してからプリチャージ動作を開始していたため、プリチャージ動作開始のタイミングに合わせて他の制御信号を遅延させていた。そのため、制御信号を遅延させるための遅延素子を複数設けなければならず回路規模が大きくなるという問題点を有していた。これに対し、本実施形態では、マスク信号の信号レベルに関わらずプリチャージ動作を開始することができるため、このような従来の遅延素子を設ける必要がない。これにより、従来のＤＲＡＭに比べ回路の小型化を実現することができる。

また、本実施形態に係るＤＲＡＭでは、外部から入力されるマスク信号をパルス信号であるマスクＯｎ／Ｏｆｆ信号に変換している。このパルス信号の立ち上がり（または立ち下り）エッジを検出することで、マスク信号の信号レベルの判定を容易に行うことができる。

また、本実施形態は、クロックに同期して連続書き込み（読み出し）を行うバースト動作機能を有するＤＲＡＭに適用することが好ましい。バースト動作では、Ｉ／Ｏ端子１４から連続して書き込みデータが入力される。このような動作において、従来のＤＲＡＭのようにマスク信号の判定後にプリチャージを行うと、マスク信号の判定待ち時間によってバースト動作が中断される虞がある。これに対し、本実施形態では、マスク信号の信号レベルに依らずにプリチャージ動作を開始する。そして、プリチャージ動作の途中でマスクＯｎ／Ｏｆｆ信号の信号レベルを判定する。これにより、バースト動作において書き込みクロック毎にマスク信号と書き込みデータが交互に入力されるような場合にあっても、マスク信号の判定待ち時間を設定する必要がない。これにより、バースト動作によってデータの連続した書き込みが可能になる。

なお、本実施形態に係るＤＲＡＭは、外部から入力されたマスク信号を待たずにプリチャージを開始する、という構成を有していれば、種々の構成及び制御方法を有するＤＲＡＭにおいても実施することができる。

本発明の実施形態に係るＤＲＡＭ全体の一構成例を示すセルアレイ図である。 本発明の実施形態に係るＤＲＡＭの一部拡大図である。 本発明の実施形態に係るＤＲＡＭの一部拡大図である。 本発明の実施形態に係るＤＲＡＭのバースト動作を示す各信号線の波形である。 本発明の実施形態に係る制御回路１６の一構成例を示す回路図である。 本発明に係るＤＲＡＭの動作を示すタイミングチャートである。 従来のＤＲＡＭの制御回路の構成を示す回路図である。 従来のＤＲＡＭにおける、制御回路によって生成される各制御信号を示すタイミングチャートである。 特許文献１に記載されたＤＲＡＭの動作を示すタイミングチャートである。

符号の説明

１１...セルアレイ １２...デコーダ １３...ライトアンプ
１４...Ｉ／Ｏ端子 １６...制御回路 １７...メインＩ／Ｏイコライザ
１８...バッファ ２１...メモリセル ２２...ディジットイコライザ
２５...センスアンプ ４４、５３...レジスタ
４１、４３、４５、４９、６５、５１、５２、５４、５５、６４...バッファ
６５...遅延素子群 ４６、５６、６０...パルス発生器
４２、５７、６１、６２...ＮＡＮＤ回路 ４８...ＮＯＲ回路
７０...ライトアンプイネーブル２生成部
７１...ＭＩＯプリチャージ生成部
７２...マスクＯｎ／Ｏｆｆ生成回路
７３...ＭＩＯプリチャージ生成回路
Ｔｒ１、Ｔｒ２、ＴｒＡ、ＴｒＢ、ＴｒＣ...トランジスタ

Claims (8)

1. メモリセルに接続された複数のディジット線対と、
   前記複数のディジット線対に共通に接続された共通信号線対と、
   前記共通信号線対のプリチャージを行う共通信号線イコライザと、
   外部から入力されるマスク信号の信号レベルに関わらず前記共通信号線対のプリチャージを開始し、前記共通信号線対のプリチャージ中に前記マスク信号に基づいて当該プリチャージを継続するか否かを決定する制御回路と、を有する
   半導体装置。
2. 前記制御回路は、パルス発生器によって生成されたパルス信号のパルス幅を前記マスク信号の信号レベルに応じて設定することで前記共通信号線イコライザを制御する共通信号線プリチャージ信号を生成する共通信号線プリチャージ信号生成回路を有する
   請求項１記載の半導体装置。
3. 当該半導体装置は、前記共通信号線対に書き込みデータをドライブするライトアンプを更に備え、
   前記制御回路は、パルス発生器によって生成されたパルス信号のパルス幅を外部から入力されるライトアンプイネーブル信号の信号レベルに応じて設定することで前記ライトアンプを制御するライトアンプ制御信号を生成するライトアンプ制御信号生成回路を有する
   請求項１又は２に記載の半導体装置。
4. 前記半導体装置は、バースト動作を行うＤＲＡＭである
   請求項１乃至３のうちいずれか１項に記載の半導体装置。
5. メモリセルに接続された複数のディジット線対と、前記複数のディジット線対に共通に接続された共通信号線対と、前記共通信号線対のプリチャージを行う共通信号線イコライザを有する半導体装置の制御方法であって、
   外部から入力されるマスク信号の信号レベルに関わらずディジット線対に共通に接続された共通信号線対のプリチャージを開始し、
   前記共通信号線対のプリチャージ中に前記マスク信号に基づいて当該プリチャージを継続するか否かを決定する
   半導体装置の制御方法。
6. 前記共通信号線対のプリチャージは、前記マスク信号の信号レベルに応じてパルス幅が設定される内部マスク信号に基づいて、継続するか否かが決定される
   請求項５記載の半導体装置の制御方法。
7. 前記ディジット線の書き込みの完了をトリガとして前記プリチャージを開始する
   請求項５又は６に記載の半導体装置の制御方法。
8. 前記半導体装置はバースト動作を行うＤＲＡＭである請求項５乃至７記載のうちいずれか１項に記載の半導体装置の制御方法。

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