JP2001202782A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Abstract
(57)【要約】
【課題】 高速にデータ処理することができる半導体記
憶装置を提供する。 【解決手段】 本発明の実施の形態による半導体記憶装
置は、データ入出力線を、ライトデータ線対ＧＩＯＷと
リードデータ線対ＧＩＯＲとに分離する。ライト用の列
選択信号ＣＳＬＲによりライトゲートをオンし、リード
用の列選択信号ＣＳＬＲによりリードゲートをオンす
る。各動作の移行時、ライトデータ線対ＧＩＯＷはプリ
チャージせず、リードデータ線対ＧＩＯＲのみプリチャ
ージする。ライトマスク時には、ライトマスク信号ＷＭ
により、ライトデータ線対ＧＩＯＷをプリチャージす
る。これにより、高速なデータ処理が実現される。
憶装置を提供する。 【解決手段】 本発明の実施の形態による半導体記憶装
置は、データ入出力線を、ライトデータ線対ＧＩＯＷと
リードデータ線対ＧＩＯＲとに分離する。ライト用の列
選択信号ＣＳＬＲによりライトゲートをオンし、リード
用の列選択信号ＣＳＬＲによりリードゲートをオンす
る。各動作の移行時、ライトデータ線対ＧＩＯＷはプリ
チャージせず、リードデータ線対ＧＩＯＲのみプリチャ
ージする。ライトマスク時には、ライトマスク信号ＷＭ
により、ライトデータ線対ＧＩＯＷをプリチャージす
る。これにより、高速なデータ処理が実現される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、データの入出力ゲートおよびライトドラ
イバの構成に関するものである。
に関し、特に、データの入出力ゲートおよびライトドラ
イバの構成に関するものである。
【０００２】
【従来の技術】メモリコア部（同期型半導体記憶装置）
とメモリコア部を制御するロジック回路とを同一基板に
搭載したシステムＬＳＩが開発されている。メモリコア
部は、数１００のオーダのデータ入出力端子（ＤＱ端
子）を備え、ロジック回路との間でデータの転送速度の
向上を図っている。
とメモリコア部を制御するロジック回路とを同一基板に
搭載したシステムＬＳＩが開発されている。メモリコア
部は、数１００のオーダのデータ入出力端子（ＤＱ端
子）を備え、ロジック回路との間でデータの転送速度の
向上を図っている。
【０００３】このような従来のメモリコアの要部につい
て、図２４を用いて説明する。図２４において、ＭＣ
は、メモリセルを、ＷＬ０〜ＷＬ２は、ワード線を、Ｂ
Ｌ（０：ｎ）および／ＢＬ（０：ｎ）のそれぞれは、複
数本のビット線をそれぞれ表わしている。また、ＤＱ
（０）、ＤＱ（１）、…、ＤＱ（７）は、データを入出
力するためのデータ入出力端子（または、入出力デー
タ）を、ＧＩＯ（０）、／ＧＩＯ（０）、ＧＩＯ
（１）、／ＧＩＯ（１）、…、ＧＩＯ（７）、／ＧＩＯ
（７）は、データ入出力線を表わしている。
て、図２４を用いて説明する。図２４において、ＭＣ
は、メモリセルを、ＷＬ０〜ＷＬ２は、ワード線を、Ｂ
Ｌ（０：ｎ）および／ＢＬ（０：ｎ）のそれぞれは、複
数本のビット線をそれぞれ表わしている。また、ＤＱ
（０）、ＤＱ（１）、…、ＤＱ（７）は、データを入出
力するためのデータ入出力端子（または、入出力デー
タ）を、ＧＩＯ（０）、／ＧＩＯ（０）、ＧＩＯ
（１）、／ＧＩＯ（１）、…、ＧＩＯ（７）、／ＧＩＯ
（７）は、データ入出力線を表わしている。
【０００４】行デコーダ９１４は、メモリセルアレイＭ
Ａのワード線を選択するためのワード線活性化信号を出
力する。行デコーダ９１５は、メモリセルアレイＭＢの
ワード線を選択するためのワード線活性化信号を出力す
る。ワード線活性化信号ＷＬが活性化すると、メモリセ
ルＭＣからビット線にデータが読出され、または、ビッ
ト線のデータがメモリセルＭＣに書込まれる。行デコー
ダ（ＳＡ）／列デコーダ９１６は、Ｓ／Ａ帯を制御する
ための信号を出力する。
Ａのワード線を選択するためのワード線活性化信号を出
力する。行デコーダ９１５は、メモリセルアレイＭＢの
ワード線を選択するためのワード線活性化信号を出力す
る。ワード線活性化信号ＷＬが活性化すると、メモリセ
ルＭＣからビット線にデータが読出され、または、ビッ
ト線のデータがメモリセルＭＣに書込まれる。行デコー
ダ（ＳＡ）／列デコーダ９１６は、Ｓ／Ａ帯を制御する
ための信号を出力する。
【０００５】ＧＩＯ線ライトドライバ／リードアンプ帯
９０４は、ＧＩＯ線ライトドライバ／リードアンプ９１
０Ａ、９１０Ｂ、…、９１０Ｈを含む。ＧＩＯ線ライト
ドライバ／リードアンプ９１０Ａ、９１０Ｂ、…、９１
０Ｈのそれぞれは、データ入出力端子ＤＱ（０）〜ＤＱ
（７）のそれぞれに対して配置される。
９０４は、ＧＩＯ線ライトドライバ／リードアンプ９１
０Ａ、９１０Ｂ、…、９１０Ｈを含む。ＧＩＯ線ライト
ドライバ／リードアンプ９１０Ａ、９１０Ｂ、…、９１
０Ｈのそれぞれは、データ入出力端子ＤＱ（０）〜ＤＱ
（７）のそれぞれに対して配置される。
【０００６】Ｓ／Ａ帯９３０は、ＳＡ／入出力回路ブロ
ック９０２Ａ、９０２Ｂ、…、９０２Ｈを含む。ＳＡ／
入出力回路ブロック９０２Ａ、９０２Ｂ、…、９０２Ｂ
のそれぞれは、複数組のセンスアンプと入出力回路とを
含んでいる。
ック９０２Ａ、９０２Ｂ、…、９０２Ｈを含む。ＳＡ／
入出力回路ブロック９０２Ａ、９０２Ｂ、…、９０２Ｂ
のそれぞれは、複数組のセンスアンプと入出力回路とを
含んでいる。
【０００７】ライト動作において、あるビットだけデー
タの書換えを行なわない場合、ライトマスク信号ＷＭを
入力する。ここでは、８ビットのデータ入出力線を、１
ビットのライトマスク信号ＷＭで制御する。
タの書換えを行なわない場合、ライトマスク信号ＷＭを
入力する。ここでは、８ビットのデータ入出力線を、１
ビットのライトマスク信号ＷＭで制御する。
【０００８】ＳＡ／入出力回路ブロックの構成につい
て、図２５を用いて説明する。図２５は、一例として、
ＳＡ／入出力回路ブロック９０２Ａが記載されている。
ＳＡ／入出力回路ブロック９０２Ａは、複数のブロック
ＳＡＸ０、…、ＳＡＸｎを含む。ブロックＳＡＸ０、
…、ＳＡＸｎのそれぞれは、センスアンプＳＡ、イコラ
イズ回路ＥＱ、ならびにＮＭＯＳトランジスタＴＬａ、
ＴＬｂ、ＴＲａおよびＴＲｂを含む。
て、図２５を用いて説明する。図２５は、一例として、
ＳＡ／入出力回路ブロック９０２Ａが記載されている。
ＳＡ／入出力回路ブロック９０２Ａは、複数のブロック
ＳＡＸ０、…、ＳＡＸｎを含む。ブロックＳＡＸ０、
…、ＳＡＸｎのそれぞれは、センスアンプＳＡ、イコラ
イズ回路ＥＱ、ならびにＮＭＯＳトランジスタＴＬａ、
ＴＬｂ、ＴＲａおよびＴＲｂを含む。
【０００９】センスアンプＳＡは、センスアンプ活性化
信号ＳＥ、／ＳＥに応じて活性化する。センスアンプＳ
Ａは、メモリセルから読出したリードデータを増幅する
クロスカップルラッチとライトデータをビット線に転送
する回路とを含む。イコライズ回路ＥＱは、ビット線イ
コライズ信号ＢＬＥＱに応じて、ビット線対をイコライ
ズする。
信号ＳＥ、／ＳＥに応じて活性化する。センスアンプＳ
Ａは、メモリセルから読出したリードデータを増幅する
クロスカップルラッチとライトデータをビット線に転送
する回路とを含む。イコライズ回路ＥＱは、ビット線イ
コライズ信号ＢＬＥＱに応じて、ビット線対をイコライ
ズする。
【００１０】トランジスタＴＬａおよびＴＬｂで構成さ
れるゲートは、ＳＨＲＬ信号によりオンし、ＳＡ／入出
力回路ブロックとメモリセルアレイＭＡとを接続する。
トランジスタＴＲａおよびＴＲｂで構成されるゲート
は、ＳＨＲＲ信号によりオンし、ＳＡ／入出力回路ブロ
ックとメモリセルアレイＭＢとを接続にする。これらの
ゲートにより、センスアンプを２つのメモリセルアレイ
で共有する。
れるゲートは、ＳＨＲＬ信号によりオンし、ＳＡ／入出
力回路ブロックとメモリセルアレイＭＡとを接続する。
トランジスタＴＲａおよびＴＲｂで構成されるゲート
は、ＳＨＲＲ信号によりオンし、ＳＡ／入出力回路ブロ
ックとメモリセルアレイＭＢとを接続にする。これらの
ゲートにより、センスアンプを２つのメモリセルアレイ
で共有する。
【００１１】ブロックＳＡＸ０、…、ＳＡＸｎのそれぞ
れはさらに、列選択信号ＣＳＬにより制御される入出力
回路を含む。たとえば、ブロックＳＡＸ０については、
ＮＭＯＳトランジスタＱ０、／Ｑ０で構成される入出力
回路を、ブロックＳＡｎについては、ＮＭＯＳトランジ
スタＱｎ、／Ｑｎで構成される入出力回路を含む。
れはさらに、列選択信号ＣＳＬにより制御される入出力
回路を含む。たとえば、ブロックＳＡＸ０については、
ＮＭＯＳトランジスタＱ０、／Ｑ０で構成される入出力
回路を、ブロックＳＡｎについては、ＮＭＯＳトランジ
スタＱｎ、／Ｑｎで構成される入出力回路を含む。
【００１２】トランジスタＱ０、／Ｑ０は、列選択信号
ＣＳＬ（０）をゲートに受け、トランジスタＱｎ、／Ｑ
ｎは、列選択信号ＣＳＬ（ｎ）をゲートに受ける。
ＣＳＬ（０）をゲートに受け、トランジスタＱｎ、／Ｑ
ｎは、列選択信号ＣＳＬ（ｎ）をゲートに受ける。
【００１３】リード動作では、列選択信号ＣＳＬ（０）
〜ＣＳＬ（ｎ）により、ｎ個のセンスアンプのうち１つ
が選択される。選択されたリードデータは、データ入出
力線対に転送される。ライト動作では、列選択信号ＣＳ
Ｌ（０）〜ＣＳＬ（ｎ）により、選択されたセンスアン
プからビット線にライトデータが転送される。これによ
り、メモリセルにデータが書込まれる。
〜ＣＳＬ（ｎ）により、ｎ個のセンスアンプのうち１つ
が選択される。選択されたリードデータは、データ入出
力線対に転送される。ライト動作では、列選択信号ＣＳ
Ｌ（０）〜ＣＳＬ（ｎ）により、選択されたセンスアン
プからビット線にライトデータが転送される。これによ
り、メモリセルにデータが書込まれる。
【００１４】次に、ＧＩＯ線ライトドライバ／リードア
ンプの構成について、図２６を用いて説明する。図２６
に示されるＧＩＯ線ライトドライバ／リードアンプ９１
０は、ライト動作用のＧＩＯ線ライトドライバ９５０、
リード動作用のリードアンプ９５２、およびＧＩＯ線イ
コライズ回路９５４を含む。
ンプの構成について、図２６を用いて説明する。図２６
に示されるＧＩＯ線ライトドライバ／リードアンプ９１
０は、ライト動作用のＧＩＯ線ライトドライバ９５０、
リード動作用のリードアンプ９５２、およびＧＩＯ線イ
コライズ回路９５４を含む。
【００１５】ＧＩＯ線ライトドライバ９５０は、インバ
ータＩＶ９１〜ＩＶ９５、ＮＡＮＤ回路ＮＡ９１および
ＮＡ９２、ＮＭＯＳトランジスタＴ９２およびＴ９４、
ならびにＰＭＯＳトランジスタＴ９１およびＴ９３を含
む。
ータＩＶ９１〜ＩＶ９５、ＮＡＮＤ回路ＮＡ９１および
ＮＡ９２、ＮＭＯＳトランジスタＴ９２およびＴ９４、
ならびにＰＭＯＳトランジスタＴ９１およびＴ９３を含
む。
【００１６】ＮＡＮＤ回路ＮＡ９１は、ライトデータＷ
Ｄとライトマスク信号ＷＭを反転したライトマスク信号
／ＷＭとを入力に受け、ＮＡＮＤ回路ＮＡ９２は、ライ
トデータＷＤを反転するインバータＩＶ９１の出力とラ
イトマスク信号／ＷＭとを入力に受ける。インバータＩ
Ｖ９２は、ＮＡＮＤ回路ＮＡ９１の出力を反転し、イン
バータＩＶ９３は、インバータＩＶ９２の出力を反転す
る。インバータＩＶ９４は、ＮＡＮＤ回路ＮＡ９２の出
力を反転し、インバータＩＶ９５は、インバータＩＶ９
４の出力を反転する。
Ｄとライトマスク信号ＷＭを反転したライトマスク信号
／ＷＭとを入力に受け、ＮＡＮＤ回路ＮＡ９２は、ライ
トデータＷＤを反転するインバータＩＶ９１の出力とラ
イトマスク信号／ＷＭとを入力に受ける。インバータＩ
Ｖ９２は、ＮＡＮＤ回路ＮＡ９１の出力を反転し、イン
バータＩＶ９３は、インバータＩＶ９２の出力を反転す
る。インバータＩＶ９４は、ＮＡＮＤ回路ＮＡ９２の出
力を反転し、インバータＩＶ９５は、インバータＩＶ９
４の出力を反転する。
【００１７】トランジスタＴ９１およびＴ９２は、電源
電圧Ｖｃｃを受けるノードと接地電圧を受けるノードと
の間に接続される。トランジスタＴ９３およびＴ９４
は、電源電圧Ｖｃｃを受けるノードと接地電圧を受ける
ノードとの間に接続される。トランジスタＴ９１および
Ｔ９２のそれぞれのゲートは、インバータＩＶ９３の出
力を受け、トランジスタＴ９３およびＴ９４のそれぞれ
のゲートは、インバータＩＶ９５の出力を受ける。デー
タ入出力線ＧＩＯは、トランジスタＴ９１とＴ９２との
接続ノードと接続され、データ入出力線／ＧＩＯは、ト
ランジスタＴ９３とＴ９４との接続ノードと接続され
る。
電圧Ｖｃｃを受けるノードと接地電圧を受けるノードと
の間に接続される。トランジスタＴ９３およびＴ９４
は、電源電圧Ｖｃｃを受けるノードと接地電圧を受ける
ノードとの間に接続される。トランジスタＴ９１および
Ｔ９２のそれぞれのゲートは、インバータＩＶ９３の出
力を受け、トランジスタＴ９３およびＴ９４のそれぞれ
のゲートは、インバータＩＶ９５の出力を受ける。デー
タ入出力線ＧＩＯは、トランジスタＴ９１とＴ９２との
接続ノードと接続され、データ入出力線／ＧＩＯは、ト
ランジスタＴ９３とＴ９４との接続ノードと接続され
る。
【００１８】ＧＩＯ線イコライズ回路９５４は、ゲート
にＧＩＯＥＱ信号を受けるＰＭＯＳトランジスタＴ９
５、Ｔ９６およびＴ９７を含む。トランジスタＴ９５
は、データ入出力線ＧＩＯとデータ入出力線／ＧＩＯと
の間に接続される。トランジスタＴ９６は、データ入出
力線ＧＩＯと電源電圧Ｖｃｃを受けるノードとの間に接
続され、トランジスタＴ９７は、電源電圧Ｖｃｃを受け
るノードとデータ入出力線／ＧＩＯとの間に接続され
る。ＧＩＯＥＱ信号に応じて、データ入出力線対ＧＩ
Ｏ、／ＧＩＯがイコライズされる。
にＧＩＯＥＱ信号を受けるＰＭＯＳトランジスタＴ９
５、Ｔ９６およびＴ９７を含む。トランジスタＴ９５
は、データ入出力線ＧＩＯとデータ入出力線／ＧＩＯと
の間に接続される。トランジスタＴ９６は、データ入出
力線ＧＩＯと電源電圧Ｖｃｃを受けるノードとの間に接
続され、トランジスタＴ９７は、電源電圧Ｖｃｃを受け
るノードとデータ入出力線／ＧＩＯとの間に接続され
る。ＧＩＯＥＱ信号に応じて、データ入出力線対ＧＩ
Ｏ、／ＧＩＯがイコライズされる。
【００１９】リードアンプ９５２は、データ入出力線対
ＧＩＯ、／ＧＩＯのデータを差動増幅して、リードデー
タＲＤを出力する。
ＧＩＯ、／ＧＩＯのデータを差動増幅して、リードデー
タＲＤを出力する。
【００２０】ライト動作時、ライトマスク信号／ＷＭを
Ｈレベルにする。ライトデータＷＤがＨレベルであれ
ば、データ入出力線ＧＩＯはＨレベル、データ入出力線
／ＧＩＯはＬレベルになる。ライトデータＷＤがＬレベ
ルであれば、データ入出力線ＧＩＯはＬレベル、データ
入出力線／ＧＩＯはＨレベルになる。
Ｈレベルにする。ライトデータＷＤがＨレベルであれ
ば、データ入出力線ＧＩＯはＨレベル、データ入出力線
／ＧＩＯはＬレベルになる。ライトデータＷＤがＬレベ
ルであれば、データ入出力線ＧＩＯはＬレベル、データ
入出力線／ＧＩＯはＨレベルになる。
【００２１】リード動作時、ライトマスク信号／ＷＭを
Ｌレベルにし、ＧＩＯ線ライトドライバ９５０をフロー
ティング状態にする。列選択信号ＣＳＬにより選択され
たビット線のリードデータが、データ入出力線対ＧＩ
Ｏ、／ＧＩＯに転送される。リードアンプ９５２は、デ
ータ入出力線対ＧＩＯ、／ＧＩＯから受ける相補データ
を増幅する。その後、ＧＩＯ線イコライズ回路９５４に
より、データ入出力線対ＧＩＯ、／ＧＩＯをＨレベルに
プリチャージし、次のデータの読出し準備を行なう。
Ｌレベルにし、ＧＩＯ線ライトドライバ９５０をフロー
ティング状態にする。列選択信号ＣＳＬにより選択され
たビット線のリードデータが、データ入出力線対ＧＩ
Ｏ、／ＧＩＯに転送される。リードアンプ９５２は、デ
ータ入出力線対ＧＩＯ、／ＧＩＯから受ける相補データ
を増幅する。その後、ＧＩＯ線イコライズ回路９５４に
より、データ入出力線対ＧＩＯ、／ＧＩＯをＨレベルに
プリチャージし、次のデータの読出し準備を行なう。
【００２２】従来の半導体記憶装置によるライト動作／
リード動作について、図２７を用いて説明する。時刻ｔ
１において、ＧＩＯＥＱ信号とライトマスク信号／ＷＭ
とがＨレベルに変化する。ライトデータＷＤが、データ
入出力線対ＧＩＯ、／ＧＩＯに転送される。ライトデー
タＷＤがＨレベルであるので、データ入出力線／ＧＩＯ
ＧがＬレベルに変化する。
リード動作について、図２７を用いて説明する。時刻ｔ
１において、ＧＩＯＥＱ信号とライトマスク信号／ＷＭ
とがＨレベルに変化する。ライトデータＷＤが、データ
入出力線対ＧＩＯ、／ＧＩＯに転送される。ライトデー
タＷＤがＨレベルであるので、データ入出力線／ＧＩＯ
ＧがＬレベルに変化する。
【００２３】次に、時刻ｔ１−１で列選択信号ＣＳＬを
Ｈレベルにする。データ入出力線対ＧＩＯ、／ＧＩＯに
応じて、ビット線対ＢＬ、／ＢＬの電位が変化する。こ
れにより、ビット線対ＢＬ、／ＢＬの電位が反転し、選
択されたメモリセルにライトデータが格納される（ライ
ト動作）。
Ｈレベルにする。データ入出力線対ＧＩＯ、／ＧＩＯに
応じて、ビット線対ＢＬ、／ＢＬの電位が変化する。こ
れにより、ビット線対ＢＬ、／ＢＬの電位が反転し、選
択されたメモリセルにライトデータが格納される（ライ
ト動作）。
【００２４】時刻ｔ１−２において、ＧＩＯＥＱ信号と
ライトマスク信号／ＷＭとがＬレベルに変化すると、デ
ータ入出力線対ＧＩＯ、／ＧＩＯがプリチャージされ、
次の動作へ移行する。
ライトマスク信号／ＷＭとがＬレベルに変化すると、デ
ータ入出力線対ＧＩＯ、／ＧＩＯがプリチャージされ、
次の動作へ移行する。
【００２５】時刻ｔ２のライト動作の後、ＧＩＯＥＱ信
号とライトマスク信号ＷＭとをＬレベルにして、データ
入出力線対ＧＩＯ、／ＧＩＯをプリチャージし、次の動
作へ移行する。
号とライトマスク信号ＷＭとをＬレベルにして、データ
入出力線対ＧＩＯ、／ＧＩＯをプリチャージし、次の動
作へ移行する。
【００２６】リード動作では、ＧＩＯＥＱ信号をＨレベ
ルにして（時刻ｔ３）、ＧＩＯ線イコライズ回路９５４
によるイコライズ動作を停止させる。ライトマスク信号
／ＷＭは、Ｌレベルである。
ルにして（時刻ｔ３）、ＧＩＯ線イコライズ回路９５４
によるイコライズ動作を停止させる。ライトマスク信号
／ＷＭは、Ｌレベルである。
【００２７】時刻ｔ３−１で、列選択信号ＣＳＬをＨレ
ベルにすると、ビット線ＢＬ、／ＢＬのうちのＬレベル
の信号が、データ入出力線対ＧＩＯ、／ＧＩＯに転送さ
れる。たとえば、ビット線ＢＬがＬレベルの場合、デー
タ入出力線ＧＩＯはＬレベルに駆動され、データ入出力
線／ＧＩＯについてはＨレベルが保持される。これによ
り、データ入出力線ＧＩＯと／ＧＩＯとの間に電圧差が
生じる。リードアンプ９５２により、この電圧差が増幅
され、外部に出力される。
ベルにすると、ビット線ＢＬ、／ＢＬのうちのＬレベル
の信号が、データ入出力線対ＧＩＯ、／ＧＩＯに転送さ
れる。たとえば、ビット線ＢＬがＬレベルの場合、デー
タ入出力線ＧＩＯはＬレベルに駆動され、データ入出力
線／ＧＩＯについてはＨレベルが保持される。これによ
り、データ入出力線ＧＩＯと／ＧＩＯとの間に電圧差が
生じる。リードアンプ９５２により、この電圧差が増幅
され、外部に出力される。
【００２８】ライトマスクする場合（データの書込みを
行なわない場合）、リード動作と同様、ＧＩＯＥＱ信号
をＨレベルにし、ライトマスク信号／ＷＭをＬレベルに
保持する。データ入出力線対がＨレベルにプリチャージ
されるため、ビット線対の電位は反転しない。
行なわない場合）、リード動作と同様、ＧＩＯＥＱ信号
をＨレベルにし、ライトマスク信号／ＷＭをＬレベルに
保持する。データ入出力線対がＨレベルにプリチャージ
されるため、ビット線対の電位は反転しない。
【００２９】
【発明が解決しようとする課題】ところが、従来の半導
体記憶装置は、データ入出力線対ＧＩＯ、／ＧＩＯをリ
ード動作とライト動作とに使用するため、ライト動作後
に必ずデータ入出力線対ＧＩＯ、／ＧＩＯをプリチャー
ジする必要がある。このプリチャージが完全に行われな
ければ、次のリード動作で誤ったデータをリードアンプ
９５２が増幅してしまうからである。
体記憶装置は、データ入出力線対ＧＩＯ、／ＧＩＯをリ
ード動作とライト動作とに使用するため、ライト動作後
に必ずデータ入出力線対ＧＩＯ、／ＧＩＯをプリチャー
ジする必要がある。このプリチャージが完全に行われな
ければ、次のリード動作で誤ったデータをリードアンプ
９５２が増幅してしまうからである。
【００３０】ところで、外部クロックに同期して動作す
る同期型半導体記憶装置は、連続してデータを入出力す
るバースト動作を行なう機能を有している。したがっ
て、決められた周波数でデータを書込み、または読出し
を行なう必要がある。
る同期型半導体記憶装置は、連続してデータを入出力す
るバースト動作を行なう機能を有している。したがっ
て、決められた周波数でデータを書込み、または読出し
を行なう必要がある。
【００３１】しかしながら、上述したように、従来の構
成では、プリチャージ時間が必要になるため、動作サイ
クルを高速化することが困難になってきている。
成では、プリチャージ時間が必要になるため、動作サイ
クルを高速化することが困難になってきている。
【００３２】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、高速なデータ処
理が可能な半導体記憶装置を提供することにある。
めになされたものであり、その目的は、高速なデータ処
理が可能な半導体記憶装置を提供することにある。
【００３３】
【課題を解決するための手段】この発明のによる半導体
記憶装置は、行列状に配置される複数のメモリセルと、
複数のワード線と、複数のビット線対とを含むメモリセ
ルアレイと、複数のメモリセルのうち、書込動作／読出
動作の対象となるメモリセルを選択する選択回路と、ラ
イトデータをメモリセルアレイに転送するためのライト
データ線対と、メモリセルアレイから読出されたデータ
を転送するためのリードデータ線対と、書込動作におい
て、前記ライトデータに応じてライトデータ線対を駆動
し、外部から入力されるライトマスク信号に応じて、ラ
イトデータ線対をプリチャージするライトドライバとを
備える。
記憶装置は、行列状に配置される複数のメモリセルと、
複数のワード線と、複数のビット線対とを含むメモリセ
ルアレイと、複数のメモリセルのうち、書込動作／読出
動作の対象となるメモリセルを選択する選択回路と、ラ
イトデータをメモリセルアレイに転送するためのライト
データ線対と、メモリセルアレイから読出されたデータ
を転送するためのリードデータ線対と、書込動作におい
て、前記ライトデータに応じてライトデータ線対を駆動
し、外部から入力されるライトマスク信号に応じて、ラ
イトデータ線対をプリチャージするライトドライバとを
備える。
【００３４】好ましくは、ライトデータ線対のデータを
複数のビット線対に転送するための複数のライトゲート
と、複数のビット線対のデータをリードデータ線対に転
送するための複数のリードゲートとをさらに備え、選択
回路は、書込動作において、選択されたライトゲートを
オンするための第１選択信号を出力し、読出動作におい
て、選択されたリードゲートをオンするための第２選択
信号を出力する。
複数のビット線対に転送するための複数のライトゲート
と、複数のビット線対のデータをリードデータ線対に転
送するための複数のリードゲートとをさらに備え、選択
回路は、書込動作において、選択されたライトゲートを
オンするための第１選択信号を出力し、読出動作におい
て、選択されたリードゲートをオンするための第２選択
信号を出力する。
【００３５】特に、複数のビット線対のそれぞれに対応
して設けられる複数のセンスアンプをさらに備え、複数
のセンスアンプのそれぞれは、対応するライトゲートが
オンすることにより、ライトデータ線対の電位差に応じ
て対応するビット線対の電位を決定し、対応するリード
ゲートがオンすることにより、対応するビット線対の電
位差に応じてリードデータ線対の電位を決定する。リー
ドデータ線対をイコライズするためのイコライズ回路を
さらに備える。
して設けられる複数のセンスアンプをさらに備え、複数
のセンスアンプのそれぞれは、対応するライトゲートが
オンすることにより、ライトデータ線対の電位差に応じ
て対応するビット線対の電位を決定し、対応するリード
ゲートがオンすることにより、対応するビット線対の電
位差に応じてリードデータ線対の電位を決定する。リー
ドデータ線対をイコライズするためのイコライズ回路を
さらに備える。
【００３６】特に、外部クロックを受けて内部クロック
を発生するクロック発生回路と、内部クロックが立上が
るまでのセットアップ期間中に、前記外部から入力され
るライトマスク信号を前記内部クロックと非同期に確定
するライトマスク回路とをさらに備え、ライトドライバ
は、ライトマスク回路の出力を受けて、ライトデータ線
対をプリチャージする。
を発生するクロック発生回路と、内部クロックが立上が
るまでのセットアップ期間中に、前記外部から入力され
るライトマスク信号を前記内部クロックと非同期に確定
するライトマスク回路とをさらに備え、ライトドライバ
は、ライトマスク回路の出力を受けて、ライトデータ線
対をプリチャージする。
【００３７】好ましくは、ライトデータ線対は、第１ラ
イトデータ線対と、第２ライトデータ線対とを含み、複
数のビット線対は、第１ビット線対と、第２ビット線対
とを含み、第１ライトデータ線対のデータを第１ビット
線対に転送するための第１ライトゲートと、第２ライト
データ線対のデータを第２ビット線対に転送するための
第２ライトゲートとをさらに備え、選択回路は、アドレ
ス信号に応じて、コラムアドレス信号を出力する回路
と、書込動作において、コラムアドレス信号に応じて第
１ライトゲートと第２ライトゲートとをオンするための
信号を出力する回路とを含み、ライトドライバは、コラ
ムアドレス信号に基づき、第１ビット線対が選択された
場合には、第２ライトデータ線対をプリチャージし、第
２ビット線対が選択された場合には、第１ライトデータ
線対をプリチャージする。
イトデータ線対と、第２ライトデータ線対とを含み、複
数のビット線対は、第１ビット線対と、第２ビット線対
とを含み、第１ライトデータ線対のデータを第１ビット
線対に転送するための第１ライトゲートと、第２ライト
データ線対のデータを第２ビット線対に転送するための
第２ライトゲートとをさらに備え、選択回路は、アドレ
ス信号に応じて、コラムアドレス信号を出力する回路
と、書込動作において、コラムアドレス信号に応じて第
１ライトゲートと第２ライトゲートとをオンするための
信号を出力する回路とを含み、ライトドライバは、コラ
ムアドレス信号に基づき、第１ビット線対が選択された
場合には、第２ライトデータ線対をプリチャージし、第
２ビット線対が選択された場合には、第１ライトデータ
線対をプリチャージする。
【００３８】特に、第１ビット線対に対して設けられる
第１センスアンプと第２ビット線対に対して設けられる
第２センスアンプとをさらに備え、第１センスアンプ
は、第１ライトゲートがオンすることにより、第１ライ
トデータ線対の電位差に応じて第１ビット線対の電位を
決定し、第２センスアンプは、第２ライトゲートがオン
することにより、第２ライトデータ線対の電位差に応じ
て第２ビット線対の電位を決定する。
第１センスアンプと第２ビット線対に対して設けられる
第２センスアンプとをさらに備え、第１センスアンプ
は、第１ライトゲートがオンすることにより、第１ライ
トデータ線対の電位差に応じて第１ビット線対の電位を
決定し、第２センスアンプは、第２ライトゲートがオン
することにより、第２ライトデータ線対の電位差に応じ
て第２ビット線対の電位を決定する。
【００３９】好ましくは、ライトデータをプリチャージ
するためのプリチャージ制御信号を所定のタイミングで
発生するプリチャージ制御回路をさらに備え、ライトド
ライバは、ライトマスク信号およびプリチャージ制御信
号とに応じて、ライトデータ線対をＨレベルにプリチャ
ージする。
するためのプリチャージ制御信号を所定のタイミングで
発生するプリチャージ制御回路をさらに備え、ライトド
ライバは、ライトマスク信号およびプリチャージ制御信
号とに応じて、ライトデータ線対をＨレベルにプリチャ
ージする。
【００４０】特に、ライトデータ線対は、第１ライトデ
ータ線と、第２ライトデータ線とを含み、所定のタイミ
ングとは、メモリセルアレイをリフレッシュするリフレ
ッシュモード時であり、ライトドライバは、第１の電源
電圧と第１ライトデータ線との間に接続され、ライトデ
ータ、ライトマスク信号およびプリチャージ制御信号に
応じてオン／オフが制御されるＰＭＯＳトランジスタ
と、第１の電源電圧より低い第２の電源電圧と第２ライ
トデータ線との間に接続され、ライトデータ、ライトマ
スク信号およびプリチャージ制御信号に応じてオン／オ
フが制御されるＮＭＯＳトランジスタとを含む。
ータ線と、第２ライトデータ線とを含み、所定のタイミ
ングとは、メモリセルアレイをリフレッシュするリフレ
ッシュモード時であり、ライトドライバは、第１の電源
電圧と第１ライトデータ線との間に接続され、ライトデ
ータ、ライトマスク信号およびプリチャージ制御信号に
応じてオン／オフが制御されるＰＭＯＳトランジスタ
と、第１の電源電圧より低い第２の電源電圧と第２ライ
トデータ線との間に接続され、ライトデータ、ライトマ
スク信号およびプリチャージ制御信号に応じてオン／オ
フが制御されるＮＭＯＳトランジスタとを含む。
【００４１】または、所定のタイミングとは、メモリセ
ルアレイの書込動作／読出動作を停止させる待機モード
時である。
ルアレイの書込動作／読出動作を停止させる待機モード
時である。
【００４２】好ましくは、ライトマスク信号に応じて、
ライトデータ線対をイコライズするためのイコライズ回
路をさらに備える。
ライトデータ線対をイコライズするためのイコライズ回
路をさらに備える。
【００４３】特に、ライトデータ線対は、第１ライトデ
ータ線と、第２ライトデータ線とを含み、イコライズ回
路は、ライトマスク信号に応じて、第１ライトデータ線
と、第２ライトデータ線とを電気的に接続するスイッチ
を含む。または、イコライズ回路は、ライトマスク信号
に応じて、第１ライトデータ線と、第２ライトデータ線
とに電源電圧を供給するスイッチを含む。
ータ線と、第２ライトデータ線とを含み、イコライズ回
路は、ライトマスク信号に応じて、第１ライトデータ線
と、第２ライトデータ線とを電気的に接続するスイッチ
を含む。または、イコライズ回路は、ライトマスク信号
に応じて、第１ライトデータ線と、第２ライトデータ線
とに電源電圧を供給するスイッチを含む。
【００４４】特に、書込動作の開始時点において、ライ
トデータ線対のプリチャージを開始させ、続いてライト
マスク信号が入力されるとプリチャージを継続し、ライ
トマスク信号が入力されない場合には、プリチャージを
停止して、ライトデータに基づきライトデータ線対を駆
動するように、ライトドライバを制御する制御回路をさ
らに備える。制御回路は、書込動作の開始時点におい
て、ライトデータ線対のプリチャージを開始させ、続い
てライトマスク信号が入力されない場合には、プリチャ
ージを停止して、ライトデータに基づき前記ライトデー
タ線対を駆動するように、ライトドライバを制御する。
トデータ線対のプリチャージを開始させ、続いてライト
マスク信号が入力されるとプリチャージを継続し、ライ
トマスク信号が入力されない場合には、プリチャージを
停止して、ライトデータに基づきライトデータ線対を駆
動するように、ライトドライバを制御する制御回路をさ
らに備える。制御回路は、書込動作の開始時点におい
て、ライトデータ線対のプリチャージを開始させ、続い
てライトマスク信号が入力されない場合には、プリチャ
ージを停止して、ライトデータに基づき前記ライトデー
タ線対を駆動するように、ライトドライバを制御する。
【００４５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
て図面を参照しながら詳細に説明する。なお、図中同一
または相当部分には同一符号を付してその説明は繰返さ
ない。
【００４６】［実施の形態１］本発明の実施の形態１に
よる半導体記憶装置１０００の主要部について説明す
る。半導体記憶装置１０００は、ライト動作用の複数の
ライトデータ線対ＧＩＯＷ、／ＧＩＯＷと、リード動作
用の複数のリードデータ線対ＧＩＯＲ、／ＧＩＯＲとを
備える。ライトデータ線対ＧＩＯＷ、／ＧＩＯＷ、およ
びリードデータ線対ＧＩＯＲ、／ＧＩＯＲはそれぞれ、
データ入出力端子に対応して配置される。
よる半導体記憶装置１０００の主要部について説明す
る。半導体記憶装置１０００は、ライト動作用の複数の
ライトデータ線対ＧＩＯＷ、／ＧＩＯＷと、リード動作
用の複数のリードデータ線対ＧＩＯＲ、／ＧＩＯＲとを
備える。ライトデータ線対ＧＩＯＷ、／ＧＩＯＷ、およ
びリードデータ線対ＧＩＯＲ、／ＧＩＯＲはそれぞれ、
データ入出力端子に対応して配置される。
【００４７】図１では、データ入出力端子ＤＱ（０）に
対応して配置されるライトデータ線対ＧＩＯＷ（０）、
／ＧＩＯＷ（０）とリードデータ線対ＧＩＯＲ（０）、
／ＧＩＯＲ（０）とが示されている。
対応して配置されるライトデータ線対ＧＩＯＷ（０）、
／ＧＩＯＷ（０）とリードデータ線対ＧＩＯＲ（０）、
／ＧＩＯＲ（０）とが示されている。
【００４８】なお、ＭＣは、メモリセルを、ＷＬ０、Ｗ
Ｌ１は、ワード線を、ＢＬ（０）、／ＢＬ（０）、ＢＬ
（ｎ）および／ＢＬ（ｎ）は、ビット線をそれぞれ表わ
している。また、ＣＳＬＷ＜０：ｎ＞は、ライト動作用
の列選択信号ＣＳＬＷ（０）〜ＣＳＬＷ（ｎ）を、ＣＳ
ＬＲ＜０：ｎ＞は、リード動作用の列選択信号ＣＳＬＲ
（０）〜ＣＳＬＲ（ｎ）をそれぞれ表わしている。
Ｌ１は、ワード線を、ＢＬ（０）、／ＢＬ（０）、ＢＬ
（ｎ）および／ＢＬ（ｎ）は、ビット線をそれぞれ表わ
している。また、ＣＳＬＷ＜０：ｎ＞は、ライト動作用
の列選択信号ＣＳＬＷ（０）〜ＣＳＬＷ（ｎ）を、ＣＳ
ＬＲ＜０：ｎ＞は、リード動作用の列選択信号ＣＳＬＲ
（０）〜ＣＳＬＲ（ｎ）をそれぞれ表わしている。
【００４９】ＳＡ／入出力回路ブロックＳＡ０、…、Ｓ
Ａｎはそれぞれ、ビット線対に対応して設けられ、後述
するように、ライト用の列選択信号ＣＳＬＷを受けるラ
イトゲートとリード用の列選択信号ＣＳＬＲを受けるリ
ードゲートとを含む。
Ａｎはそれぞれ、ビット線対に対応して設けられ、後述
するように、ライト用の列選択信号ＣＳＬＷを受けるラ
イトゲートとリード用の列選択信号ＣＳＬＲを受けるリ
ードゲートとを含む。
【００５０】図２に示されるように、８つのデータ入出
力端子ＤＱ（０）〜（７）に対しては、ＳＡ／入出力回
路ブロック１０２Ａ〜１０２Ｈ、ライトデータ線対ＧＩ
ＯＷ（０）および／ＧＩＯＷ（０）、…、ＧＩＯＷ
（７）および／ＧＩＯＷ（７）、リードデータ線対ＧＩ
ＯＲ（０）および／ＧＩＯＲ（０）、…、ＧＩＯＲ
（７）および／ＧＩＯＲ（７）、ならびにＧＩＯ線ライ
トドライバ／リードアンプ１００Ａ〜１００Ｈを配置す
る。ＳＡ／入出力回路ブロック１００Ａ〜１００Ｈは、
それぞれ同一構成を有し、ＧＩＯ線ライトドライバ／リ
ードアンプ１００Ａ〜１００Ｈは、それぞれ同一構成を
有する。なお、ＢＬ（０：ｎ）および／ＢＬ（０：ｎ）
は、複数本のビット線をそれぞれ表わしている。
力端子ＤＱ（０）〜（７）に対しては、ＳＡ／入出力回
路ブロック１０２Ａ〜１０２Ｈ、ライトデータ線対ＧＩ
ＯＷ（０）および／ＧＩＯＷ（０）、…、ＧＩＯＷ
（７）および／ＧＩＯＷ（７）、リードデータ線対ＧＩ
ＯＲ（０）および／ＧＩＯＲ（０）、…、ＧＩＯＲ
（７）および／ＧＩＯＲ（７）、ならびにＧＩＯ線ライ
トドライバ／リードアンプ１００Ａ〜１００Ｈを配置す
る。ＳＡ／入出力回路ブロック１００Ａ〜１００Ｈは、
それぞれ同一構成を有し、ＧＩＯ線ライトドライバ／リ
ードアンプ１００Ａ〜１００Ｈは、それぞれ同一構成を
有する。なお、ＢＬ（０：ｎ）および／ＢＬ（０：ｎ）
は、複数本のビット線をそれぞれ表わしている。
【００５１】ライト動作においてあるビットだけデータ
の書換えを行なわない場合、ライトマスク信号ＷＭを入
力する。ここでは、８ビットのライトデータ線を、１ビ
ットのライトマスク信号ＷＭで制御する。
の書換えを行なわない場合、ライトマスク信号ＷＭを入
力する。ここでは、８ビットのライトデータ線を、１ビ
ットのライトマスク信号ＷＭで制御する。
【００５２】半導体記憶装置１０００は、シェアードセ
ンスアンプ構成をとり、ＳＡ／入出力回路ブロック１０
０Ａ〜１００Ｈを含むＳ／Ａ帯（センスアンプブロッ
ク）は、メモリセルアレイＭＡおよびＭＢの間に配置す
る。
ンスアンプ構成をとり、ＳＡ／入出力回路ブロック１０
０Ａ〜１００Ｈを含むＳ／Ａ帯（センスアンプブロッ
ク）は、メモリセルアレイＭＡおよびＭＢの間に配置す
る。
【００５３】図２に示される行デコーダ１０３、１０４
はそれぞれ、メモリセルアレイＭＡ、ＭＢのワード線を
選択するためのワード線活性化信号ＷＬを出力する。ワ
ード線活性化信号ＷＬにより、メモリセルＭＣからビッ
ト線にデータが読出され、または、ビット線のデータが
メモリセルＭＣに書込まれる。行デコーダ（ＳＡ）／列
デコーダ１０５は、Ｓ／Ａ帯を制御する信号（ＢＬＥ
Ｑ、ＳＨＲＬ、ＳＨＲＲ、ＳＥ、／ＳＥ、ＣＳＬＷ＜
０：ｎ＞、ＣＳＬＲ＜０：ｎ＞）を出力する。
はそれぞれ、メモリセルアレイＭＡ、ＭＢのワード線を
選択するためのワード線活性化信号ＷＬを出力する。ワ
ード線活性化信号ＷＬにより、メモリセルＭＣからビッ
ト線にデータが読出され、または、ビット線のデータが
メモリセルＭＣに書込まれる。行デコーダ（ＳＡ）／列
デコーダ１０５は、Ｓ／Ａ帯を制御する信号（ＢＬＥ
Ｑ、ＳＨＲＬ、ＳＨＲＲ、ＳＥ、／ＳＥ、ＣＳＬＷ＜
０：ｎ＞、ＣＳＬＲ＜０：ｎ＞）を出力する。
【００５４】図１を参照して、ＳＡ／入出力回路ブロッ
ク１０２Ａについて説明する。ＳＡ／入出力回路ブロッ
ク１０２Ａは、複数のブロックＳＡ０、…、ＳＡｎを含
む。複数のブロックＳＡ０、…、ＳＡｎのそれぞれは、
センスアンプＳＡ、イコライズ回路ＥＱ、ならびにＮＭ
ＯＳトランジスタＴａ１、Ｔａ２、Ｔｂ１およびＴｂ２
を含む。ブロックＳＡ０〜ＳＡｎのそれぞれは、ビット
線対に対応して配置される。ブロックＳＡ〜ＳＡｎの構
成は同一である。
ク１０２Ａについて説明する。ＳＡ／入出力回路ブロッ
ク１０２Ａは、複数のブロックＳＡ０、…、ＳＡｎを含
む。複数のブロックＳＡ０、…、ＳＡｎのそれぞれは、
センスアンプＳＡ、イコライズ回路ＥＱ、ならびにＮＭ
ＯＳトランジスタＴａ１、Ｔａ２、Ｔｂ１およびＴｂ２
を含む。ブロックＳＡ０〜ＳＡｎのそれぞれは、ビット
線対に対応して配置される。ブロックＳＡ〜ＳＡｎの構
成は同一である。
【００５５】トランジスタＴａ１およびＴａ２で構成さ
れるゲートは、ＳＨＲＬ信号によりオンし、ＳＡ／入出
力回路ブロックとメモリセルアレイＭＡとを接続する。
トランジスタＴｂ１およびＴｂ２で構成されるゲート
は、ＳＨＲＲ信号によりオンし、ＳＡ／入出力回路ブロ
ックとメモリセルアレイＭＢとを接続にする。これらの
ゲートは、ＢＬシェアード回路を構成する。ＢＬシェア
ード回路により、センスアンプブロックを２つのメモリ
セルアレイで共有する。メモリセルアレイＭＡをアクセ
スする場合には、ＳＨＲＬ信号をオン（Ｈ）にし、ＳＨ
ＲＲ信号をオフ（Ｌ）にする。メモリセルアレイＭＢを
アクセスする場合には、ＳＨＲＲ信号をオン（Ｈ）に
し、ＳＨＲＬ信号をオフ（Ｌ）にする。
れるゲートは、ＳＨＲＬ信号によりオンし、ＳＡ／入出
力回路ブロックとメモリセルアレイＭＡとを接続する。
トランジスタＴｂ１およびＴｂ２で構成されるゲート
は、ＳＨＲＲ信号によりオンし、ＳＡ／入出力回路ブロ
ックとメモリセルアレイＭＢとを接続にする。これらの
ゲートは、ＢＬシェアード回路を構成する。ＢＬシェア
ード回路により、センスアンプブロックを２つのメモリ
セルアレイで共有する。メモリセルアレイＭＡをアクセ
スする場合には、ＳＨＲＬ信号をオン（Ｈ）にし、ＳＨ
ＲＲ信号をオフ（Ｌ）にする。メモリセルアレイＭＢを
アクセスする場合には、ＳＨＲＲ信号をオン（Ｈ）に
し、ＳＨＲＬ信号をオフ（Ｌ）にする。
【００５６】イコライズ回路ＥＱは、イコライズ信号Ｂ
ＬＥＱによりビット線対をイコライズする。センスアン
プＳＡは、センスアンプ活性化信号ＳＥ、／ＳＥにより
活性化する。センスアンプＳＡは、メモリセルから読出
したリードデータを増幅するクロスカップルラッチとラ
イトデータをビット線に転送する回路とを含む。
ＬＥＱによりビット線対をイコライズする。センスアン
プＳＡは、センスアンプ活性化信号ＳＥ、／ＳＥにより
活性化する。センスアンプＳＡは、メモリセルから読出
したリードデータを増幅するクロスカップルラッチとラ
イトデータをビット線に転送する回路とを含む。
【００５７】ブロックＳＡ０、…、ＳＡｎのそれぞれは
さらに、ライト動作用の列選択信号ＣＳＬＷにより制御
されるライトゲートと、リード動作用の列選択信号ＣＳ
ＬＲにより制御されるリードゲートとを含む。
さらに、ライト動作用の列選択信号ＣＳＬＷにより制御
されるライトゲートと、リード動作用の列選択信号ＣＳ
ＬＲにより制御されるリードゲートとを含む。
【００５８】たとえば、ブロックＳＡ０については、Ｎ
ＭＯＳトランジスタＱＷ０および／ＱＷ０を含むライト
ゲートと、ＮＭＯＳトランジスタＱＲＣ０、／ＱＲＣ
０、ＱＲＢ０および／ＱＲＢ０を含むリードゲートとが
配置される。トランジスタＱＷ０および／ＱＷ０は、列
選択信号ＣＳＬＷ（０）をゲートに受け、トランジスタ
ＱＲＣ０および／ＱＲＣ０は、列選択信号ＣＳＬＲ
（０）をゲートに受ける。
ＭＯＳトランジスタＱＷ０および／ＱＷ０を含むライト
ゲートと、ＮＭＯＳトランジスタＱＲＣ０、／ＱＲＣ
０、ＱＲＢ０および／ＱＲＢ０を含むリードゲートとが
配置される。トランジスタＱＷ０および／ＱＷ０は、列
選択信号ＣＳＬＷ（０）をゲートに受け、トランジスタ
ＱＲＣ０および／ＱＲＣ０は、列選択信号ＣＳＬＲ
（０）をゲートに受ける。
【００５９】ブロックＳＡｎについては、ＮＭＯＳトラ
ンジスタＱＷｎおよび／ＱＷｎを含むライトゲートと、
ＮＭＯＳトランジスタＱＲＣｎ、／ＱＲＣｎ、ＱＲＢｎ
および／ＱＲＢｎを含むリードゲートとが配置される。
トランジスタＱＷｎおよび／ＱＷｎは、列選択信号ＣＳ
ＬＷ（ｎ）をゲートに受け、トランジスタＱＲＣｎおよ
び／ＱＲＣｎは、列選択信号ＣＳＬＲ（ｎ）をゲートに
受ける。
ンジスタＱＷｎおよび／ＱＷｎを含むライトゲートと、
ＮＭＯＳトランジスタＱＲＣｎ、／ＱＲＣｎ、ＱＲＢｎ
および／ＱＲＢｎを含むリードゲートとが配置される。
トランジスタＱＷｎおよび／ＱＷｎは、列選択信号ＣＳ
ＬＷ（ｎ）をゲートに受け、トランジスタＱＲＣｎおよ
び／ＱＲＣｎは、列選択信号ＣＳＬＲ（ｎ）をゲートに
受ける。
【００６０】ライト動作時、列選択信号ＣＳＬＷ（０）
〜ＣＳＬＷ（ｎ）により、ｎ個のセンスアンプのうち選
択されたセンスアンプからビット線にライトデータが転
送される。リード動作時、列選択信号ＣＳＬＲ（０）〜
ＣＳＬＲ（ｎ）により、ｎ個のセンスアンプのうち選択
されたセンスアンプからリードデータ線にリードデータ
が転送される。
〜ＣＳＬＷ（ｎ）により、ｎ個のセンスアンプのうち選
択されたセンスアンプからビット線にライトデータが転
送される。リード動作時、列選択信号ＣＳＬＲ（０）〜
ＣＳＬＲ（ｎ）により、ｎ個のセンスアンプのうち選択
されたセンスアンプからリードデータ線にリードデータ
が転送される。
【００６１】ブロックＳＡ０を一例として説明する。ト
ランジスタＱＷ０は、ビット線ＢＬ（０）とライトデー
タ線ＧＩＯＷ（０）との間に接続され、トランジスタ／
ＱＷ０は、ビット線／ＢＬ（０）とライトデータ線／Ｇ
ＩＯＷ（０）との間に接続される。
ランジスタＱＷ０は、ビット線ＢＬ（０）とライトデー
タ線ＧＩＯＷ（０）との間に接続され、トランジスタ／
ＱＷ０は、ビット線／ＢＬ（０）とライトデータ線／Ｇ
ＩＯＷ（０）との間に接続される。
【００６２】トランジスタＱＲＢ０は、接地電圧を受け
るノードとトランジスタＱＲＣ０の一方の導通端子との
間に接続され、ゲートがビット線ＢＬ（０）と接続され
る。トランジスタ／ＱＲＢ０は、接地電圧を受けるノー
ドとトランジスタ／ＱＲＣ０の一方の導通端子との間に
接続され、ゲートがビット線／ＢＬ（０）と接続され
る。さらに、トランジスタＱＲＣ０は、他方の導通端子
がライトデータ線ＧＩＯＲ（０）と接続され、トランジ
スタ／ＱＲＣ０は、他方の導通端子がライトデータ線／
ＧＩＯＲ（０）と接続される。
るノードとトランジスタＱＲＣ０の一方の導通端子との
間に接続され、ゲートがビット線ＢＬ（０）と接続され
る。トランジスタ／ＱＲＢ０は、接地電圧を受けるノー
ドとトランジスタ／ＱＲＣ０の一方の導通端子との間に
接続され、ゲートがビット線／ＢＬ（０）と接続され
る。さらに、トランジスタＱＲＣ０は、他方の導通端子
がライトデータ線ＧＩＯＲ（０）と接続され、トランジ
スタ／ＱＲＣ０は、他方の導通端子がライトデータ線／
ＧＩＯＲ（０）と接続される。
【００６３】列選択信号ＣＳＬＷは、ライト動作時、コ
ラムアドレス信号に基づき、活性化する。列選択信号Ｃ
ＳＬＲは、リード動作時、コラムアドレス信号に基づき
活性化する。
ラムアドレス信号に基づき、活性化する。列選択信号Ｃ
ＳＬＲは、リード動作時、コラムアドレス信号に基づき
活性化する。
【００６４】次に、ＧＩＯ線ライトドライバ／リードア
ンプの具体的構成について、図３を用いて説明する。図
３に示されるＧＩＯ線ライトドライバ／リードアンプ１
００は、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷを駆動
するＧＩＯ線ライトドライバ１１０、リードデータ線対
ＧＩＯＲ、／ＧＩＯＲに対して配置されるリードアンプ
１１２、およびリードデータ線対をイコライズするため
のＧＩＯ線イコライズ回路１１４を含む。
ンプの具体的構成について、図３を用いて説明する。図
３に示されるＧＩＯ線ライトドライバ／リードアンプ１
００は、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷを駆動
するＧＩＯ線ライトドライバ１１０、リードデータ線対
ＧＩＯＲ、／ＧＩＯＲに対して配置されるリードアンプ
１１２、およびリードデータ線対をイコライズするため
のＧＩＯ線イコライズ回路１１４を含む。
【００６５】ＧＩＯ線ライトドライバ１１０は、インバ
ータＩＶ１〜ＩＶ３、ＮＡＮＤ回路ＮＡ１およびＮＡ
２、ＮＭＯＳトランジスタＴ２およびＴ４、ならびにＰ
ＭＯＳトランジスタＴ１およびＴ３を含む。
ータＩＶ１〜ＩＶ３、ＮＡＮＤ回路ＮＡ１およびＮＡ
２、ＮＭＯＳトランジスタＴ２およびＴ４、ならびにＰ
ＭＯＳトランジスタＴ１およびＴ３を含む。
【００６６】ＮＡＮＤ回路ＮＡ１は、ライトデータ／Ｗ
Ｄ（ライトデータＷＤの反転データ）とライトマスク信
号／ＷＭ（ライトマスク信号ＷＭの反転信号）とを入力
に受け、ＮＡＮＤ回路ＮＡ２は、ライトデータ／ＷＤを
反転するインバータＩＶ１の出力とライトマスク信号／
ＷＭとを入力に受ける。インバータＩＶ２は、ＮＡＮＤ
回路ＮＡ１の出力を反転し、インバータＩＶ３は、ＮＡ
ＮＤ回路ＮＡ２の出力を反転する。
Ｄ（ライトデータＷＤの反転データ）とライトマスク信
号／ＷＭ（ライトマスク信号ＷＭの反転信号）とを入力
に受け、ＮＡＮＤ回路ＮＡ２は、ライトデータ／ＷＤを
反転するインバータＩＶ１の出力とライトマスク信号／
ＷＭとを入力に受ける。インバータＩＶ２は、ＮＡＮＤ
回路ＮＡ１の出力を反転し、インバータＩＶ３は、ＮＡ
ＮＤ回路ＮＡ２の出力を反転する。
【００６７】トランジスタＴ１およびＴ２は、電源電圧
Ｖｃｃを受けるノードと接地電圧を受けるノードとの間
に接続される。トランジスタＴ３およびＴ４は、電源電
圧Ｖｃｃを受けるノードと接地電圧を受けるノードとの
間に接続される。トランジスタＴ１およびＴ２のそれぞ
れのゲートは、インバータＩＶ２の出力を受け、トラン
ジスタＴ３およびＴ４のそれぞれのゲートは、インバー
タＩＶ３の出力を受ける。ライトデータ線ＧＩＯＷは、
トランジスタＴ１とＴ２との接続ノードと接続され、ラ
イトデータ線／ＧＩＯＷは、トランジスタＴ３とＴ４と
の接続ノードと接続される。
Ｖｃｃを受けるノードと接地電圧を受けるノードとの間
に接続される。トランジスタＴ３およびＴ４は、電源電
圧Ｖｃｃを受けるノードと接地電圧を受けるノードとの
間に接続される。トランジスタＴ１およびＴ２のそれぞ
れのゲートは、インバータＩＶ２の出力を受け、トラン
ジスタＴ３およびＴ４のそれぞれのゲートは、インバー
タＩＶ３の出力を受ける。ライトデータ線ＧＩＯＷは、
トランジスタＴ１とＴ２との接続ノードと接続され、ラ
イトデータ線／ＧＩＯＷは、トランジスタＴ３とＴ４と
の接続ノードと接続される。
【００６８】ＧＩＯ線イコライズ回路１１４は、イコラ
イズ動作を制御するＧＩＯＥＱ信号をゲートに受けるＰ
ＭＯＳトランジスタＴ５、Ｔ６およびＴ７を含む。トラ
ンジスタＴ５は、リードデータ線ＧＩＯＲとリードデー
タ線／ＧＩＯＲとの間に接続される。トランジスタＴ６
は、リードデータ線ＧＩＯＲと電源電圧Ｖｃｃを受ける
ノードとの間に接続され、トランジスタＴ７は、電源電
圧Ｖｃｃを受けるノードとリードデータ線／ＧＩＯＲと
の間に接続される。ＧＩＯＥＱ信号に応じて、リードデ
ータ線対ＧＩＯＲ、／ＧＩＯＲがイコライズされる。な
お、ライトデータ線に対しては、イコライズ回路を配置
しない。
イズ動作を制御するＧＩＯＥＱ信号をゲートに受けるＰ
ＭＯＳトランジスタＴ５、Ｔ６およびＴ７を含む。トラ
ンジスタＴ５は、リードデータ線ＧＩＯＲとリードデー
タ線／ＧＩＯＲとの間に接続される。トランジスタＴ６
は、リードデータ線ＧＩＯＲと電源電圧Ｖｃｃを受ける
ノードとの間に接続され、トランジスタＴ７は、電源電
圧Ｖｃｃを受けるノードとリードデータ線／ＧＩＯＲと
の間に接続される。ＧＩＯＥＱ信号に応じて、リードデ
ータ線対ＧＩＯＲ、／ＧＩＯＲがイコライズされる。な
お、ライトデータ線に対しては、イコライズ回路を配置
しない。
【００６９】リードアンプ１１２は、リードデータ線対
ＧＩＯＲ、／ＧＩＯＲのデータを増幅して、リードデー
タＲＤを出力する。
ＧＩＯＲ、／ＧＩＯＲのデータを増幅して、リードデー
タＲＤを出力する。
【００７０】リード動作時、選択されたワード線に接続
されるメモリセルのデータが、ビット線対に出力され
る。センスアンプＳＡは、ビット線対のデータを差動増
幅する。列選択信号ＣＳＬＲに応じて、リードゲート
（ＱＲＣ０、／ＱＲＣ０、…、ＱＲＣｎ、／ＱＲＣｎ）
がオンする。これにより、リードデータ線対の電位が変
化する。
されるメモリセルのデータが、ビット線対に出力され
る。センスアンプＳＡは、ビット線対のデータを差動増
幅する。列選択信号ＣＳＬＲに応じて、リードゲート
（ＱＲＣ０、／ＱＲＣ０、…、ＱＲＣｎ、／ＱＲＣｎ）
がオンする。これにより、リードデータ線対の電位が変
化する。
【００７１】ライト動作時には、ＧＩＯ線ライトドライ
バ１１０により、ライトデータ線対が駆動される。列選
択信号ＣＳＬＷに応じて、ライトゲート（ＱＷ０、／Ｑ
Ｗ０、…、ＱＷｎ、／ＱＷｎ）がオンする。これによ
り、選択されたワード線に接続されるメモリセルにライ
トデータが書込まれる。
バ１１０により、ライトデータ線対が駆動される。列選
択信号ＣＳＬＷに応じて、ライトゲート（ＱＷ０、／Ｑ
Ｗ０、…、ＱＷｎ、／ＱＷｎ）がオンする。これによ
り、選択されたワード線に接続されるメモリセルにライ
トデータが書込まれる。
【００７２】ライトデータ線対についてはイコライズ処
理を行なわない。リードデータ線対のみ、誤読出を防止
するためにイコライズ処理を行なう。
理を行なわない。リードデータ線対のみ、誤読出を防止
するためにイコライズ処理を行なう。
【００７３】ライトマスク信号／ＷＭに関しては、ライ
トマスクする場合にのみＬレベルにする。これにより、
ライトデータ線対ＧＩＯＷ、／ＧＩＯＷをプリチャージ
（Ｈレベル）する。
トマスクする場合にのみＬレベルにする。これにより、
ライトデータ線対ＧＩＯＷ、／ＧＩＯＷをプリチャージ
（Ｈレベル）する。
【００７４】次に、本発明の実施の形態１による半導体
記憶装置１０００の動作について、図４を用いて説明す
る。クロックＣＬＫに同期してライト動作を指定するラ
イトコマンドが入力されると、デバイス内部はライト動
作モードになる。ライトデータ／ＷＤをＬレベルとす
る。
記憶装置１０００の動作について、図４を用いて説明す
る。クロックＣＬＫに同期してライト動作を指定するラ
イトコマンドが入力されると、デバイス内部はライト動
作モードになる。ライトデータ／ＷＤをＬレベルとす
る。
【００７５】時刻ｔ１において、ライトデータ／ＷＤに
変化がなければ、ライトデータ線対ＧＩＯＷ、／ＧＩＯ
Ｗは変化しない。時刻ｔ１−１で、列選択信号ＣＳＬＷ
をＨレベルにすると、ライトゲートがオンする。これに
より、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電位に
応じて、選択されたビット線対ＢＬ、／ＢＬの電位が反
転し、選択されたワード線に接続されるメモリセルにラ
イトデータが格納される。
変化がなければ、ライトデータ線対ＧＩＯＷ、／ＧＩＯ
Ｗは変化しない。時刻ｔ１−１で、列選択信号ＣＳＬＷ
をＨレベルにすると、ライトゲートがオンする。これに
より、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電位に
応じて、選択されたビット線対ＢＬ、／ＢＬの電位が反
転し、選択されたワード線に接続されるメモリセルにラ
イトデータが格納される。
【００７６】時刻ｔ２でライトデータ／ＷＤがＨレベル
になると、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電
位が反転する。時刻ｔ２−１で列選択信号ＣＳＬＷをＨ
レベルにすると、ライトゲートがオンする。これによ
り、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電位に応
じて、選択されたビット線対ＢＬ、／ＢＬの電位が変化
する。選択されたワード線に接続されるメモリセルにラ
イトデータが格納される。
になると、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電
位が反転する。時刻ｔ２−１で列選択信号ＣＳＬＷをＨ
レベルにすると、ライトゲートがオンする。これによ
り、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷの電位に応
じて、選択されたビット線対ＢＬ、／ＢＬの電位が変化
する。選択されたワード線に接続されるメモリセルにラ
イトデータが格納される。
【００７７】時刻ｔ３でライトマスク信号／ＷＭがＬレ
ベルに活性化すると、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷがＨレベルにプリチャージされる。時刻ｔ３−１
で列選択信号ＣＳＬＷがＨレベルになっても、ライトデ
ータ線対ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャー
ジされているため、選択されたビット線対ＢＬ、／ＢＬ
の電位は反転しない。これにより、ライトしたくないビ
ットに対しては、データの書込みが行われない。
ベルに活性化すると、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷがＨレベルにプリチャージされる。時刻ｔ３−１
で列選択信号ＣＳＬＷがＨレベルになっても、ライトデ
ータ線対ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャー
ジされているため、選択されたビット線対ＢＬ、／ＢＬ
の電位は反転しない。これにより、ライトしたくないビ
ットに対しては、データの書込みが行われない。
【００７８】なお、本発明の実施の形態１による半導体
記憶装置１０００の全体構成の概要を、図５に示す。半
導体記憶装置１０００は、同期型半導体記憶装置であっ
て、図５に示されるように、アドレス信号Ａ０、Ａ１、
…、Ａｎを取込む行／列アドレスバッファ１０、外部ク
ロックＥＸＴＣＬＫを受けて内部動作のタイミングを決
定するクロックを発生するクロック発生回路１１、およ
び外部制御信号に応じて内部制御信号を発生するコマン
ドデコーダ１２を含むブロック１を備える。
記憶装置１０００の全体構成の概要を、図５に示す。半
導体記憶装置１０００は、同期型半導体記憶装置であっ
て、図５に示されるように、アドレス信号Ａ０、Ａ１、
…、Ａｎを取込む行／列アドレスバッファ１０、外部ク
ロックＥＸＴＣＬＫを受けて内部動作のタイミングを決
定するクロックを発生するクロック発生回路１１、およ
び外部制御信号に応じて内部制御信号を発生するコマン
ドデコーダ１２を含むブロック１を備える。
【００７９】行／列アドレスバッファ１０は、ロウ
（行）系のアドレス信号をプリデコードして、ロウアド
レス信号ＲＡ０〜ＲＡｉを出力し、コラム（列）系のア
ドレス信号をプリデコードして、コラムアドレス信号Ｃ
Ａ０〜ＣＡｉを出力する。
（行）系のアドレス信号をプリデコードして、ロウアド
レス信号ＲＡ０〜ＲＡｉを出力し、コラム（列）系のア
ドレス信号をプリデコードして、コラムアドレス信号Ｃ
Ａ０〜ＣＡｉを出力する。
【００８０】クロック発生回路１１は、たとえば、内部
クロックＣＬＫ、ライト動作のためのライトクロックＷ
ｒｉｔｅＣＬＫ、リード動作のためのリードクロックＲ
ｅａｄＣＬＫを発生する。コマンドデコーダ１２は、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、
内部をスタンバイモード（待機モード）にするための待
機信号等を受ける。なお、ブロック１により、連続して
データを入出力するバースト動作が制御される。
クロックＣＬＫ、ライト動作のためのライトクロックＷ
ｒｉｔｅＣＬＫ、リード動作のためのリードクロックＲ
ｅａｄＣＬＫを発生する。コマンドデコーダ１２は、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、
内部をスタンバイモード（待機モード）にするための待
機信号等を受ける。なお、ブロック１により、連続して
データを入出力するバースト動作が制御される。
【００８１】半導体記憶装置１０００はさらに、ロウア
ドレス信号ＲＡ０〜ＲＡｉおよびコラムアドレス信号Ｃ
Ａ０〜ＣＡｉをデコードする行／列デコーダ回路２、行
列状に配置される複数のメモリセルと行に対応するワー
ド線と列に対応するビット線とを含むメモリセルアレイ
ＭＡおよびＭＢ、ならびにメモリセルアレイを挟むよう
にして配置されるＳ／Ａ帯ＳＢａ、ＳＢｂ、およびＳＢ
ｃを含むメモリ部３を備える。
ドレス信号ＲＡ０〜ＲＡｉおよびコラムアドレス信号Ｃ
Ａ０〜ＣＡｉをデコードする行／列デコーダ回路２、行
列状に配置される複数のメモリセルと行に対応するワー
ド線と列に対応するビット線とを含むメモリセルアレイ
ＭＡおよびＭＢ、ならびにメモリセルアレイを挟むよう
にして配置されるＳ／Ａ帯ＳＢａ、ＳＢｂ、およびＳＢ
ｃを含むメモリ部３を備える。
【００８２】行／列デコーダ回路２は、ロウアドレス信
号ＲＡ０〜ＲＡｉをデコードしてワード線活性化信号Ｗ
Ｌ（Ｋ）やセンスアンプ活性化信号ＳＥを出力する行デ
コーダと、コラムアドレス信号ＣＡ０〜ＣＡｉをデコー
ドしてコラム（列）方向の選択を行なう列選択信号ＣＳ
ＬＷ、ＣＳＬＲを出力する列デコーダとを含む。上述し
た行デコーダ１０３、１０４、行デコーダ（ＳＡ）／列
デコーダ１０５は、行／列デコーダ回路２に含まれる。
上述したＳＡ／入出力回路ブロックは、Ｓ／Ａ帯に含ま
れる。
号ＲＡ０〜ＲＡｉをデコードしてワード線活性化信号Ｗ
Ｌ（Ｋ）やセンスアンプ活性化信号ＳＥを出力する行デ
コーダと、コラムアドレス信号ＣＡ０〜ＣＡｉをデコー
ドしてコラム（列）方向の選択を行なう列選択信号ＣＳ
ＬＷ、ＣＳＬＲを出力する列デコーダとを含む。上述し
た行デコーダ１０３、１０４、行デコーダ（ＳＡ）／列
デコーダ１０５は、行／列デコーダ回路２に含まれる。
上述したＳＡ／入出力回路ブロックは、Ｓ／Ａ帯に含ま
れる。
【００８３】半導体記憶装置１０００はさらに、外部か
ら受けるデータをライトデータ線に転送するためのＧＩ
Ｏ線ライトドライバとリードデータ線を介して受けるメ
モリセルアレイからのリードデータを増幅するためのリ
ードアンプとを含むＧＩＯ線ライトドライバ／リードア
ンプ帯４、およびＧＩＯ線ライトドライバ／リードアン
プ帯４を制御するとともに、外部へリードデータを出力
し、または外部から入力されるライトデータをライトド
ライバに入力するためのデータ入出力回路５とを備え
る。
ら受けるデータをライトデータ線に転送するためのＧＩ
Ｏ線ライトドライバとリードデータ線を介して受けるメ
モリセルアレイからのリードデータを増幅するためのリ
ードアンプとを含むＧＩＯ線ライトドライバ／リードア
ンプ帯４、およびＧＩＯ線ライトドライバ／リードアン
プ帯４を制御するとともに、外部へリードデータを出力
し、または外部から入力されるライトデータをライトド
ライバに入力するためのデータ入出力回路５とを備え
る。
【００８４】ＧＩＯ線ライトドライバ／リードアンプ帯
４は、上述したＧＩＯ線ライトドライバ／リードアンプ
１００Ａ、１００Ｂ、…を含む。これらの構成は、図３
で説明したとおりである。
４は、上述したＧＩＯ線ライトドライバ／リードアンプ
１００Ａ、１００Ｂ、…を含む。これらの構成は、図３
で説明したとおりである。
【００８５】データ入出力回路５は、アウトプットイネ
ーブル信号／ＯＥを受ける／ＯＥ端子、入出力データＤ
Ｑ＜０：７＞、ＤＱ＜８：１５＞、…、ＤＱ＜ｎ−７：
ｎ＞）を入出力するためのデータ入出力端子、およびラ
イトマスク信号ＷＭ（０）、ＷＭ（１）、…、ＷＭ
（ｍ）を受けるＷＭ端子との間で信号の授受を行なう。
メモリとロジックとを混載したシステムＬＳＩの場合、
データ入出力端子は、数１００のオーダで配置する。こ
れにより、同一基板上に搭載される図示しないロジック
回路との間でデータの転送速度の向上を図る。
ーブル信号／ＯＥを受ける／ＯＥ端子、入出力データＤ
Ｑ＜０：７＞、ＤＱ＜８：１５＞、…、ＤＱ＜ｎ−７：
ｎ＞）を入出力するためのデータ入出力端子、およびラ
イトマスク信号ＷＭ（０）、ＷＭ（１）、…、ＷＭ
（ｍ）を受けるＷＭ端子との間で信号の授受を行なう。
メモリとロジックとを混載したシステムＬＳＩの場合、
データ入出力端子は、数１００のオーダで配置する。こ
れにより、同一基板上に搭載される図示しないロジック
回路との間でデータの転送速度の向上を図る。
【００８６】メモリ部３とＧＩＯ線ライトドライバ／リ
ードアンプ帯４とは、リードデータ線対（図中記号ＧＩ
ＯＲ）およびライトデータ線対（図中記号ＧＩＯＷ）を
介してデータの授受を行なう。
ードアンプ帯４とは、リードデータ線対（図中記号ＧＩ
ＯＲ）およびライトデータ線対（図中記号ＧＩＯＷ）を
介してデータの授受を行なう。
【００８７】このように、本発明の実施の形態１による
構成に基づくと、ライトデータ線対とリードデータ線対
とが分離されているので、ライト後にライトデータ線対
ＧＩＯＷ、／ＧＩＯＷをＨレベルにプリチャージする必
要がない。このため、高速動作が可能になる。また、ラ
イトマスク時のみライトデータ線をプリチャージするこ
とができるため、あるビットにライトデータが書込まれ
ないようにすることができる。
構成に基づくと、ライトデータ線対とリードデータ線対
とが分離されているので、ライト後にライトデータ線対
ＧＩＯＷ、／ＧＩＯＷをＨレベルにプリチャージする必
要がない。このため、高速動作が可能になる。また、ラ
イトマスク時のみライトデータ線をプリチャージするこ
とができるため、あるビットにライトデータが書込まれ
ないようにすることができる。
【００８８】［実施の形態２］本発明の実施の形態２
は、ライトマスク信号ＷＭを高速に確定するための構成
に関する。本発明の実施の形態２の半導体記憶装置は、
実施の形態１の構成に加えて、図６に示されるライトマ
スク確定回路２００を含む。
は、ライトマスク信号ＷＭを高速に確定するための構成
に関する。本発明の実施の形態２の半導体記憶装置は、
実施の形態１の構成に加えて、図６に示されるライトマ
スク確定回路２００を含む。
【００８９】ライトマスク確定回路２００は、図６に示
されるように、インバータＩＶ５、ＮＡＮＤ回路ＮＡ
３、ならびにラッチ回路２０１を含む。ラッチ回路２０
１は、内部クロックＣＬＫに応じて、Ｄ端子で受けるラ
イトマスク信号／ＷＭをラッチする。ＮＡＮＤ回路ＮＡ
３は、ライトマスク信号／ＷＭとラッチ回路２０１のＱ
端子から出力される信号ＮＱとを受ける。インバータＩ
Ｖ５は、ＮＡＮＤ回路ＮＡ３の出力を反転し、ライトマ
スク信号／ＷＭＤを出力する。
されるように、インバータＩＶ５、ＮＡＮＤ回路ＮＡ
３、ならびにラッチ回路２０１を含む。ラッチ回路２０
１は、内部クロックＣＬＫに応じて、Ｄ端子で受けるラ
イトマスク信号／ＷＭをラッチする。ＮＡＮＤ回路ＮＡ
３は、ライトマスク信号／ＷＭとラッチ回路２０１のＱ
端子から出力される信号ＮＱとを受ける。インバータＩ
Ｖ５は、ＮＡＮＤ回路ＮＡ３の出力を反転し、ライトマ
スク信号／ＷＭＤを出力する。
【００９０】ライトマスク確定回路２００は、外部端子
から入力されるライトマスク信号ＷＭに対応する信号を
非同期で取込み、内部クロックＣＬＫでラッチするよう
に構成されている。たとえば、ライトマスク信号／ＷＭ
Ｄは、実施の形態１によるＧＩＯ線ライトドライバ１１
０に供給する。
から入力されるライトマスク信号ＷＭに対応する信号を
非同期で取込み、内部クロックＣＬＫでラッチするよう
に構成されている。たとえば、ライトマスク信号／ＷＭ
Ｄは、実施の形態１によるＧＩＯ線ライトドライバ１１
０に供給する。
【００９１】通常のライト動作時には、ライトデータ線
対ＧＩＯＷ、／ＧＩＯＷの振幅途中に列選択信号ＣＳＬ
ＷをＨレベルにしても誤動作しない。しかしながら、ラ
イトマスク動作時には、ライトデータ線対ＧＩＯＷ、／
ＧＩＯＷを完全にＨレベルにプリチャージしてから列選
択信号ＣＳＬＷをＨレベルにしなければビット線の電位
が反転してしまうおそれがある。
対ＧＩＯＷ、／ＧＩＯＷの振幅途中に列選択信号ＣＳＬ
ＷをＨレベルにしても誤動作しない。しかしながら、ラ
イトマスク動作時には、ライトデータ線対ＧＩＯＷ、／
ＧＩＯＷを完全にＨレベルにプリチャージしてから列選
択信号ＣＳＬＷをＨレベルにしなければビット線の電位
が反転してしまうおそれがある。
【００９２】そこで、ライトマスク確定回路２００を用
いてライトマスク信号をライトデータよりも早い確定
し、早期にライトデータ線ＧＩＯＷ、／ＧＩＯＷを完全
にＨレベルにプリチャージする。
いてライトマスク信号をライトデータよりも早い確定
し、早期にライトデータ線ＧＩＯＷ、／ＧＩＯＷを完全
にＨレベルにプリチャージする。
【００９３】本発明の実施の形態２の構成に基づく動作
について、図７を用いて説明する。外部入力端子の規定
によると、所定のセットアップ期間内に入力されるデー
タを確定しておかなければならない。そこで、セットア
ップ期間が開始する時刻ｔ１においてライトマスク信号
／ＷＭを入力し、ＮＡＮＤ回路ＮＡ３を用いてライトマ
スク信号を非同期に確定しておく。
について、図７を用いて説明する。外部入力端子の規定
によると、所定のセットアップ期間内に入力されるデー
タを確定しておかなければならない。そこで、セットア
ップ期間が開始する時刻ｔ１においてライトマスク信号
／ＷＭを入力し、ＮＡＮＤ回路ＮＡ３を用いてライトマ
スク信号を非同期に確定しておく。
【００９４】ライトマスク動作時には、時刻ｔ１から内
部クロックＣＬＫが立上がる時刻ｔ−１までのセットア
ップ期間（図中記号ＳｅｔＵｐ）に、ライトデータ線対
ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャージされ、
時刻ｔｐ０で電位が確定する。
部クロックＣＬＫが立上がる時刻ｔ−１までのセットア
ップ期間（図中記号ＳｅｔＵｐ）に、ライトデータ線対
ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャージされ、
時刻ｔｐ０で電位が確定する。
【００９５】時刻ｔ１−１で信号ＮＱが確定する。内部
クロックＣＬＫが立下がる時刻ｔ２において、ライトマ
スク信号／ＷＭをラッチする。次の内部クロックＣＬＫ
の立上がり時点ｔ３まで、信号ＮＱの値は保持される。
時刻ｔ３で次ぎのデータを取込む。
クロックＣＬＫが立下がる時刻ｔ２において、ライトマ
スク信号／ＷＭをラッチする。次の内部クロックＣＬＫ
の立上がり時点ｔ３まで、信号ＮＱの値は保持される。
時刻ｔ３で次ぎのデータを取込む。
【００９６】なお、通常のライト動作時には、ライトデ
ータ線対ＧＩＯＷ、／ＧＩＯＷは、時刻ｔ１−１でライ
トデータに従って電位が変化し始め、時刻ｔｐ１で電位
が確定する。
ータ線対ＧＩＯＷ、／ＧＩＯＷは、時刻ｔ１−１でライ
トデータに従って電位が変化し始め、時刻ｔｐ１で電位
が確定する。
【００９７】このように動作させることにより、最速で
ライトマスク信号をＧＩＯ線ライトドライバ１１０に入
力することができる。この結果、ライトデータ線対ＧＩ
ＯＷ、／ＧＩＯＷのプリチャージ時間が、（ｔｐ１−ｔ
ｐ０）だけ早くなる。したがって、プリチャージ不足
（プリチャージ途中）による誤動作を防止することがで
きる。
ライトマスク信号をＧＩＯ線ライトドライバ１１０に入
力することができる。この結果、ライトデータ線対ＧＩ
ＯＷ、／ＧＩＯＷのプリチャージ時間が、（ｔｐ１−ｔ
ｐ０）だけ早くなる。したがって、プリチャージ不足
（プリチャージ途中）による誤動作を防止することがで
きる。
【００９８】［実施の形態３］本発明の実施の形態３
は、実施の形態１によるライトデータ線対のプリチャー
ジ動作をコラムを選択する手法に適用する。
は、実施の形態１によるライトデータ線対のプリチャー
ジ動作をコラムを選択する手法に適用する。
【００９９】比較のため、実施の形態１による構成を用
いたＧＩＯ線ライトドライバ３５０とＳＡ／ライトゲー
トとについて説明する。図８には、ライトデータ線対Ｇ
ＩＯＷ、／ＧＩＯＷに対応する、ＧＩＯ線ライトドライ
バ３５０とＳＡ／ライトゲート３６０♯０〜３６０♯ｎ
との関係が示されている。
いたＧＩＯ線ライトドライバ３５０とＳＡ／ライトゲー
トとについて説明する。図８には、ライトデータ線対Ｇ
ＩＯＷ、／ＧＩＯＷに対応する、ＧＩＯ線ライトドライ
バ３５０とＳＡ／ライトゲート３６０♯０〜３６０♯ｎ
との関係が示されている。
【０１００】ＧＩＯ線ライトドライバ３５０は、インバ
ータＩＶ１〜ＩＶ３、ＩＶ６およびＩＶ７、ならびにＮ
ＡＮＤ回路ＮＡ１およびＮＡ２を含む。ＮＡＮＤ回路Ｎ
Ａ１は、ライトデータ／ＷＤとライトマスク信号／ＷＭ
とを入力に受け、ＮＡＮＤ回路ＮＡ２は、ライトデータ
／ＷＤを反転するインバータＩＶ１の出力とライトマス
ク信号／ＷＭとを入力に受ける。インバータＩＶ２は、
ＮＡＮＤ回路ＮＡ１の出力を反転し、インバータＩＶ３
は、ＮＡＮＤ回路ＮＡ２の出力を反転する。インバータ
ＩＶ６は、インバータＩＶ２の出力を反転し、インバー
タＩＶ７は、インバータＩＶ３の出力を反転する。ライ
トデータ線ＧＩＯＷは、インバータＩＶ６の出力と接続
され、ライトデータ線／ＧＩＯＷは、インバータＩＶ７
の出力と接続される。
ータＩＶ１〜ＩＶ３、ＩＶ６およびＩＶ７、ならびにＮ
ＡＮＤ回路ＮＡ１およびＮＡ２を含む。ＮＡＮＤ回路Ｎ
Ａ１は、ライトデータ／ＷＤとライトマスク信号／ＷＭ
とを入力に受け、ＮＡＮＤ回路ＮＡ２は、ライトデータ
／ＷＤを反転するインバータＩＶ１の出力とライトマス
ク信号／ＷＭとを入力に受ける。インバータＩＶ２は、
ＮＡＮＤ回路ＮＡ１の出力を反転し、インバータＩＶ３
は、ＮＡＮＤ回路ＮＡ２の出力を反転する。インバータ
ＩＶ６は、インバータＩＶ２の出力を反転し、インバー
タＩＶ７は、インバータＩＶ３の出力を反転する。ライ
トデータ線ＧＩＯＷは、インバータＩＶ６の出力と接続
され、ライトデータ線／ＧＩＯＷは、インバータＩＶ７
の出力と接続される。
【０１０１】ＳＡ／ライトゲート３６０♯０〜３６０♯
ｎには、センスアンプＳＡ（０）〜ＳＡ（ｎ）と、ＮＭ
ＯＳトランジスタＱＮ０および／ＱＮ０、…、ＱＮｎお
よび／ＱＮｎとが含まれている。
ｎには、センスアンプＳＡ（０）〜ＳＡ（ｎ）と、ＮＭ
ＯＳトランジスタＱＮ０および／ＱＮ０、…、ＱＮｎお
よび／ＱＮｎとが含まれている。
【０１０２】トランジスタＱＮ０および／ＱＮ０、…、
ＱＮｎおよび／ＱＮｎのそれぞれは、ライトゲートを構
成する。トランジスタＱＮ０〜ＱＮｎは、ライトデータ
線ＧＩＯＷとセンスアンプＳＡ（０）〜ＳＡ（ｎ）との
間に接続されている。トランジスタ／ＱＮ０〜／ＱＮｎ
は、ライトデータ線／ＧＩＯＷとセンスアンプＳＡ
（０）〜ＳＡ（ｎ）との間に接続されている。
ＱＮｎおよび／ＱＮｎのそれぞれは、ライトゲートを構
成する。トランジスタＱＮ０〜ＱＮｎは、ライトデータ
線ＧＩＯＷとセンスアンプＳＡ（０）〜ＳＡ（ｎ）との
間に接続されている。トランジスタ／ＱＮ０〜／ＱＮｎ
は、ライトデータ線／ＧＩＯＷとセンスアンプＳＡ
（０）〜ＳＡ（ｎ）との間に接続されている。
【０１０３】ライトゲートは、列選択信号ＣＳＬＷに応
じて導通する。たとえば、トランジスタＱＮ０および／
ＱＮ０は、列選択信号ＣＳＬＷ（０）に応じて導通し、
トランジスタＱＮｎおよび／ＱＮｎは、列選択信号ＣＳ
ＬＷ（ｎ）に応じて導通する。
じて導通する。たとえば、トランジスタＱＮ０および／
ＱＮ０は、列選択信号ＣＳＬＷ（０）に応じて導通し、
トランジスタＱＮｎおよび／ＱＮｎは、列選択信号ＣＳ
ＬＷ（ｎ）に応じて導通する。
【０１０４】図８に示される回路動作を、図９を用いて
説明する。時刻ｔ１−１において列選択信号ＣＳＬＷ
（０）をＨレベルにすると、センスアンプＳＡ（０）の
出力に応じて、ビット線対ＢＬ、／ＢＬの電位が変化す
る。選択されたメモリセルにデータが書込まれる。
説明する。時刻ｔ１−１において列選択信号ＣＳＬＷ
（０）をＨレベルにすると、センスアンプＳＡ（０）の
出力に応じて、ビット線対ＢＬ、／ＢＬの電位が変化す
る。選択されたメモリセルにデータが書込まれる。
【０１０５】時刻ｔ２でライトデータ／ＷＤがＨレベル
になると、ライトデータ線対の電位が変化する。時刻ｔ
２−１で列選択信号ＣＳＬＷ（ｎ）をＨレベルにする
と、センスアンプＳＡ（ｎ）に応じて、ビット線対ＢＬ
（ｎ）、／ＢＬ（ｎ）の電位が変化する。選択されたメ
モリセルにデータが書込まれる。
になると、ライトデータ線対の電位が変化する。時刻ｔ
２−１で列選択信号ＣＳＬＷ（ｎ）をＨレベルにする
と、センスアンプＳＡ（ｎ）に応じて、ビット線対ＢＬ
（ｎ）、／ＢＬ（ｎ）の電位が変化する。選択されたメ
モリセルにデータが書込まれる。
【０１０６】時刻ｔ３でライトマスク信号／ＷＭをＬレ
ベルにすると、ライトマスク動作が開始される。ライト
データ線対ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャ
ージされる。したがって、列選択信号ＣＳＬＷ（０）〜
（ｎ）をＨレベルにしても、ビット線対の電位は変化し
ない。すなわち、データは、書換えられない。
ベルにすると、ライトマスク動作が開始される。ライト
データ線対ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャ
ージされる。したがって、列選択信号ＣＳＬＷ（０）〜
（ｎ）をＨレベルにしても、ビット線対の電位は変化し
ない。すなわち、データは、書換えられない。
【０１０７】しかしながら、このような構成によると、
センスアンプＳＡの数（ビット線対の数）だけ、列選択
信号ＣＳＬＷを供給するための信号配線が必要になる。
センスアンプＳＡの数（ビット線対の数）だけ、列選択
信号ＣＳＬＷを供給するための信号配線が必要になる。
【０１０８】そこで、本発明の実施の形態３では、２組
（偶数番目および奇数番目）のライトデータ線対に対
し、１の列選択信号を割当てる。ライト動作時、２組の
うちの一方のライトデータ線対をプリチャージし、他方
のライトデータ線対を用いてライト動作を行なう。
（偶数番目および奇数番目）のライトデータ線対に対
し、１の列選択信号を割当てる。ライト動作時、２組の
うちの一方のライトデータ線対をプリチャージし、他方
のライトデータ線対を用いてライト動作を行なう。
【０１０９】実施の形態３によるＧＩＯ線ライトドライ
バおよびＳＡ／ライトゲートについて、図１０および図
１１を用いて説明する。図１０には、ライトデータ線対
ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏおよびライトデータ線対
ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅに対応する、ＧＩＯ線ラ
イトドライバ３００とＳＡ／ライトゲート３１０♯０〜
３１０♯ｎとの関係が示されている。
バおよびＳＡ／ライトゲートについて、図１０および図
１１を用いて説明する。図１０には、ライトデータ線対
ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏおよびライトデータ線対
ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅに対応する、ＧＩＯ線ラ
イトドライバ３００とＳＡ／ライトゲート３１０♯０〜
３１０♯ｎとの関係が示されている。
【０１１０】ＳＡ／ライトゲート３１０♯０〜３１０♯
ｎには、センスアンプＳＡ（ｏ０）〜ＳＡ（ｏｎ）およ
びＳＡ（ｅ０）〜ＳＡ（ｅｎ）と、ＮＭＯＳトランジス
タＱＮＯ０および／ＱＮＯ０、…、ＱＮＯｎおよび／Ｑ
ＮＯｎ、ＱＮＥ０および／ＱＮＥ０、…、ＱＮＥｎおよ
び／ＱＮＥｎとが含まれている。
ｎには、センスアンプＳＡ（ｏ０）〜ＳＡ（ｏｎ）およ
びＳＡ（ｅ０）〜ＳＡ（ｅｎ）と、ＮＭＯＳトランジス
タＱＮＯ０および／ＱＮＯ０、…、ＱＮＯｎおよび／Ｑ
ＮＯｎ、ＱＮＥ０および／ＱＮＥ０、…、ＱＮＥｎおよ
び／ＱＮＥｎとが含まれている。
【０１１１】トランジスタＱＮＯ０〜ＱＮＯｎは、ライ
トデータ線ＧＩＯＷ♯ＯとセンスアンプＳＡ（ｏ０）〜
ＳＡ（ｏｎ）との間に接続されている。トランジスタ／
ＱＮＯ０〜／ＱＮＯｎは、ライトデータ線／ＧＩＯＷ♯
ＯとセンスアンプＳＡ（ｏ０）〜ＳＡ（ｏｎ）との間に
接続されている。
トデータ線ＧＩＯＷ♯ＯとセンスアンプＳＡ（ｏ０）〜
ＳＡ（ｏｎ）との間に接続されている。トランジスタ／
ＱＮＯ０〜／ＱＮＯｎは、ライトデータ線／ＧＩＯＷ♯
ＯとセンスアンプＳＡ（ｏ０）〜ＳＡ（ｏｎ）との間に
接続されている。
【０１１２】トランジスタＱＮＥ０〜ＱＮＥｎは、ライ
トデータ線ＧＩＯＷ♯ＥとセンスアンプＳＡ（ｅ０）〜
ＳＡ（ｅｎ）との間に接続されている。トランジスタ／
ＱＮＥ０〜／ＱＮＥｎは、ライトデータ線／ＧＩＯＷ♯
ＥとセンスアンプＳＡ（ｅ０）〜ＳＡ（ｅｎ）との間に
接続されている。
トデータ線ＧＩＯＷ♯ＥとセンスアンプＳＡ（ｅ０）〜
ＳＡ（ｅｎ）との間に接続されている。トランジスタ／
ＱＮＥ０〜／ＱＮＥｎは、ライトデータ線／ＧＩＯＷ♯
ＥとセンスアンプＳＡ（ｅ０）〜ＳＡ（ｅｎ）との間に
接続されている。
【０１１３】トランジスタＱＮＯ０および／ＱＮＯ０、
…、ＱＮＯｎおよび／ＱＮＯｎ、ＱＮＥ０および／ＱＮ
Ｅ０、…、ＱＮＥｎおよび／ＱＮＥｎのそれぞれは、ラ
イトゲートを構成する。
…、ＱＮＯｎおよび／ＱＮＯｎ、ＱＮＥ０および／ＱＮ
Ｅ０、…、ＱＮＥｎおよび／ＱＮＥｎのそれぞれは、ラ
イトゲートを構成する。
【０１１４】２組のライトゲート（４組のトランジス
タ）毎に、同じ列選択信号を供給する。たとえば、トラ
ンジスタＱＮＯ０、／ＱＮＯ０、ＱＮＥ０、／ＱＮＥ０
は、列選択信号ＣＳＬＷ（０）をゲートに受け、トラン
ジスタＱＮＯｎ、／ＱＮＯｎ、ＱＮＥｎ、／ＱＮＥｎ
は、列選択信号ＣＳＬＷ（ｎ）をゲートに受ける。
タ）毎に、同じ列選択信号を供給する。たとえば、トラ
ンジスタＱＮＯ０、／ＱＮＯ０、ＱＮＥ０、／ＱＮＥ０
は、列選択信号ＣＳＬＷ（０）をゲートに受け、トラン
ジスタＱＮＯｎ、／ＱＮＯｎ、ＱＮＥｎ、／ＱＮＥｎ
は、列選択信号ＣＳＬＷ（ｎ）をゲートに受ける。
【０１１５】ＧＩＯ線ライトドライバ３００は、インバ
ータＩＶ１０〜ＩＶ２０およびＮＡＮＤ回路ＮＡ５〜Ｎ
Ａ１０を含む。ＮＡＮＤ回路ＮＡ５は、ライトデータ／
ＷＤと選択信号Ｓ１とを入力に受け、ＮＡＮＤ回路ＮＡ
６は、ライトデータ／ＷＤを反転するインバータＩＶ１
０の出力と選択信号Ｓ１とを入力に受ける。ＮＡＮＤ回
路ＮＡ７は、ライトデータ／ＷＤと選択信号Ｓ２とを入
力に受け、ＮＡＮＤ回路ＮＡ８は、インバータＩＶ１０
の出力と選択信号Ｓ２とを入力に受ける。
ータＩＶ１０〜ＩＶ２０およびＮＡＮＤ回路ＮＡ５〜Ｎ
Ａ１０を含む。ＮＡＮＤ回路ＮＡ５は、ライトデータ／
ＷＤと選択信号Ｓ１とを入力に受け、ＮＡＮＤ回路ＮＡ
６は、ライトデータ／ＷＤを反転するインバータＩＶ１
０の出力と選択信号Ｓ１とを入力に受ける。ＮＡＮＤ回
路ＮＡ７は、ライトデータ／ＷＤと選択信号Ｓ２とを入
力に受け、ＮＡＮＤ回路ＮＡ８は、インバータＩＶ１０
の出力と選択信号Ｓ２とを入力に受ける。
【０１１６】インバータＩＶ１１は、ＮＡＮＤ回路ＮＡ
５の出力を反転し、インバータＩＶ１２は、インバータ
ＩＶ１１の出力を反転する。インバータＩＶ１３は、Ｎ
ＡＮＤ回路ＮＡ６の出力を反転し、インバータＩＶ１４
は、インバータＩＶ１３の出力を反転する。インバータ
ＩＶ１５は、ＮＡＮＤ回路ＮＡ７の出力を反転し、イン
バータＩＶ１６は、インバータＩＶ１５の出力を反転す
る。インバータＩＶ１７は、ＮＡＮＤ回路ＮＡ８の出力
を反転し、インバータＩＶ１８は、インバータＩＶ１７
の出力を反転する。
５の出力を反転し、インバータＩＶ１２は、インバータ
ＩＶ１１の出力を反転する。インバータＩＶ１３は、Ｎ
ＡＮＤ回路ＮＡ６の出力を反転し、インバータＩＶ１４
は、インバータＩＶ１３の出力を反転する。インバータ
ＩＶ１５は、ＮＡＮＤ回路ＮＡ７の出力を反転し、イン
バータＩＶ１６は、インバータＩＶ１５の出力を反転す
る。インバータＩＶ１７は、ＮＡＮＤ回路ＮＡ８の出力
を反転し、インバータＩＶ１８は、インバータＩＶ１７
の出力を反転する。
【０１１７】インバータＩＶ１２、ＩＶ４、ＩＶ６、Ｉ
Ｖ１８の出力ノードはそれぞれ、ライトデータ線ＧＩＯ
Ｗ♯Ｏ、／ＧＩＯＷ♯Ｏ、ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯
Ｅと接続される。
Ｖ１８の出力ノードはそれぞれ、ライトデータ線ＧＩＯ
Ｗ♯Ｏ、／ＧＩＯＷ♯Ｏ、ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯
Ｅと接続される。
【０１１８】ＮＡＮＤ回路ＮＡ９は、行／列アドレスバ
ッファ１０から出力されるコラムアドレス信号ＣＡ１
と、ライトマスク信号／ＷＭとを入力に受け、ＮＡＮＤ
回路ＮＡ１０は、コラムアドレス信号ＣＡ２とライトマ
スク信号／ＷＭとを入力に受ける。インバータＩＶ１９
は、ＮＡＮＤ回路ＮＡ９の出力を反転して、選択信号Ｓ
１を出力する。インバータＩＶ２０は、ＮＡＮＤ回路Ｎ
Ａ１０の出力を反転して、選択信号Ｓ２を出力する。
ッファ１０から出力されるコラムアドレス信号ＣＡ１
と、ライトマスク信号／ＷＭとを入力に受け、ＮＡＮＤ
回路ＮＡ１０は、コラムアドレス信号ＣＡ２とライトマ
スク信号／ＷＭとを入力に受ける。インバータＩＶ１９
は、ＮＡＮＤ回路ＮＡ９の出力を反転して、選択信号Ｓ
１を出力する。インバータＩＶ２０は、ＮＡＮＤ回路Ｎ
Ａ１０の出力を反転して、選択信号Ｓ２を出力する。
【０１１９】ライトマスク信号／ＷＭがＬレベルの場
合、選択信号Ｓ１およびＳ２は、Ｌレベルになる。した
がって、インバータＩＶ１２〜ＩＶ１８の出力はすべて
Ｈレベルになる。
合、選択信号Ｓ１およびＳ２は、Ｌレベルになる。した
がって、インバータＩＶ１２〜ＩＶ１８の出力はすべて
Ｈレベルになる。
【０１２０】ライトマスク信号／ＷＭがＨレベルの場
合、コラムアドレス信号ＣＡ１またはＣＡ２に応じて、
選択信号Ｓ１またはＳ２のいずれか一方がＨレベル、他
方がＬレベルになる。選択信号Ｓ１がＨレベルになる
と、ライトデータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏの
データがセンスアンプに入力され、選択信号Ｓ２がＨレ
ベルになると、ライトデータ線対ＧＩＯＷ♯Ｅ、／ＧＩ
ＯＷ♯Ｅのデータがセンスアンプに入力される。
合、コラムアドレス信号ＣＡ１またはＣＡ２に応じて、
選択信号Ｓ１またはＳ２のいずれか一方がＨレベル、他
方がＬレベルになる。選択信号Ｓ１がＨレベルになる
と、ライトデータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏの
データがセンスアンプに入力され、選択信号Ｓ２がＨレ
ベルになると、ライトデータ線対ＧＩＯＷ♯Ｅ、／ＧＩ
ＯＷ♯Ｅのデータがセンスアンプに入力される。
【０１２１】本発明の実施の形態３による回路動作につ
いて、図１１を用いて説明する。ライトマスク信号／Ｗ
ＭをＨレベルとする。時刻ｔ１において、コラムアドレ
ス信号ＣＡ１をＨレベルにすると、選択信号Ｓ１がＨレ
ベルになる。ライトデータ／ＷＤに対応して、ライトデ
ータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏの電位が変化す
る。この際、選択信号Ｓ２はＬレベルであるため、ライ
トデータ線対ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅは、Ｈレベ
ルにプリチャージされる。
いて、図１１を用いて説明する。ライトマスク信号／Ｗ
ＭをＨレベルとする。時刻ｔ１において、コラムアドレ
ス信号ＣＡ１をＨレベルにすると、選択信号Ｓ１がＨレ
ベルになる。ライトデータ／ＷＤに対応して、ライトデ
ータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏの電位が変化す
る。この際、選択信号Ｓ２はＬレベルであるため、ライ
トデータ線対ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅは、Ｈレベ
ルにプリチャージされる。
【０１２２】時刻ｔ１−１において、列選択信号ＣＳＬ
Ｗ（０）をＨレベルにすると、センスアンプＳＡ（ｏ
０）、ＳＡ（ｅ０）が選択される。センスアンプＳＡ
（ｏ０）に接続されるビット線対ＢＬ（０）、／ＢＬ
（０）の電位が変化する。センスアンプＳＡ（ｅ０）側
には、データはライトされない。
Ｗ（０）をＨレベルにすると、センスアンプＳＡ（ｏ
０）、ＳＡ（ｅ０）が選択される。センスアンプＳＡ
（ｏ０）に接続されるビット線対ＢＬ（０）、／ＢＬ
（０）の電位が変化する。センスアンプＳＡ（ｅ０）側
には、データはライトされない。
【０１２３】同様に、時刻ｔ２でコラムアドレス信号Ｃ
Ａ２をＨレベルにすると、選択信号Ｓ２がＨレベルにな
る。ライトデータ／ＷＤに対応して、ライトデータ線対
ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅの電位が変化する。この
際、選択信号Ｓ１はＬレベルであるため、ライトデータ
線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏは、Ｈレベルにプリ
チャージされる。
Ａ２をＨレベルにすると、選択信号Ｓ２がＨレベルにな
る。ライトデータ／ＷＤに対応して、ライトデータ線対
ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅの電位が変化する。この
際、選択信号Ｓ１はＬレベルであるため、ライトデータ
線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏは、Ｈレベルにプリ
チャージされる。
【０１２４】時刻ｔ２−１で列選択信号ＣＳＬＷ（０）
をＨレベルにすると、センスアンプＳＡ（ｅ０）、ＳＡ
（ｏ０）が選択される。センスアンプＳＡ（ｅ０）に接
続されるビット線対ＢＬ（１）、／ＢＬ（１）の電位が
変化する。センスアンプＳＡ（ｏ０）側には、データは
ライトされない。
をＨレベルにすると、センスアンプＳＡ（ｅ０）、ＳＡ
（ｏ０）が選択される。センスアンプＳＡ（ｅ０）に接
続されるビット線対ＢＬ（１）、／ＢＬ（１）の電位が
変化する。センスアンプＳＡ（ｏ０）側には、データは
ライトされない。
【０１２５】時刻ｔ３でライトマスク信号／ＷＭをＬレ
ベルにすると、選択信号Ｓ１およびＳ２がＬレベルにな
る。ライトデータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏお
よびライトデータ線対ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅは
２組とも、Ｈレベルにプリチャージされる。したがっ
て、これ以降（時刻ｔ３−１、ｔ４−１）、列選択信号
ＣＳＬＷ（０）をＨレベルにしてもデータは書込まれな
い。
ベルにすると、選択信号Ｓ１およびＳ２がＬレベルにな
る。ライトデータ線対ＧＩＯＷ♯Ｏ、／ＧＩＯＷ♯Ｏお
よびライトデータ線対ＧＩＯＷ♯Ｅ、／ＧＩＯＷ♯Ｅは
２組とも、Ｈレベルにプリチャージされる。したがっ
て、これ以降（時刻ｔ３−１、ｔ４−１）、列選択信号
ＣＳＬＷ（０）をＨレベルにしてもデータは書込まれな
い。
【０１２６】なお、本発明の実施の形態３による半導体
記憶装置３０００は、図１２に示される構成を備える。
半導体記憶装置３０００は、図１２に示されるように、
行／列アドレスバッファ１０、クロック発生回路１１、
およびコマンドデコーダ１２を含むブロック１、行／列
デコーダ回路２、ＳＡ／ライトゲート３１０♯０〜３１
０♯ｎを有するＳ／Ａ帯に含むメモリ部３Ａ、ＧＩＯ線
ライトドライバ３００を含むＧＩＯ線ライトドライバ／
リードアンプ帯４Ａ、ならびにデータ入出力回路５を備
える。
記憶装置３０００は、図１２に示される構成を備える。
半導体記憶装置３０００は、図１２に示されるように、
行／列アドレスバッファ１０、クロック発生回路１１、
およびコマンドデコーダ１２を含むブロック１、行／列
デコーダ回路２、ＳＡ／ライトゲート３１０♯０〜３１
０♯ｎを有するＳ／Ａ帯に含むメモリ部３Ａ、ＧＩＯ線
ライトドライバ３００を含むＧＩＯ線ライトドライバ／
リードアンプ帯４Ａ、ならびにデータ入出力回路５を備
える。
【０１２７】メモリ部３ＡとＧＩＯ線ライトドライバ／
リードアンプ帯４Ａとの間は、上述したライトデータ線
対とリードデータ線対とが配置される（図中記号、ＧＩ
Ｏ♯Ｏ（０）、ＧＩＯ♯Ｅ（１）、ＧＩＯ♯Ｏ（ｎ−
１）、ＧＩＯ♯Ｅ（ｎ））。
リードアンプ帯４Ａとの間は、上述したライトデータ線
対とリードデータ線対とが配置される（図中記号、ＧＩ
Ｏ♯Ｏ（０）、ＧＩＯ♯Ｅ（１）、ＧＩＯ♯Ｏ（ｎ−
１）、ＧＩＯ♯Ｅ（ｎ））。
【０１２８】このように、本発明の実施の形態３による
構成に基づくと、２組のライトデータ線対に対応して１
つの列選択信号を割り当てることができる。したがっ
て、列選択信号ＣＳＬＷを転送する信号線の数が、１／
２になり、レイアウト面積を縮小化できる。
構成に基づくと、２組のライトデータ線対に対応して１
つの列選択信号を割り当てることができる。したがっ
て、列選択信号ＣＳＬＷを転送する信号線の数が、１／
２になり、レイアウト面積を縮小化できる。
【０１２９】［実施の形態４］本発明の実施の形態４で
は、本発明の実施の形態１の構成の改良例を示す。上述
したように、ロジック回路とメモリコアとを１チップに
搭載したシステムＬＳＩでは、メモリコアは、数１００
本のデータ入出力を同時に行なうことができ、高速にデ
ータ処理ができるという特性を有している。
は、本発明の実施の形態１の構成の改良例を示す。上述
したように、ロジック回路とメモリコアとを１チップに
搭載したシステムＬＳＩでは、メモリコアは、数１００
本のデータ入出力を同時に行なうことができ、高速にデ
ータ処理ができるという特性を有している。
【０１３０】しかしながら、ライト動作を行なうにあた
りライトデータ線ＧＩＯＷの負荷が大きく、またデータ
本数動作するため消費される電流が大きい。さらに、ラ
イトデータ線ＧＩＯＷの負荷が大きいため、ライトデー
タ線ＧＩＯＷを高速にドライブさせるためには、大きい
サイズのインバータでライトデータ線ＧＩＯＷを駆動す
る必要がある。したがって、インバータにおけるサブス
レッショルド電流も大きくなる。
りライトデータ線ＧＩＯＷの負荷が大きく、またデータ
本数動作するため消費される電流が大きい。さらに、ラ
イトデータ線ＧＩＯＷの負荷が大きいため、ライトデー
タ線ＧＩＯＷを高速にドライブさせるためには、大きい
サイズのインバータでライトデータ線ＧＩＯＷを駆動す
る必要がある。したがって、インバータにおけるサブス
レッショルド電流も大きくなる。
【０１３１】ところで、ＣＭＯＳで使用されるトランジ
スタの種類として、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとがある。一般に、サブスレッショルド電流
は、ＰＭＯＳトランジスタで大きくなる。
スタの種類として、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとがある。一般に、サブスレッショルド電流
は、ＰＭＯＳトランジスタで大きくなる。
【０１３２】そこで、本発明の実施の形態４では、実施
の形態１によるＧＩＯ線ライトドライバ１１０に代わ
り、図１３に示されるＧＩＯ線ライトドライバ４００を
配置する。これにより、ＰＭＯＳトランジスタでのサブ
スレッショルド電流の発生を抑えて、サブスレッショル
ド電流の低減化を図る。
の形態１によるＧＩＯ線ライトドライバ１１０に代わ
り、図１３に示されるＧＩＯ線ライトドライバ４００を
配置する。これにより、ＰＭＯＳトランジスタでのサブ
スレッショルド電流の発生を抑えて、サブスレッショル
ド電流の低減化を図る。
【０１３３】ＧＩＯ線ライトドライバ１１０によれば、
ライトマスク時に、ライトマスク単位毎にライトデータ
線対ＧＩＯＷ、／ＧＩＯＷをＨレベルにプリチャージし
た。これに対し、ＧＩＯ線ライトドライバ４００は、ラ
イトマスク時のみならず所望のタイミングでライトデー
タ線対ＧＩＯＷをＨレベルにプリチャージする。ＧＩＯ
線ライトドライバ４００は、インバータＩＶ１〜ＩＶ３
およびＩＶ２５、ＮＡＮＤ回路ＮＡ１、ＮＡ２およびＮ
Ａ２５、ならびにトランジスタＴ１〜Ｔ４を含む。イン
バータＩＶ１〜ＩＶ３およびトランジスタＴ１〜Ｔ４の
接続関係は、ＧＩＯ線ライトドライバ１１０と同じであ
る。
ライトマスク時に、ライトマスク単位毎にライトデータ
線対ＧＩＯＷ、／ＧＩＯＷをＨレベルにプリチャージし
た。これに対し、ＧＩＯ線ライトドライバ４００は、ラ
イトマスク時のみならず所望のタイミングでライトデー
タ線対ＧＩＯＷをＨレベルにプリチャージする。ＧＩＯ
線ライトドライバ４００は、インバータＩＶ１〜ＩＶ３
およびＩＶ２５、ＮＡＮＤ回路ＮＡ１、ＮＡ２およびＮ
Ａ２５、ならびにトランジスタＴ１〜Ｔ４を含む。イン
バータＩＶ１〜ＩＶ３およびトランジスタＴ１〜Ｔ４の
接続関係は、ＧＩＯ線ライトドライバ１１０と同じであ
る。
【０１３４】ＮＡＮＤ回路ＮＡ１およびＮＡ２は、ライ
トマスク信号／ＷＭに代わって、インバータＩＶ２５の
出力する信号Ｓ３を入力に受ける。インバータＩＶ２５
は、ＮＡＮＤ回路２５の出力を反転して、信号Ｓ３を出
力する。ＮＡＮＤ回路ＮＡ２５は、ライトマスク信号／
ＷＭと制御コマンド信号Ｒｅｆとを入力に受ける。
トマスク信号／ＷＭに代わって、インバータＩＶ２５の
出力する信号Ｓ３を入力に受ける。インバータＩＶ２５
は、ＮＡＮＤ回路２５の出力を反転して、信号Ｓ３を出
力する。ＮＡＮＤ回路ＮＡ２５は、ライトマスク信号／
ＷＭと制御コマンド信号Ｒｅｆとを入力に受ける。
【０１３５】ライトデータ線ＧＩＯＷ、／ＧＩＯＷは、
ライトマスク信号／ＷＭおよび制御コマンド信号Ｒｅｆ
のいずれか１つでもＬレベルになると、Ｈレベルにプリ
チャージされる。
ライトマスク信号／ＷＭおよび制御コマンド信号Ｒｅｆ
のいずれか１つでもＬレベルになると、Ｈレベルにプリ
チャージされる。
【０１３６】制御コマンド信号Ｒｅｆは、たとえば、図
１４に示されるコマンドデコード回路４０３から出力さ
れる。図１４に示されるコマンドデコード回路４０３
は、コマンドデコーダ１２から出力されるリフレッシュ
コマンドと、外部から入力される待機モードを指定する
待機信号とを受け、制御コマンド信号Ｒｅｆを出力す
る。
１４に示されるコマンドデコード回路４０３から出力さ
れる。図１４に示されるコマンドデコード回路４０３
は、コマンドデコーダ１２から出力されるリフレッシュ
コマンドと、外部から入力される待機モードを指定する
待機信号とを受け、制御コマンド信号Ｒｅｆを出力す
る。
【０１３７】本発明の実施の形態４による回路構成の動
作について、図１５を用いて説明する。時刻ｔ１からｔ
３までは、通常のライト動作を行う。時刻ｔ２で、ライ
トデータ／ＷＤがＨレベルになる。これに応じて、ライ
トデータ線ＧＩＯＷ、／ＧＩＯＷの電位が変化する。
作について、図１５を用いて説明する。時刻ｔ１からｔ
３までは、通常のライト動作を行う。時刻ｔ２で、ライ
トデータ／ＷＤがＨレベルになる。これに応じて、ライ
トデータ線ＧＩＯＷ、／ＧＩＯＷの電位が変化する。
【０１３８】時刻ｔ３でリフレッシュモードまたは待機
モードが指定されると、制御コマンド信号ＲｅｆがＬレ
ベルに変化する。制御コマンド信号ＲｅｆがＬレベルに
なると、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷがＨレ
ベルにプリチャージされる。ライトデータ線対がＨレベ
ルにプリチャージされると、最終段のＮＭＯＳトランジ
スタのみからリーク電流がながれる。
モードが指定されると、制御コマンド信号ＲｅｆがＬレ
ベルに変化する。制御コマンド信号ＲｅｆがＬレベルに
なると、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷがＨレ
ベルにプリチャージされる。ライトデータ線対がＨレベ
ルにプリチャージされると、最終段のＮＭＯＳトランジ
スタのみからリーク電流がながれる。
【０１３９】このように、本発明の実施の形態４による
ＧＩＯ線ライトドライバ４００によると、通常動作以外
の時（リフレッシュモードや待機モード）は、ライトデ
ータ線対をＨレベルにプリチャージすることで、最終段
のドライバ部分のＰＭＯＳトランジスタにおけるリーク
電流の発生を抑えることができる。
ＧＩＯ線ライトドライバ４００によると、通常動作以外
の時（リフレッシュモードや待機モード）は、ライトデ
ータ線対をＨレベルにプリチャージすることで、最終段
のドライバ部分のＰＭＯＳトランジスタにおけるリーク
電流の発生を抑えることができる。
【０１４０】したがって、従来、最終段のドライバ部分
におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジ
スタでリーク電流が発生していた期間、リーク電流の発
生をサブスレッショルド電流の少ないＮＭＯＳトランジ
スタのみにすることができる。
におけるＮＭＯＳトランジスタおよびＰＭＯＳトランジ
スタでリーク電流が発生していた期間、リーク電流の発
生をサブスレッショルド電流の少ないＮＭＯＳトランジ
スタのみにすることができる。
【０１４１】［実施の形態５］本発明の実施の形態５で
は、本発明の実施の形態１の構成の改良例を示す。実施
の形態１によるＧＩＯ線ライトドライバ１１０によれ
ば、ライトマスクをする場合、完全にライトデータ線対
ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャージした後
に、列選択信号ＣＳＬＷをＨレベルにする。プリチャー
ジの途中で、列選択信号ＣＳＬＷをＨレベルにしてライ
トゲートがオンさせると、ライトデータ線ＧＩＯＷと／
ＧＩＯＷとの電位差に応じてビット線ＢＬおよび／ＢＩ
の電位が反転することもありうるからである。しかしな
がら、完全にプリチャージされるのを待ってからライト
ゲートをオンすると、高速動作ができない。
は、本発明の実施の形態１の構成の改良例を示す。実施
の形態１によるＧＩＯ線ライトドライバ１１０によれ
ば、ライトマスクをする場合、完全にライトデータ線対
ＧＩＯＷ、／ＧＩＯＷがＨレベルにプリチャージした後
に、列選択信号ＣＳＬＷをＨレベルにする。プリチャー
ジの途中で、列選択信号ＣＳＬＷをＨレベルにしてライ
トゲートがオンさせると、ライトデータ線ＧＩＯＷと／
ＧＩＯＷとの電位差に応じてビット線ＢＬおよび／ＢＩ
の電位が反転することもありうるからである。しかしな
がら、完全にプリチャージされるのを待ってからライト
ゲートをオンすると、高速動作ができない。
【０１４２】そこで、本発明の実施の形態５では、図１
６に示されるように、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷを駆動するＧＩＯ線ライトドライバ５００と、ラ
イトマスク時にのみライトデータ線対ＧＩＯＷ、／ＧＩ
ＯＷのプリチャージをサポートするＧＩＯ線イコライズ
回路５０２とをメモリセルアレイを挟んで配置する。Ｇ
ＩＯ線イコライズ回路５０２により、ライトマスク時に
おけるライトデータ線対ＧＩＯＷ、／ＧＩＯＷのプリチ
ャージを高速化させる。
６に示されるように、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷを駆動するＧＩＯ線ライトドライバ５００と、ラ
イトマスク時にのみライトデータ線対ＧＩＯＷ、／ＧＩ
ＯＷのプリチャージをサポートするＧＩＯ線イコライズ
回路５０２とをメモリセルアレイを挟んで配置する。Ｇ
ＩＯ線イコライズ回路５０２により、ライトマスク時に
おけるライトデータ線対ＧＩＯＷ、／ＧＩＯＷのプリチ
ャージを高速化させる。
【０１４３】ＧＩＯ線ライトドライバ５００は、インバ
ータＩＶ１〜ＩＶ３、ＩＶ６〜ＩＶ７およびＩＶ３０〜
ＩＶ３３、ならびにＮＡＮＤ回路ＮＡ１、ＮＡ２、ＮＡ
３０およびＮＡ３１を含む。インバータＩＶ１〜ＩＶ３
およびＩＶ６〜ＩＶ７ならびにＮＡＮＤ回路ＮＡ１およ
びＮＡ２の接続関係は、ＧＩＯ線ライトドライバ３５０
と同じである。ＮＡＮＤ回路ＮＡ１およびＮＡ２は、ラ
イトマスク信号／ＷＭに代わって、インバータＩＶ３０
の出力を受ける。ライトデータ線ＧＩＯＷは、インバー
タＩＶ６の出力と接続され、ライトデータ線／ＧＩＯＷ
は、インバータＩＶ７の出力と接続される。
ータＩＶ１〜ＩＶ３、ＩＶ６〜ＩＶ７およびＩＶ３０〜
ＩＶ３３、ならびにＮＡＮＤ回路ＮＡ１、ＮＡ２、ＮＡ
３０およびＮＡ３１を含む。インバータＩＶ１〜ＩＶ３
およびＩＶ６〜ＩＶ７ならびにＮＡＮＤ回路ＮＡ１およ
びＮＡ２の接続関係は、ＧＩＯ線ライトドライバ３５０
と同じである。ＮＡＮＤ回路ＮＡ１およびＮＡ２は、ラ
イトマスク信号／ＷＭに代わって、インバータＩＶ３０
の出力を受ける。ライトデータ線ＧＩＯＷは、インバー
タＩＶ６の出力と接続され、ライトデータ線／ＧＩＯＷ
は、インバータＩＶ７の出力と接続される。
【０１４４】インバータＩＶ３０は、ＮＡＮＤ回路ＮＡ
３０の出力を反転する。ＮＡＮＤ回路ＮＡ３０は、ライ
トマスク信号／ＷＭと信号／ＷＥとを入力に受ける。イ
ンバータＩＶ３１は、ライトマスク信号／ＷＭを反転す
る。ＮＡＮＤ回路ＮＡ３１は、インバータＩＶ３１の出
力と信号／ＷＥとを受ける。インバータＩＶ３２は、Ｎ
ＡＮＤ回路ＮＡ３１の出力を反転し、インバータＩＶ３
３は、インバータＩＶ３２の出力を反転して、信号ＷＭ
ＥＱを出力する。
３０の出力を反転する。ＮＡＮＤ回路ＮＡ３０は、ライ
トマスク信号／ＷＭと信号／ＷＥとを入力に受ける。イ
ンバータＩＶ３１は、ライトマスク信号／ＷＭを反転す
る。ＮＡＮＤ回路ＮＡ３１は、インバータＩＶ３１の出
力と信号／ＷＥとを受ける。インバータＩＶ３２は、Ｎ
ＡＮＤ回路ＮＡ３１の出力を反転し、インバータＩＶ３
３は、インバータＩＶ３２の出力を反転して、信号ＷＭ
ＥＱを出力する。
【０１４５】信号／ＷＥは、１ショットパルス発生回路
５０４を用いて生成する。１ショットパルス発生回路５
０４は、図１７に示されるように、直列に接続されるイ
ンバータＩＶ４０♯１、…、ＩＶ４０♯ｍ−１、ＩＶ４
０♯ｍ、およびＮＡＮＤ回路ＮＡ４０を含む。インバー
タＩＶ４０♯１は、ライトクロックＷｒｉｔｅＣＬＫを
反転する。ＮＡＮＤ回路ＮＡ４０は、インバータＩＶ４
０♯ｍの出力ＳＧと、ライトクロックＷｒｉｔｅＣＬＫ
とを入力に受け、信号／ＷＥを出力する。
５０４を用いて生成する。１ショットパルス発生回路５
０４は、図１７に示されるように、直列に接続されるイ
ンバータＩＶ４０♯１、…、ＩＶ４０♯ｍ−１、ＩＶ４
０♯ｍ、およびＮＡＮＤ回路ＮＡ４０を含む。インバー
タＩＶ４０♯１は、ライトクロックＷｒｉｔｅＣＬＫを
反転する。ＮＡＮＤ回路ＮＡ４０は、インバータＩＶ４
０♯ｍの出力ＳＧと、ライトクロックＷｒｉｔｅＣＬＫ
とを入力に受け、信号／ＷＥを出力する。
【０１４６】１ショットパルス発生回路５０４の動作
を、図１８を用いて説明する。図１８に示されるよう
に、複数段のインバータによりライトクロックＷｒｉｔ
ｅＣＬＫが遅延され、信号ＳＧが出力される。ライトク
ロックＷｒｉｔｅＣＬＫがＨレベル（ｔ０−ｔ２、ｔ４
−ｔ６、ｔ８−ｔ１０）であり、かつ信号ＳＧがＨレベ
ル（ｔ０−ｔ１、ｔ３−ｔ５、ｔ７−ｔ９）の期間、信
号／ＷＥは、Ｌレベルになる（ｔ０−ｔ１、ｔ４−ｔ
５、ｔ８−ｔ９）。
を、図１８を用いて説明する。図１８に示されるよう
に、複数段のインバータによりライトクロックＷｒｉｔ
ｅＣＬＫが遅延され、信号ＳＧが出力される。ライトク
ロックＷｒｉｔｅＣＬＫがＨレベル（ｔ０−ｔ２、ｔ４
−ｔ６、ｔ８−ｔ１０）であり、かつ信号ＳＧがＨレベ
ル（ｔ０−ｔ１、ｔ３−ｔ５、ｔ７−ｔ９）の期間、信
号／ＷＥは、Ｌレベルになる（ｔ０−ｔ１、ｔ４−ｔ
５、ｔ８−ｔ９）。
【０１４７】ライトコマンドと信号／ＷＥとの関係は、
図１９に示されるとおりである。ライト動作を指定する
ライトコマンドが入力されると、クロックＣＬＫに同期
したライトクロックＷｒｉｔｅＣＬＫが発生する。ライ
トクロックＷｒｉｔｅＣＬＫの立上がりタイミングで、
１ショットの信号／ＷＥが発生する。
図１９に示されるとおりである。ライト動作を指定する
ライトコマンドが入力されると、クロックＣＬＫに同期
したライトクロックＷｒｉｔｅＣＬＫが発生する。ライ
トクロックＷｒｉｔｅＣＬＫの立上がりタイミングで、
１ショットの信号／ＷＥが発生する。
【０１４８】ＧＩＯ線イコライズ回路５０２は、図１６
に示されるように、ライトデータ線ＧＩＯＷとライトデ
ータ線／ＧＩＯＷとの間に配置されるＰＭＯＳトランジ
スタＴ１０を含む。トランジスタＴ１０は、信号ＷＭＥ
Ｑにより導通し、ライトデータ線ＧＩＯＷとライトデー
タ線／ＧＩＯＷとを電気的に接続する。
に示されるように、ライトデータ線ＧＩＯＷとライトデ
ータ線／ＧＩＯＷとの間に配置されるＰＭＯＳトランジ
スタＴ１０を含む。トランジスタＴ１０は、信号ＷＭＥ
Ｑにより導通し、ライトデータ線ＧＩＯＷとライトデー
タ線／ＧＩＯＷとを電気的に接続する。
【０１４９】本発明の実施の形態５による回路動作につ
いて、図２０を用いて説明する。時刻ｔ１で信号／ＷＥ
がＬレベルになると、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷのプリチャージが開始される。この間に、ライト
マスク信号／ＷＭをＬレベルにする。
いて、図２０を用いて説明する。時刻ｔ１で信号／ＷＥ
がＬレベルになると、ライトデータ線対ＧＩＯＷ、／Ｇ
ＩＯＷのプリチャージが開始される。この間に、ライト
マスク信号／ＷＭをＬレベルにする。
【０１５０】時刻ｔ２で信号／ＷＥがＨレベルになる
と、信号ＷＭＥＱがＬレベルになる。この間も、プリチ
ャージが継続される。Ｌレベルの信号ＷＭＥＱにより、
イコライズトランジスタＴ１０がオンする。ライトデー
タ線ＧＩＯＷとライトデータ線／ＧＩＯＷとがショート
する。これにより、ライトデータ線ＧＩＯＷとライトデ
ータ線／ＧＩＯＷと電位差がなくなる。
と、信号ＷＭＥＱがＬレベルになる。この間も、プリチ
ャージが継続される。Ｌレベルの信号ＷＭＥＱにより、
イコライズトランジスタＴ１０がオンする。ライトデー
タ線ＧＩＯＷとライトデータ線／ＧＩＯＷとがショート
する。これにより、ライトデータ線ＧＩＯＷとライトデ
ータ線／ＧＩＯＷと電位差がなくなる。
【０１５１】信号ＷＭＥＱがＬレベルの期間（ｔ２−ｔ
３）、列選択信号ＣＳＬＷをＨレベルにしてライトゲー
トがオンしても、ビット線の電位が反転してデータが書
換わるといった誤動作が発生しない。
３）、列選択信号ＣＳＬＷをＨレベルにしてライトゲー
トがオンしても、ビット線の電位が反転してデータが書
換わるといった誤動作が発生しない。
【０１５２】時刻ｔ３で信号／ＷＥがＬレベルになる
と、信号ＷＭＥＱがＨレベルになる。イコライズトラン
ジスタＴ１０がオフする。この間に、ライトマスク信号
／ＷＭをＨレベルにする。
と、信号ＷＭＥＱがＨレベルになる。イコライズトラン
ジスタＴ１０がオフする。この間に、ライトマスク信号
／ＷＭをＨレベルにする。
【０１５３】次に、時刻ｔ４でライトデータ／ＷＤを入
力すると、ライトデータ／ＷＤに応じて、ライトデータ
線ＧＩＯＷとライトデータ線／ＧＩＯＷとの間に電位差
が生じる。この電位差に応じて、メモリセルへの書込み
が行われる。
力すると、ライトデータ／ＷＤに応じて、ライトデータ
線ＧＩＯＷとライトデータ線／ＧＩＯＷとの間に電位差
が生じる。この電位差に応じて、メモリセルへの書込み
が行われる。
【０１５４】このように、本発明の実施の形態５による
ＧＩＯ線ライトドライバ５００およびＧＩＯ線イコライ
ズ回路５０２によると、ライトデータ線のプリチャージ
を高速化することができる。
ＧＩＯ線ライトドライバ５００およびＧＩＯ線イコライ
ズ回路５０２によると、ライトデータ線のプリチャージ
を高速化することができる。
【０１５５】［実施の形態６］本発明の実施の形態６で
は、本発明の実施の形態５の構成の改良例を示す。本発
明の実施の形態６では、ＧＩＯ線イコライズ回路５０２
に代わって、より高速にライトデータ線対ＧＩＯＷ、／
ＧＩＯＷをプリチャージするためのＧＩＯ線イコライズ
回路６０２を配置する。
は、本発明の実施の形態５の構成の改良例を示す。本発
明の実施の形態６では、ＧＩＯ線イコライズ回路５０２
に代わって、より高速にライトデータ線対ＧＩＯＷ、／
ＧＩＯＷをプリチャージするためのＧＩＯ線イコライズ
回路６０２を配置する。
【０１５６】図２１に示されるように、ＧＩＯ線イコラ
イズ回路６０２と、ＧＩＯ線ライトドライバ５００と
を、メモリセルアレイを挟んで配置する。ＧＩＯ線イコ
ライズ回路６０２は、ＰＭＯＳトランジスタＴ１０、Ｔ
１２およびＴ１３を含む。トランジスタＴ１０は、ライ
トデータ線ＧＩＯＷとライトデータ線／ＧＩＯＷとの間
に接続され、ゲートに信号ＷＭＥＱを受ける。トランジ
スタＴ１２は、ライトデータ線ＧＩＯＷと電源電圧Ｖｃ
ｃを受けるノードとの間に接続され、ゲートに信号ＷＭ
ＥＱを受ける。トランジスタＴ１３は、ライトデータ線
／ＧＩＯＷと電源電圧Ｖｃｃを受けるノードとの間に接
続され、ゲートに信号ＷＭＥＱを受ける。
イズ回路６０２と、ＧＩＯ線ライトドライバ５００と
を、メモリセルアレイを挟んで配置する。ＧＩＯ線イコ
ライズ回路６０２は、ＰＭＯＳトランジスタＴ１０、Ｔ
１２およびＴ１３を含む。トランジスタＴ１０は、ライ
トデータ線ＧＩＯＷとライトデータ線／ＧＩＯＷとの間
に接続され、ゲートに信号ＷＭＥＱを受ける。トランジ
スタＴ１２は、ライトデータ線ＧＩＯＷと電源電圧Ｖｃ
ｃを受けるノードとの間に接続され、ゲートに信号ＷＭ
ＥＱを受ける。トランジスタＴ１３は、ライトデータ線
／ＧＩＯＷと電源電圧Ｖｃｃを受けるノードとの間に接
続され、ゲートに信号ＷＭＥＱを受ける。
【０１５７】トランジスタＴ１０は、信号ＷＭＥＱによ
り導通し、ライトデータ線ＧＩＯＷとライトデータ線／
ＧＩＯＷとを電気的に接続する。トランジスタＴ１２
は、信号ＷＭＥＱにより導通し、ライトデータ線ＧＩＯ
Ｗに電源電圧Ｖｃｃを供給する。トランジスタＴ１３
は、信号ＷＭＥＱにより導通し、ライトデータ線／ＧＩ
ＯＷに電源電圧Ｖｃｃを供給する。なお信号ＷＭＥＱに
ついては、実施の形態５で説明したとおりである。
り導通し、ライトデータ線ＧＩＯＷとライトデータ線／
ＧＩＯＷとを電気的に接続する。トランジスタＴ１２
は、信号ＷＭＥＱにより導通し、ライトデータ線ＧＩＯ
Ｗに電源電圧Ｖｃｃを供給する。トランジスタＴ１３
は、信号ＷＭＥＱにより導通し、ライトデータ線／ＧＩ
ＯＷに電源電圧Ｖｃｃを供給する。なお信号ＷＭＥＱに
ついては、実施の形態５で説明したとおりである。
【０１５８】このように、本発明の実施の形態６によれ
ば、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷのプリチャ
ージをより高速化することができる。
ば、ライトデータ線対ＧＩＯＷ、／ＧＩＯＷのプリチャ
ージをより高速化することができる。
【０１５９】［実施の形態７］本発明の実施の形態７で
は、本発明の実施の形態１におけるＧＩＯ線ライトドラ
イバ１１０の応用例を示す。図２２に示されるように、
ＧＩＯ線ライトドライバ１１０に対して、プリチャージ
制御回路７００を配置する。プリチャージ制御回路７０
０は、ライトマスク信号／ＷＭと信号／ＷＥとを入力に
受ける。ＧＩＯ線ライトドライバ１１０のＮＡＮＤ回路
ＮＡ１は、プリチャージ制御回路７００の出力とライト
データ／ＷＤとを入力に受ける。ＧＩＯ線ライトドライ
バ１１０のＮＡ２は、プリチャージ制御回路７００の出
力とライトデータ／ＷＤを反転するインバータＩＶ１の
出力とを入力に受ける。
は、本発明の実施の形態１におけるＧＩＯ線ライトドラ
イバ１１０の応用例を示す。図２２に示されるように、
ＧＩＯ線ライトドライバ１１０に対して、プリチャージ
制御回路７００を配置する。プリチャージ制御回路７０
０は、ライトマスク信号／ＷＭと信号／ＷＥとを入力に
受ける。ＧＩＯ線ライトドライバ１１０のＮＡＮＤ回路
ＮＡ１は、プリチャージ制御回路７００の出力とライト
データ／ＷＤとを入力に受ける。ＧＩＯ線ライトドライ
バ１１０のＮＡ２は、プリチャージ制御回路７００の出
力とライトデータ／ＷＤを反転するインバータＩＶ１の
出力とを入力に受ける。
【０１６０】本発明の実施の形態７では、１ショットパ
ルス発生回路５０４の出力する信号／ＷＥで、ライトデ
ータ線対ＧＩＯＷ、／ＧＩＯＷのプリチャージ動作を行
なう。この後、Ｌレベルのライトマスク信号／ＷＭが入
力されなければ、ライトデータ／ＷＤに基づき、ライト
データ線対ＧＩＯＷ、／ＧＩＯＷが駆動される。一方、
Ｌレベルのライトマスク信号／ＷＭが入力されると、そ
のままプリチャージ動作を継続させる。
ルス発生回路５０４の出力する信号／ＷＥで、ライトデ
ータ線対ＧＩＯＷ、／ＧＩＯＷのプリチャージ動作を行
なう。この後、Ｌレベルのライトマスク信号／ＷＭが入
力されなければ、ライトデータ／ＷＤに基づき、ライト
データ線対ＧＩＯＷ、／ＧＩＯＷが駆動される。一方、
Ｌレベルのライトマスク信号／ＷＭが入力されると、そ
のままプリチャージ動作を継続させる。
【０１６１】本発明の実施の形態７による回路動作につ
いて、図２３を用いて説明する。時刻ｔ１のライトクロ
ックＷｒｉｔｅＣＬＫの立上がりに同期して、信号／Ｗ
ＥがＬレベルになる。プリチャージ制御回路７００は、
Ｌレベルの信号を出力する。これにより、ライトデータ
線対ＧＩＯＷ、／ＧＩＯＷのプリチャージが開始され
る。時刻ｔ１−１で信号／ＷＥがＨレベルになると、プ
リチャージ制御回路７００は、Ｈレベルの信号を出力す
る。これにより、ライトデータ線対ＧＩＯＷ、／ＧＩＯ
Ｗは、ライトデータＷＤに応じた電位に戻る。
いて、図２３を用いて説明する。時刻ｔ１のライトクロ
ックＷｒｉｔｅＣＬＫの立上がりに同期して、信号／Ｗ
ＥがＬレベルになる。プリチャージ制御回路７００は、
Ｌレベルの信号を出力する。これにより、ライトデータ
線対ＧＩＯＷ、／ＧＩＯＷのプリチャージが開始され
る。時刻ｔ１−１で信号／ＷＥがＨレベルになると、プ
リチャージ制御回路７００は、Ｈレベルの信号を出力す
る。これにより、ライトデータ線対ＧＩＯＷ、／ＧＩＯ
Ｗは、ライトデータＷＤに応じた電位に戻る。
【０１６２】時刻ｔ２のライトクロックＷｒｉｔｅＣＬ
Ｋの立上がりに同期して、信号／ＷＥが再びＬレベルに
なる。プリチャージ制御回路７００は、Ｌレベルの信号
を出力する。これにより、ライトデータ線対ＧＩＯＷ、
／ＧＩＯＷのプリチャージが開始される。ライトデータ
線／ＧＩＯＷがＨレベルに変化する。
Ｋの立上がりに同期して、信号／ＷＥが再びＬレベルに
なる。プリチャージ制御回路７００は、Ｌレベルの信号
を出力する。これにより、ライトデータ線対ＧＩＯＷ、
／ＧＩＯＷのプリチャージが開始される。ライトデータ
線／ＧＩＯＷがＨレベルに変化する。
【０１６３】時刻ｔ２−１で信号／ＷＥがＨレベルにな
ると、プリチャージ制御回路７００はＨレベルの信号を
出力する。ライトデータ／ＷＤに応じて、ライトデータ
線ＧＩＯＷがＨレベルからＬレベルに変化する。ある程
度Ｈレベルに近づいていたライトデータ線／ＧＩＯＷ
は、そのままＨレベルに到達する。
ると、プリチャージ制御回路７００はＨレベルの信号を
出力する。ライトデータ／ＷＤに応じて、ライトデータ
線ＧＩＯＷがＨレベルからＬレベルに変化する。ある程
度Ｈレベルに近づいていたライトデータ線／ＧＩＯＷ
は、そのままＨレベルに到達する。
【０１６４】次に、時刻ｔ３のライトクロックＷｒｉｔ
ｅＣＬＫの立上がりに同期して、信号ＷＥが再びＬレベ
ルになる。プリチャージ制御回路７００は、Ｌレベルの
信号を出力する。これにより、ライトデータ線対ＧＩＯ
Ｗ、／ＧＩＯＷのプリチャージが開始される。信号／Ｗ
ＥがＬレベルの状態でライトマスク信号／ＷＭがＬレベ
ルになると、プリチャージ制御回路７００は、そのまま
Ｌレベルの信号を出力する。これにより、プリチャージ
動作が継続される。この時点で、ライトデータ線対はあ
る程度プリチャージされているため、高速にプリチャー
ジを完了することができる。
ｅＣＬＫの立上がりに同期して、信号ＷＥが再びＬレベ
ルになる。プリチャージ制御回路７００は、Ｌレベルの
信号を出力する。これにより、ライトデータ線対ＧＩＯ
Ｗ、／ＧＩＯＷのプリチャージが開始される。信号／Ｗ
ＥがＬレベルの状態でライトマスク信号／ＷＭがＬレベ
ルになると、プリチャージ制御回路７００は、そのまま
Ｌレベルの信号を出力する。これにより、プリチャージ
動作が継続される。この時点で、ライトデータ線対はあ
る程度プリチャージされているため、高速にプリチャー
ジを完了することができる。
【０１６５】このように、本発明の実施の形態７の構成
によれば、ライトクロックＷｒｉｔｅＣＬＫ毎にライト
データ線のプリチャージを開始し、その後にライトマス
ク信号が入力された場合には、そのままプリチャージ動
作を継続する。プリチャージ開始後にライトデータが入
力された場合には、プリチャージ動作を停止して、ライ
トデータ線をライトデータに基づき駆動する。これによ
り、高速にプリチャージを完了させることができ、また
誤動作を少なくすることができる。
によれば、ライトクロックＷｒｉｔｅＣＬＫ毎にライト
データ線のプリチャージを開始し、その後にライトマス
ク信号が入力された場合には、そのままプリチャージ動
作を継続する。プリチャージ開始後にライトデータが入
力された場合には、プリチャージ動作を停止して、ライ
トデータ線をライトデータに基づき駆動する。これによ
り、高速にプリチャージを完了させることができ、また
誤動作を少なくすることができる。
【０１６６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【０１６７】
【発明の効果】請求項１〜４に係る半導体記憶装置によ
ると、データ入出力線対をライトデータ線対とリードデ
ータ線対とを分離し、ライトマスクする場合にのみライ
トデータ線対をプリチャージする。この結果、従来に比
べて、各動作毎にデータ入出力線をリセットする必要が
なく、高速動作が保証される。ロジック回路とメモリコ
アとが同一基板上に搭載されるシステムＬＳＩに適用し
た場合、特にデータ転送速度の向上が図れる。
ると、データ入出力線対をライトデータ線対とリードデ
ータ線対とを分離し、ライトマスクする場合にのみライ
トデータ線対をプリチャージする。この結果、従来に比
べて、各動作毎にデータ入出力線をリセットする必要が
なく、高速動作が保証される。ロジック回路とメモリコ
アとが同一基板上に搭載されるシステムＬＳＩに適用し
た場合、特にデータ転送速度の向上が図れる。
【０１６８】また、連続してデータの入出力を行なうバ
ースト動作を行なう場合、プリチャージ時間が短縮され
るため、動作サイクルを短くすることができる。
ースト動作を行なう場合、プリチャージ時間が短縮され
るため、動作サイクルを短くすることができる。
【０１６９】さらに、リードデータ線対については、イ
コライズする回路を備えることにより、誤読出しを防止
することができる。
コライズする回路を備えることにより、誤読出しを防止
することができる。
【０１７０】請求項５に係る半導体記憶装置は、請求項
２に係る半導体記憶装置であって、ライトマスク信号を
内部クロックと非同期で取込み確定する回路を備える。
これにより、セットアップ期間中にライトデータ線対を
プリチャージできる。この結果、ライトマスク時にライ
トデータ線のプリチャージ不足による誤動作が防止され
る。
２に係る半導体記憶装置であって、ライトマスク信号を
内部クロックと非同期で取込み確定する回路を備える。
これにより、セットアップ期間中にライトデータ線対を
プリチャージできる。この結果、ライトマスク時にライ
トデータ線のプリチャージ不足による誤動作が防止され
る。
【０１７１】請求項６〜７に係る半導体記憶装置は、請
求項１に係る半導体記憶装置であって、２組のライトデ
ータ線対に対して１つの列選択信号を割当てる。ライト
動作時、２組のうちの一方のライトデータ線対をプリチ
ャージし、他方のライトデータ線対を用いてライト動作
を行なう。この結果、列選択信号を伝送する信号線の数
を減らすことができるため、レイアウト面積が縮小され
る。
求項１に係る半導体記憶装置であって、２組のライトデ
ータ線対に対して１つの列選択信号を割当てる。ライト
動作時、２組のうちの一方のライトデータ線対をプリチ
ャージし、他方のライトデータ線対を用いてライト動作
を行なう。この結果、列選択信号を伝送する信号線の数
を減らすことができるため、レイアウト面積が縮小され
る。
【０１７２】請求項８〜１０に係る半導体記憶装置は、
請求項１に係る半導体記憶装置であって、所定のタイミ
ングでライトデータ線対をＨレベルにプリチャージす
る。これにより、ライトドライバの最終手段におけるＰ
ＭＯＳトランジスタからのリーク電流を防止し、サブス
レッショルド電流を低減することができる。特に、待機
モード時やリフレッシュモード時にライトデータ線をＨ
レベルにプリチャージする。
請求項１に係る半導体記憶装置であって、所定のタイミ
ングでライトデータ線対をＨレベルにプリチャージす
る。これにより、ライトドライバの最終手段におけるＰ
ＭＯＳトランジスタからのリーク電流を防止し、サブス
レッショルド電流を低減することができる。特に、待機
モード時やリフレッシュモード時にライトデータ線をＨ
レベルにプリチャージする。
【０１７３】請求項１１〜１３に係る半導体記憶装置
は、請求項１に係る半導体記憶装置であって、ライトマ
スク時に、ライトデータ線対を電気的に接続し、または
ライトデータ線対に電源電圧を供給することでライトデ
ータ線対をイコライズする回路を備える。これにより、
ライトデータ線対を高速にＨレベルにすることができ
る。
は、請求項１に係る半導体記憶装置であって、ライトマ
スク時に、ライトデータ線対を電気的に接続し、または
ライトデータ線対に電源電圧を供給することでライトデ
ータ線対をイコライズする回路を備える。これにより、
ライトデータ線対を高速にＨレベルにすることができ
る。
【０１７４】請求項１４〜１５に係る半導体記憶装置
は、請求項２に係る半導体記憶装置であって、ライト動
作開始時に、ライトデータ線対をプリチャージし、続い
て入力されるライトマスク信号に応じて、プリチャージ
を継続し、またはプリチャージを停止してデータの転送
を行なう。この結果、高速にデータ処理を行なうことが
できる。
は、請求項２に係る半導体記憶装置であって、ライト動
作開始時に、ライトデータ線対をプリチャージし、続い
て入力されるライトマスク信号に応じて、プリチャージ
を継続し、またはプリチャージを停止してデータの転送
を行なう。この結果、高速にデータ処理を行なうことが
できる。
【図１】 本発明の実施の形態１による半導体記憶装置
の主要部の構成を示す図である。
の主要部の構成を示す図である。
【図２】 本発明の実施の形態１による半導体記憶装置
のライトデータ線対およびリードデータ線対の構成を示
す図である。
のライトデータ線対およびリードデータ線対の構成を示
す図である。
【図３】 本発明の実施の形態１によるＧＩＯ線ライト
ドライバ／リードアンプの具体的構成の一例を示す図で
ある。
ドライバ／リードアンプの具体的構成の一例を示す図で
ある。
【図４】 本発明の実施の形態１による半導体記憶装置
の動作について説明するためのタイミングチャートであ
る。
の動作について説明するためのタイミングチャートであ
る。
【図５】 本発明の実施の形態１による半導体記憶装置
１０００の全体構成の概要を示すブロック図である。
１０００の全体構成の概要を示すブロック図である。
【図６】 本発明の実施の形態２の半導体記憶装置に含
まれるライトマスク確定回路２００を示す回路図であ
る。
まれるライトマスク確定回路２００を示す回路図であ
る。
【図７】 本発明の実施の形態２の構成に基づく動作に
ついて説明するためのタイミングチャートである。
ついて説明するためのタイミングチャートである。
【図８】 ＧＩＯ線ライトドライバ３５０とＳＡ／ライ
トゲートとについて説明するための図である。
トゲートとについて説明するための図である。
【図９】 図８に示される回路に基づく動作について説
明するためのタイミングチャートである。
明するためのタイミングチャートである。
【図１０】 本発明の実施の形態３によるＧＩＯ線ライ
トドライバおよびＳＡ／ライトゲートについて説明する
ための図である。
トドライバおよびＳＡ／ライトゲートについて説明する
ための図である。
【図１１】 本発明の実施の形態３による回路動作につ
いて説明するためのタイミングチャートである。
いて説明するためのタイミングチャートである。
【図１２】 本発明の実施の形態３による半導体記憶装
置３０００の全体構成の概要を示すブロック図である。
置３０００の全体構成の概要を示すブロック図である。
【図１３】 本発明の実施の形態４によるＧＩＯ線ライ
トドライバ４００の構成の一例を示す回路図である。
トドライバ４００の構成の一例を示す回路図である。
【図１４】 本発明の実施の形態４によるコマンドデコ
ード回路４０３を示す図である。
ード回路４０３を示す図である。
【図１５】 本発明の実施の形態４による回路動作につ
いて説明するためのタイミングチャートである。
いて説明するためのタイミングチャートである。
【図１６】 本発明の実施の形態５によるＧＩＯ線ライ
トドライバ５００とＧＩＯ線イコライズ回路５０２との
構成の一例を示す回路図である。
トドライバ５００とＧＩＯ線イコライズ回路５０２との
構成の一例を示す回路図である。
【図１７】 本発明の実施の形態５による１ショットパ
ルス発生回路５０４の構成の一例を示す回路図である。
ルス発生回路５０４の構成の一例を示す回路図である。
【図１８】 １ショットパルス発生回路５０４の動作に
ついて説明するためのタイミングチャートである。
ついて説明するためのタイミングチャートである。
【図１９】 ライトコマンドと信号ＷＥとの関係を示す
タイミングチャートである。
タイミングチャートである。
【図２０】 本発明の実施の形態５による回路動作につ
いて説明するためのタイミングチャートである。
いて説明するためのタイミングチャートである。
【図２１】 本発明の実施の形態６によるＧＩＯ線イコ
ライズ回路６０２の構成の一例を示す図である。
ライズ回路６０２の構成の一例を示す図である。
【図２２】 本発明の実施の形態７による構成について
説明するため図である。
説明するため図である。
【図２３】 本発明の実施の形態７による回路動作につ
いて説明するためのタイミングチャートである。
いて説明するためのタイミングチャートである。
【図２４】 従来のメモリコアの要部について説明する
ための図である。
ための図である。
【図２５】 従来のメモリコアの要部について説明する
ための図である。
ための図である。
【図２６】 従来のＧＩＯ線ライトドライバ／リードア
ンプの構成を示す図である。
ンプの構成を示す図である。
【図２７】 従来の半導体記憶装置によるライト／リー
ド動作について説明するためのタイミングチャートであ
る。
ド動作について説明するためのタイミングチャートであ
る。
１ ブロック、２ 行／列デコーダ回路、３ メモリ
部、４ ＧＩＯ線ライトドライバ／リードアンプ帯、５
データ入出力回路、１０ 行／列アドレスバッファ、
１１ クロック発生回路、１２ コマンドデコーダ、Ｍ
Ａ，ＭＢ メモリセルアレイ、ＳＢａ，ＳＢｂ，ＳＢｃ
センスアンプブロック、ＳＡ，ＳＡ（ｏ０）〜ＳＡ
（ｏｎ），ＳＡ（ｅ０）〜ＳＡ（ｅｎ） センスアン
プ、１０２Ａ〜１０２Ｈ ＳＡ／入出力回路ブロック、
１００Ａ〜１００Ｈ，１００ ＧＩＯ線ライトドライバ
／リードアンプ、ＧＩＯＷ ライトデータ線、ＧＩＯＲ
リードデータ線、１１０，３００，４００，５００
ＧＩＯ線ライトドライバ、１１２リードアンプ、２００
ライトマスク確定回路、３１０♯０〜３１０♯ｍ Ｓ
Ａ／ライトゲート、４０３ コマンドデコード回路、１
１４，５０２，６０２ＧＩＯ線イコライズ回路、５０４
１ショットパルス発生回路、７００ プリチャージ制
御回路、ＱＷ０，／ＱＷ０，ＱＲＢ０，／ＱＲＢ０，Ｑ
Ｗｎ，／ＱＷｎ，ＱＲＢｎ，／ＱＲＢｎ，ＱＲＣ０，／
ＱＲＣ０，ＱＲＣｎ，／ＱＲＣｎ，ＱＮＯ０，／ＱＮＯ
０，ＱＮＥ０，／ＱＮＥ０，ＱＮＯｎ，／ＱＮＯｎ，Ｑ
ＮＥｎ，／ＱＮＥｎ トランジスタ、１０００，３００
０ 半導体記憶装置。
部、４ ＧＩＯ線ライトドライバ／リードアンプ帯、５
データ入出力回路、１０ 行／列アドレスバッファ、
１１ クロック発生回路、１２ コマンドデコーダ、Ｍ
Ａ，ＭＢ メモリセルアレイ、ＳＢａ，ＳＢｂ，ＳＢｃ
センスアンプブロック、ＳＡ，ＳＡ（ｏ０）〜ＳＡ
（ｏｎ），ＳＡ（ｅ０）〜ＳＡ（ｅｎ） センスアン
プ、１０２Ａ〜１０２Ｈ ＳＡ／入出力回路ブロック、
１００Ａ〜１００Ｈ，１００ ＧＩＯ線ライトドライバ
／リードアンプ、ＧＩＯＷ ライトデータ線、ＧＩＯＲ
リードデータ線、１１０，３００，４００，５００
ＧＩＯ線ライトドライバ、１１２リードアンプ、２００
ライトマスク確定回路、３１０♯０〜３１０♯ｍ Ｓ
Ａ／ライトゲート、４０３ コマンドデコード回路、１
１４，５０２，６０２ＧＩＯ線イコライズ回路、５０４
１ショットパルス発生回路、７００ プリチャージ制
御回路、ＱＷ０，／ＱＷ０，ＱＲＢ０，／ＱＲＢ０，Ｑ
Ｗｎ，／ＱＷｎ，ＱＲＢｎ，／ＱＲＢｎ，ＱＲＣ０，／
ＱＲＣ０，ＱＲＣｎ，／ＱＲＣｎ，ＱＮＯ０，／ＱＮＯ
０，ＱＮＥ０，／ＱＮＥ０，ＱＮＯｎ，／ＱＮＯｎ，Ｑ
ＮＥｎ，／ＱＮＥｎ トランジスタ、１０００，３００
０ 半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 JJ11 JJ21 JJ36 KB03 KB04 KB11 KB82 KB92 5B024 AA03 AA07 AA15 BA07 BA09 BA21 BA25 BA29 CA07
Claims (15)
- 【請求項１】 行列状に配置される複数のメモリセル
と、複数のワード線と、複数のビット線対とを含むメモ
リセルアレイと、 前記複数のメモリセルのうち、書込動作／読出動作の対
象となるメモリセルを選択する選択回路と、 ライトデータを前記メモリセルアレイに転送するための
ライトデータ線対と、 前記メモリセルアレイから読出されたデータを転送する
ためのリードデータ線対と、 前記書込動作において、前記ライトデータに応じて前記
ライトデータ線対を駆動し、外部から入力されるライト
マスク信号に応じて、前記ライトデータ線対をプリチャ
ージするライトドライバとを備える、半導体記憶装置。 - 【請求項２】 前記ライトデータ線対のデータを前記複
数のビット線対に転送するための複数のライトゲート
と、 前記複数のビット線対のデータを前記リードデータ線対
に転送するための複数のリードゲートとをさらに備え、 前記選択回路は、 前記書込動作において、選択されたライトゲートをオン
するための第１選択信号を出力し、前記読出動作におい
て、選択されたリードゲートをオンするための第２選択
信号を出力する、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記複数のビット線対のそれぞれに対応
して設けられる複数のセンスアンプをさらに備え、 前記複数のセンスアンプのそれぞれは、 対応するライトゲートがオンすることにより、前記ライ
トデータ線対の電位差に応じて対応するビット線対の電
位を決定し、対応するリードゲートがオンすることによ
り、対応するビット線対の電位差に応じて前記リードデ
ータ線対の電位を決定する、請求項２に記載の半導体記
憶装置。 - 【請求項４】 前記リードデータ線対をイコライズする
ためのイコライズ回路をさらに備える、請求項２に記載
の半導体記憶装置。 - 【請求項５】 外部クロックを受けて内部クロックを発
生するクロック発生回路と、 前記内部クロックが立上がるまでのセットアップ期間中
に、前記外部から入力されるライトマスク信号を前記内
部クロックと非同期に確定するライトマスク回路とをさ
らに備え、 前記ライトドライバは、 前記ライトマスク回路の出力を受けて、前記ライトデー
タ線対をプリチャージする、請求項２に記載の半導体記
憶装置。 - 【請求項６】 前記ライトデータ線対は、 第１ライトデータ線対と、 第２ライトデータ線対とを含み、 前記複数のビット線対は、 第１ビット線対と、 第２ビット線対とを含み、 前記第１ライトデータ線対のデータを前記第１ビット線
対に転送するための第１ライトゲートと、 前記第２ライトデータ線対のデータを前記第２ビット線
対に転送するための第２ライトゲートとをさらに備え、 前記選択回路は、 前記アドレス信号に応じて、コラムアドレス信号を出力
する回路と、 前記書込動作において、前記コラムアドレス信号に応じ
て前記第１ライトゲートと前記第２ライトゲートとをオ
ンするための信号を出力する回路とを含み、 前記ライトドライバは、 前記コラムアドレス信号に基づき、前記第１ビット線対
が選択された場合には、前記第２ライトデータ線対をプ
リチャージし、前記第２ビット線対が選択された場合に
は、前記第１ライトデータ線対をプリチャージする、請
求項１に記載の半導体記憶装置。 - 【請求項７】 前記第１ビット線対に対応して設けられ
る第１センスアンプと、 前記第２ビット線対に対応して設けられる第２センスア
ンプとをさらに備え、 前記第１センスアンプは、 前記第１ライトゲートがオンすることにより、前記第１
ライトデータ線対の電位差に応じて前記第１ビット線対
の電位を決定し、 前記第２センスアンプは、 前記第２ライトゲートがオンすることにより、前記第２
ライトデータ線対の電位差に応じて前記第２ビット線対
の電位を決定する、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記ライトデータをプリチャージするた
めのプリチャージ制御信号を所定のタイミングで発生す
るプリチャージ制御回路をさらに備え、 前記ライトドライバは、 前記ライトマスク信号および前記プリチャージ制御信号
に応じて、前記ライトデータ線対をＨレベルにプリチャ
ージする、請求項１に記載の半導体記憶装置。 - 【請求項９】 前記ライトデータ線対は、 第１ライトデータ線と、 第２ライトデータ線とを含み、 前記所定のタイミングとは、 前記メモリセルアレイをリフレッシュするリフレッシュ
モード時であり、 前記ライトドライバは、 第１の電源電圧と前記第１ライトデータ線との間に接続
され、前記ライトデータ、前記ライトマスク信号および
前記プリチャージ制御信号に応じてオン／オフが制御さ
れるＰＭＯＳトランジスタと、 第１の電源電圧より低い第２の電源電圧と前記第２ライ
トデータ線との間に接続され、前記ライトデータ、前記
ライトマスク信号および前記プリチャージ制御信号に応
じてオン／オフが制御されるＮＭＯＳトランジスタとを
含む、請求項８に記載の半導体記憶装置。 - 【請求項１０】 前記ライトデータ線対は、 第１ライトデータ線と、 第２ライトデータ線とを含み、 前記所定のタイミングとは、 前記メモリセルアレイの書込動作／読出動作を停止させ
る待機モード時であり、 前記ライトドライバは、 第１の電源電圧と前記第１ライトデータ線との間に接続
され、前記ライトデータ、前記ライトマスク信号および
前記プリチャージ制御信号に応じてオン／オフが制御さ
れるＰＭＯＳトランジスタと、 第１の電源電圧より低い第２の電源電圧と前記第２ライ
トデータ線との間に接続され、前記ライトデータ、前記
ライトマスク信号および前記プリチャージ制御信号に応
じてオン／オフが制御されるＮＭＯＳトランジスタとを
含む、請求項８に記載の半導体記憶装置。 - 【請求項１１】 前記ライトマスク信号に応じて、前記
ライトデータ線対をイコライズするためのイコライズ回
路をさらに備える、請求項１に記載の半導体記憶装置。 - 【請求項１２】 前記ライトデータ線対は、 第１ライトデータ線と、 第２ライトデータ線とを含み、 前記イコライズ回路は、 前記ライトマスク信号に応じて、前記第１ライトデータ
線と、前記第２ライトデータ線とを電気的に接続するス
イッチを含む、請求項１１に記載の半導体記憶装置。 - 【請求項１３】 前記ライトデータ線対は、 第１ライトデータ線と、 第２ライトデータ線とを含み 前記イコライズ回路は、 前記ライトマスク信号に応じて、前記第１ライトデータ
線と、前記第２ライトデータ線とに電源電圧を供給する
スイッチを含む、請求項１１に記載の半導体記憶装置。 - 【請求項１４】 前記書込動作の開始時点において、前
記ライトデータ線対のプリチャージを開始させ、続いて
前記ライトマスク信号が入力されると前記プリチャージ
を継続させるように、前記ライトドライバを制御する制
御回路をさらに備える、請求項２に記載の半導体記憶装
置。 - 【請求項１５】 前記制御回路は、 前記書込動作の開始時点において、前記ライトデータ線
対のプリチャージを開始させ、続いて前記ライトマスク
信号が入力されない場合には、前記プリチャージを停止
して、前記ライトデータに基づき前記ライトデータ線対
を駆動するように、前記ライトドライバを制御する、請
求項１４に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013107A JP2001202782A (ja) | 2000-01-21 | 2000-01-21 | 半導体記憶装置 |
| US09/613,503 US6310808B1 (en) | 2000-01-21 | 2000-07-10 | Semiconductor memory device having structure for high-speed data processing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000013107A JP2001202782A (ja) | 2000-01-21 | 2000-01-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001202782A true JP2001202782A (ja) | 2001-07-27 |
| JP2001202782A5 JP2001202782A5 (ja) | 2006-11-09 |
Family
ID=18540747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000013107A Pending JP2001202782A (ja) | 2000-01-21 | 2000-01-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6310808B1 (ja) |
| JP (1) | JP2001202782A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100079A (ja) * | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US7184347B2 (en) | 2004-07-30 | 2007-02-27 | Samsung Electronics Co., Ltd. | Semiconductor memory devices having separate read and write global data lines |
| JP2009016004A (ja) * | 2007-07-09 | 2009-01-22 | Nec Electronics Corp | 半導体装置及び半導体装置の制御方法 |
| WO2011145245A1 (ja) * | 2010-05-21 | 2011-11-24 | パナソニック株式会社 | 半導体記憶装置 |
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|---|---|---|---|---|
| US6324110B1 (en) * | 1999-03-12 | 2001-11-27 | Monolithic Systems Technology, Inc. | High-speed read-write circuitry for semi-conductor memory |
| DE10258168B4 (de) * | 2002-12-12 | 2005-07-07 | Infineon Technologies Ag | Integrierter DRAM-Halbleiterspeicher und Verfahren zum Betrieb desselben |
| US8193606B2 (en) * | 2005-02-28 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory element |
| KR100980057B1 (ko) * | 2007-06-29 | 2010-09-03 | 주식회사 하이닉스반도체 | 프리차지 제어 회로 |
| JP5291593B2 (ja) * | 2009-10-21 | 2013-09-18 | ラピスセミコンダクタ株式会社 | 半導体記憶装置 |
| KR20170097996A (ko) * | 2016-02-19 | 2017-08-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| CN115798544B (zh) * | 2023-02-13 | 2023-04-28 | 长鑫存储技术有限公司 | 一种读写电路、读写方法和存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| US5594704A (en) * | 1992-04-27 | 1997-01-14 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5511025A (en) * | 1993-10-18 | 1996-04-23 | Texas Instruments Incorporated | Write per bit with write mask information carried on the data path past the input data latch |
| JP3247639B2 (ja) * | 1997-08-07 | 2002-01-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体メモリ、半導体メモリのデータ読み出し方法及び書き込み方法 |
| US6125065A (en) * | 1998-09-09 | 2000-09-26 | Fujitsu Limited | Semiconductor memory with column gates and method of controlling column gates during a write mask operation |
-
2000
- 2000-01-21 JP JP2000013107A patent/JP2001202782A/ja active Pending
- 2000-07-10 US US09/613,503 patent/US6310808B1/en not_active Expired - Fee Related
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| JP2009016004A (ja) * | 2007-07-09 | 2009-01-22 | Nec Electronics Corp | 半導体装置及び半導体装置の制御方法 |
| US7692988B2 (en) | 2007-07-09 | 2010-04-06 | Nec Electronics Corporation | Semiconductor device and method of controlling the same |
| WO2011145245A1 (ja) * | 2010-05-21 | 2011-11-24 | パナソニック株式会社 | 半導体記憶装置 |
| US8665637B2 (en) | 2010-05-21 | 2014-03-04 | Panasonic Corporation | Semiconductor memory |
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