KR20170097996A - 반도체 장치 - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 반도체 메모리 장치의 라이트 동작시 데이터 디스터번스(Disturbance)를 제거할 수 있도록 하는 기술이다. 이러한 본 발명은 셀 어레이의 비트라인 쌍으로부터 인가되는 데이터를 센싱 및 증폭하는 비트라인 센스앰프, 컬럼 선택신호에 대응하여, 비트라인 쌍의 리드 데이터를 리드 세그먼트 라인 쌍에 전달하고, 라이트 세그먼트 라인 쌍의 라이트 데이터를 비트라인 쌍에 전달하는 컬럼 제어부 및 스위칭신호와 라이트 제어신호에 대응하여, 리드 세그먼트 라인 쌍의 데이터를 리드 로컬라인 쌍에 전달하고, 라이트 로컬라인 쌍의 데이터를 라이트 세그먼트 라인 쌍에 전달하는 입출력라인 제어부를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로, 반도체 메모리 장치의 라이트 동작시 데이터 디스터번스(Disturbance)를 제거할 수 있도록 하는 기술이다.
반도체 메모리 장치(semiconductor memory device)는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억 장치이다.
반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나눌 수 있다. 램은 전원이 차단되면 메모리 장치에 저장되어 있던 데이터가 소멸하는 휘발성 메모리 장치(volatile memory device)이고 롬은 전원이 차단되더라도 저장되어 있던 데이터가 소멸하지 않는 비휘발성 메모리 장치(non-volatile memory device)이다.
휘발성 메모리 장치 중 디램(Dynamic Random Access Memory)과 같은 반도체 메모리 장치는 비트 라인 센스 앰프를 포함한다. 비트라인 센스앰프는 메모리 셀(memory cell)이 액세스(access) 된 후 메모리 셀과 비트 라인과의 전하 분배(charge sharing)가 이루어진다. 이에 의해 비트 라인에 발생한 작은 신호 차이를 첫 번째로 증폭하므로, 반도체 메모리 장치의 동작에서 중요한 회로이다.
일반적으로, 반도체 메모리 장치의 비트 라인의 구조에는 오픈 비트 라인 구조(Open bit line structure) 및 폴디드 비트 라인 구조(folded bit line structure)가 있을 수 있다.
오픈 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 서로 반대 방향으로 연장되는 비트 라인과 상보(complimentary) 비트 라인(또는 반전(inverted) 비트 라인)을 포함한다.
폴디드 비트 라인 구조의 반도체 메모리 장치는 비트 라인 센스 앰프로부터 동일한 방향으로 연장되는 비트 라인 및 상보 비트 라인을 포함한다. 이때, 비트 라인 및 상보 비트 라인은 비트 라인 쌍(pair)을 구성한다.
오픈 비트 라인 구조의 반도체 메모리 장치는 폴디드 비트 라인 구조의 반도체 메모리 장치보다 많은 메모리 셀 들을 포함한다. 따라서, 최근에는 오픈 비트 라인 구조의 반도체 메모리 장치가 사용되고 있는 추세이다.
이러한 반도체 메모리 장치의 동작을 간단히 살펴보면 다음과 같다.
먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우레벨)로 변하면서 로오 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력된다. 이때에 입력된 로오 어드레스 신호들을 디코딩하여 셀 어레이의 워드라인 중에서 하나를 선택하는 로오 디코딩(row decoding) 동작이 수행된다.
이때, 선택된 워드라인에 연결되어 있는 셀 들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 된다. 그러면, 센스 앰프의 동작시점을 알리는 센스앰프 인에이블 신호가 인에이블되어 로오 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다.
그리고, 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시킨다. 센스앰프가 동작을 시작하면 서로 간에 미세한 전위차를 유지하고 있던 비트라인 쌍(BL,/BL)이 큰 전위차로 천이 된다.
그 이후에 컬럼 디코더는 컬럼 어드레스에 응답하여 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온 시킨다. 이에 따라, 비트라인쌍(BL,/BL)에 전달되어 있던 데이터를 데이터버스 라인(DB,/DB)으로 전달하여 소자 외부로 출력되도록 한다.
본 발명은 ECC(Error Correction Code) 회로의 적용시 tCCD(CAS to CAS Delay time) 한계를 극복하기 위하여 컬럼 라인을 리드 경로와, 라이트 경로 용으로 분리하도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 장치는, 셀 어레이의 비트라인 쌍으로부터 인가되는 데이터를 센싱 및 증폭하는 비트라인 센스앰프; 컬럼 선택신호에 대응하여, 비트라인 쌍의 리드 데이터를 리드 세그먼트 라인 쌍에 전달하고, 라이트 세그먼트 라인 쌍의 라이트 데이터를 비트라인 쌍에 전달하는 컬럼 제어부; 및 스위칭신호와 라이트 제어신호에 대응하여, 리드 세그먼트 라인 쌍의 데이터를 리드 로컬라인 쌍에 전달하고, 라이트 로컬라인 쌍의 데이터를 라이트 세그먼트 라인 쌍에 전달하는 입출력라인 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 장치는, 컬럼 선택신호에 대응하여, 비트라인 쌍의 리드 데이터를 리드 세그먼트 라인 쌍에 전달하고, 라이트 세그먼트 라인 쌍의 라이트 데이터를 비트라인 쌍에 전달하는 컬럼 제어부; 스위칭신호와 라이트 제어신호에 대응하여, 리드 세그먼트 라인 쌍의 데이터를 리드 로컬라인 쌍에 전달하고, 라이트 로컬라인 쌍의 데이터를 라이트 세그먼트 라인 쌍에 전달하는 입출력라인 제어부; 및 라이트 동작시 라이트 제어신호를 활성화시키는 라이트 제어부를 포함하는 것을 특징으로 한다.
본 발명은 반도체 메모리 장치의 ECC(Error Correction Code) 동작 이후에 라이트 동작시 데이터 디스터번스(Disturbance)를 제거할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도.
도 2는 도 1의 비트라인 센스앰프에 관한 상세 회로도.
도 3은 도 1의 컬럼 제어부에 관한 상세 회로도.
도 4는 도 1의 입출력 라인 제어부에 관한 상세 회로도.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템에 관한 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 장치는 셀 어레이 CA, 비트라인 센스앰프 BLSA, 컬럼 제어부(100), 입출력(IO)라인 제어부(200), 입출력 센스앰프 IOSA, 라이트 구동부 WDRV, 라이트 제어부(300), ECC(Error Correction Code, 이하, 'ECC'라 함) 연산부(400) 및 입출력 제어부(500)를 포함한다.
메모리에서 셀의 집합인 가장 작은 단위를 셀 어레이 CA라 한다. 셀 어레이 CA는 일정한 간격을 갖고 형성되는 복수 개의 워드 라인과, 이 워드 라인과 수직한 방향으로 일정한 간격을 갖고 형성되는 복수 개의 비트 라인 쌍 BL, BLB을 포함한다. 셀 어레이 CA는 비트라인 쌍 BL, BLB을 통해 셀의 데이터를 리드/라이트 할 수 있다.
그리고, 비트라인 센스앰프 BLSA는 셀 어레이 CA의 비트라인 쌍 BL, BLB으로부터 인가되는 데이터를 감지 및 증폭한다. 이때, 비트라인 센스앰프 BLSA는 비트 라인 BL과, 상보 비트 라인 BLB 간의 전압 차를 비교하여 증폭할 수 있다.
또한, 컬럼 제어부(100)는 컬럼 선택신호 Yi에 대응하여 비트라인 쌍 BL, BLB과, 리드 세그먼트 라인 쌍 RDSIO, RDSIOB, 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB 사이의 연결을 선택적으로 제어한다. 여기서, 리드 세그먼트 라인 쌍 RDSIO, RDSIOB은 컬럼 제어부(100)로부터 인가되는 리드 데이터를 입출력라인 제어부(200)에 출력한다. 그리고, 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB은 입출력 라인제어부(200)로부터 인가되는 라이트 데이터를 컬럼 제어부(100)에 출력한다.
그리고, 입출력라인 제어부(200)는 스위칭 신호 IOSW와 라이트 제어신호 WTRDB에 대응하여 리드 세그먼트 라인 쌍 RDSIO, RDSIOB으로부터 인가되는 리드 데이터를 리드 로컬라인 쌍 RDLIO, RDLIOB으로 출력한다. 그리고, 입출력라인 제어부(200)는 스위칭 신호 IOSW와 라이트 제어신호 WTRDB에 대응하여 라이트 로컬라인 쌍 WTLIO, WTLIOB으로부터 인가되는 라이트 데이터를 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB으로 출력한다.
예를 들어, 입출력라인 제어부(200)는 리드 동작시 스위칭 신호 IOSW가 활성화되고 라이트 제어신호 WTRDB가 비활성화된 경우 리드 세그먼트 라인 쌍 RDSIO, RDSIOB으로부터 인가되는 리드 데이터를 리드 로컬라인 쌍 RDLIO, RDLIOB으로 전달한다. 그리고, 입출력라인 제어부(200)는 라이트 동작시 스위칭 신호 IOSW가 활성화되고 라이트 제어신호 WTRDB가 활성화된 경우 라이트 로컬라인 쌍 WTLIO, WTLIOB으로부터 인가되는 라이트 데이터를 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB으로 전달한다.
또한, 입출력 센스앰프 IOSA는 라이트 제어신호 WTRDB에 대응하여 리드 로컬라인 쌍 RDLIO, RDLIOB의 리드 데이터를 센싱 및 증폭하여 리드 라인 RDEIO에 출력한다. 그리고, 라이트 구동부 WDRV는 라이트 제어신호 WTRDB에 대응하여 라이트 라인 WTEIOB으로부터 인가되는 라이트 데이터를 구동하여 라이트 로컬라인 쌍 WTLIO, WTLIOB에 출력한다.
예를 들어, 리드 동작시 라이트 제어신호 WTRDB가 비활성화된 경우 입출력 센스앰프 IOSA가 동작하여 리드 로컬라인 쌍 RDLIO, RDLIOB의 리드 데이터를 리드 라인 RDEIO에 전달한다. 반면에, 라이트 동작시 라이트 제어신호 WTRDB가 활성화된 경우 라이트 구동부 WDRV가 동작하여 라이트 라인 WTEIOB의 라이트 데이터를 라이트 로컬라인 쌍 WTLIO, WTLIOB에 전달한다.
라이트 제어부(300)는 라이트 제어신호 WTRDB를 생성하여 입출력라인 제어부(200), 입출력 센스앰프 IOSA 및 라이트 구동부 WDRV에 출력한다. 여기서, 라이트 제어부(300)는 리드 동작을 제어하는 입출력 스트로브신호, 라이트 동작을 제어하는 라이트 인에이블 신호 등을 조합하여 라이트 제어신호 WTRDB를 생성할 수 있다.
또한, 라이트 제어부(300)는 지연부(310)를 포함할 수 있다. 지연부(310)는 라이트 제어신호 WTRDB를 지연하여 입출력라인 제어부(200)에 출력할 수 있다.
그리고, ECC 연산부(400)는 리드 라인 RDEIO으로부터 인가되는 리드 데이터에 대응하여 ECC를 연산하고 리드 글로벌 라인 RDGIO에 출력한다. 그리고, ECC 연산부(400)는 라이트 글로벌 라인 WTGIOB으로부터 인가되는 라이트 데이터에 대응하여 패리티 비트를 생성한 후 라이트 라인 WTEIOB에 출력한다.
ECC 연산부(400)는, 리드 동작시, 내부 리드 명령에 응답하여 셀 어레이 CA의 메모리 셀 들로부터 리드 되는 데이터와 패리티 비트를 이용하여 리드 데이터에서 발생된 에러 비트를 검출 및 정정할 수 있다. 그리고, ECC 연산부(400)는 라이트 동작시, 내부 라이트 명령에 응답하여 셀 어레이 CA의 메모리 셀 들에 저장될 라이트 데이터에 대해 ECC 인코딩 동작을 수행하고 패리티 비트들을 생성할 수 있다.
또한, ECC 연산부(400)는, 마스크드 라이트 동작시, 내부 리드 명령에 응답하여 마스킹 된 라이트 데이터가 저장될 메모리 셀 들에 저장되어있는 데이터와 제1 패리티 비트들을 리드한다. 그리고, 리드 된 데이터와 제1 패리티 비트들을 이용하여 리드 된 데이터의 에러를 검출 및 정정할 수 있다.
또한, ECC 연산부(400)는 내부 라이트 명령에 응답하여 마스킹 된 라이트 데이터와 에러가 정정된 리드 데이터 중 마스킹 된 라이트 데이터의 마스킹 되는 부분에 해당하는 리드 데이터에 대하여 제2 패리티 비트들을 생성한다. 그리고, 마스킹 된 라이트 데이터와 제2 패리티 비트들을 메모리 셀 들에 저장할 수 있다.
또한, 입출력 제어부(500)는 리드 글로벌 라인 RDGIO으로부터 인가되는 리드 데이터에 대응하여 데이터 DQ를 외부에 출력한다. 그리고, 입출력 제어부(500)는 외부로부터 인가되는 라이트 데이터를 라이트 글로벌 라인 WTGIOB에 전달한다.
반도체 메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 불량이 있는 메모리 셀 들의 수도 증가하고 있다.
특히, DRAM은 유한 데이터 리텐션(finite data retention) 특성을 갖는 메모리이다. DRAM의 공정 스케일링이 지속됨에 따라 셀 커패시터의 커패시턴스 값이 작아진다. 이에 따라 비트 에러율(BER: Bit Error Rate)이 증가할 수 있다. 결함 메모리 셀 들은 리던던트 메모리 셀들로 교체되어 리페어 될 수 있다. 하지만, 리던던트 리페어 스킴으로는 충분한 수율 확보가 불가능할 수 있다.
불량 셀 들의 증가는 반도체 메모리 장치의 생산 수율을 감소시킬 뿐 아니라 메모리 용량을 보장하기 어렵게 한다. 불량 셀 들을 구제하여 반도체 메모리 장치의 수율을 향상시키는 방법들이 요구된다.
이에 따라, 메모리 장치는 ECC 회로를 채용하여 에러 비트들을 구제할 수 있다. ECC 알고리즘은 데이터를 기록하고 읽는 과정에서 생길 수 있는 에러들을 검출하고, 이를 스스로 정정할 수 있는 ECC 기능을 제공한다.
즉, 메모리 장치 내에 저장된 데이터의 에러를 체크하고 정정하기 위하여 ECC(Error Checking and Correction) 회로가 이용된다. ECC 회로는 데이터와 패리티 비트에 기초하여 데이터의 에러를 체크하고 에러가 발생한 경우 에러데이터를 정정하는 역할을 한다.
메모리 장치는 라이트 동작에서 메모리 셀 어레이를 구성하는 메모리 셀 블록의 일부에 데이터가 라이트 되지 않도록 마스킹하는 마스크드 라이트(Masked Write) 동작을 수행할 수 있다.
마스크드 라이트 동작은 데이터가 라이트 되지 않는 메모리 셀 블록의 일부는 기존의 데이터를 유지하고, 나머지 메모리 셀 블록에는 새로운 데이터가 라이트 되도록 하는 동작이다. 마스크드 라이트 동작에서, 기존의 데이터를 독출하고(read), 기존의 데이터와 새로운 데이터에 대하여 ECC 회로를 통해 패리티 비트들을 변경하고(modify), 새로운 데이터와 변경된 패리티 비트들을 기입하는(write) 동작이 중요하다. 마스크드 라이트 동작 동작을 안전하게 수행할 수 있는 메모리 장치가 요구된다.
즉, ECC 회로의 적용시 마스크드 라이트 동작을 수행하는 경우, 마스킹 된 라이트 데이터가 저장될 메모리 셀 들에서 기존의 데이터를 리드(Read)하고, 기존의 데이터와 마스킹된 라이트 데이터에 대하여 패리티 비트들을 변경하며(Modify), 마스킹된 라이트 데이터와 변경된 패리티 비트들을 라이트(Write)하는 동작(RMW 동작)을 수행한다.
내부적으로 리드(Read)-변경(Modify)-라이트(Write) 동작을 수행한 후 ECC 연산을 하게 된다. 이에 따라, 일반적인 tCCD(CAS to CAS Delay time) 시간이 아닌, 리드+라이트 동작이 가능한 tCCD+α 시간이 필요하게 된다. 따라서, 일반적인 tCCD(CAS to CAS Delay time) 타이밍으로는 리드-모드파이-라이트(RMW) 동작에 대응하기가 어렵다.
기존에서와 같이 컬럼 라인의 리드 경로와 라이트 경로가 분리되지 않는 경우 라이트 신호가 인에이블 된 시점으로부터 소정의 시간을 나타내는 tCCD(CAS to CAS Delay time) 시간이 지연될 수 있다. 즉, 노멀 라이트 커맨드 또는 마스크드 라이트 커맨드가 인가된 후에, 다음의 라이트 커맨드가 인가될 때까지는 tCCD 타이밍 제약이 수반될 수 있다.
이에, 본 발명의 실시예는 컬럼 라인을 리드 경로와, 라이트 경로 용으로 분리하여 ECC(Error Correction Code) 회로의 적용시 tCCD(CAS to CAS Delay time) 마진의 한계를 극복할 수 있도록 한다.
또한, 본 발명의 실시예는 하나의 글로벌 컬럼 라인을 이용하면서 리드 경로와 라이트 경로를 비트라인 센스앰프 BLSA 단위로부터 분리한다. 이에 따라, 본 발명의 실시예는 리드 동작시 tCCD 스펙에서 자유로우며 데이터 디스터번스를 방지할 수 있도록 한다.
도 2는 도 1의 비트라인 센스앰프 BLSA에 관한 상세 회로도이다.
비트라인 센스앰프 BLSA는 셀 어레이 CA의 비트라인 쌍 BL, BLB으로부터 인가되는 데이터를 감지 및 증폭하기 위한 PMOS 트랜지스터 P1, P2와 NMOS 트랜지스터 N1, N2를 포함한다.
여기서, 비트라인 센스앰프 BLSA는 전원라인 RTO을 통해 코아전압 Vcore이 인가되고 전원라인 SB를 통해 접지전압 VSS이 인가된다. 그리고, PMOS 트랜지스터 P1와 NMOS 트랜지스터 N1는 전원라인 RTO과 전원라인 SB 사이에 직렬 연결되어 공통 게이트 단자가 상부 비트라인 BLB에 연결된다. 그리고, PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 전원라인 RTO과 전원라인 SB 사이에 직렬 연결되어 공통 게이트 단자가 비트라인 BL에 연결된다.
이러한 비트라인 센스앰프 BLSA는 전원라인 RTO과 전원라인 SB으로부터 전원의 공급시, 셀 어레이 CA의 비트라인 쌍 BL, BLB으로부터 인가되는 데이터를 감지 및 증폭한다.
도 3은 도 1의 컬럼 제어부(100)에 관한 상세 회로도이다.
컬럼 제어부(100)는 컬럼 선택신호 Yi에 대응하여 비트라인 쌍 BL, BLB과, 리드 세그먼트 라인 쌍 RDSIO, RDSIOB, 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB 사이의 연결을 선택적으로 제어한다.
이러한 컬럼 제어부(100)는 라이트 스위칭부인 NMOS 트랜지스터 N3, N4와, 리드 스위칭부인 NMOS 트랜지스터 N5, N6를 포함한다. 여기서, NMOS 트랜지스터 N3~N6는 공통 게이트 단자를 통해 컬럼 선택신호 Yi가 인가된다.
여기서, NMOS 트랜지스터 N3는 비트라인 BL과 라이트 세그먼트 라인 WTSIO 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 Yi가 인가된다. NMOS 트랜지스터 N4는 상보 비트라인 BLB와 라이트 세그먼트 라인 WTSIOB 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 Yi가 인가된다.
그리고, NMOS 트랜지스터 N5는 비트라인 BL과 리드 세그먼트 라인 RDSIO 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 Yi가 인가된다. NMOS 트랜지스터 N6는 상보 비트라인 BLB와 리드 세그먼트 라인 RDSIOB 사이에 연결되어 게이트 단자를 통해 컬럼 선택신호 Yi가 인가된다.
이러한 구성을 갖는 컬럼 제어부(100)는 컬럼 선택신호 Yi가 하이 레벨로 활성화되면 복수의 NMOS 트랜지스터 N3~N6가 모두 턴 온 된다. 이에 따라, 비트라인 쌍 BL, BLB과 리드 세그먼트 라인 쌍 RDSIO, RDSIOB이 서로 연결되고, 비트라인 쌍 BL, BLB과 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB이 서로 연결된다.
도 4는 도 1의 입출력라인 제어부(200)에 관한 상세 회로도이다.
입출력 라인 제어부(200)는 스위칭 신호 IOSW와 라이트 제어신호 WTRDB의 활성화시 라이트 로컬라인 쌍 WTLIO, WTLIOB으로부터 인가되는 라이트 데이터를 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB으로 출력한다.
이러한 입출력라인 제어부(200)는 이퀄라이징부(210), 연결부(220) 및 라이트 연결부(230)를 포함한다.
여기서, 이퀄라이징부(210)는 이퀄라이징신호 BLEQ의 활성화시 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB을 이퀄라이징시킨다. 이러한 이퀄라이징부(210)는 복수의 NMOS 트랜지스터 N7~N9를 포함한다.
복수의 NMOS 트랜지스터 N7~N9는 공통 게이트 단자를 통해 이퀄라이징신호 BLEQ가 인가된다. NMOS 트랜지스터 N7는 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB 사이에 연결된다. 그리고, NMOS 트랜지스터 N8, N9는 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB 사이에 직렬 연결된다.
그리고, 연결부(220)는 스위칭 신호 IOSW의 활성화시 라이트 로컬라인 쌍 WTLIO, WTLIOB의 데이터를 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB에 전달한다. 이러한 연결부(220)는 NMOS 트랜지스터 N10, N11를 포함한다.
여기서, NMOS 트랜지스터 N10는 라이트 세그먼트 라인 WTSIO과 라이트 연결부(230) 사이에 연결되어 게이트 단자를 통해 스위칭신호 IOSW가 인가된다. 그리고, NMOS 트랜지스터 N11는 라이트 세그먼트 라인 WTSIOB과 라이트 연결부(230) 사이에 연결되어 게이트 단자를 통해 스위칭신호 IOSW가 인가된다.
또한, 라이트 연결부(230)는 라이트 제어신호 WTRDB의 활성화시 라이트 로컬라인 쌍 WTLIO, WTLIOB의 데이터를 연결부(220)에 전달한다. 이러한 라이트 연결부(230)는 NMOS 트랜지스터 N12, N13를 포함한다.
여기서, NMOS 트랜지스터 N12는 라이트 로컬라인 WTLIO과 NMOS 트랜지스터 N10 사이에 연결되어 게이트 단자를 통해 라이트 제어신호 WTRDB가 인가된다. 그리고, NMOS 트랜지스터 N13는 라이트 로컬라인 WTLIOB과 NMOS 트랜지스터 N11 사이에 연결되어 게이트 단자를 통해 라이트 제어신호 WTRDB가 인가된다.
스위칭 신호 IOSW가 하이 레벨로 활성화되는 경우 연결부(220)의 NMOS 트랜지스터 N10, N11이 턴 온 된다. 그리고, 라이트 제어신호 WTRDB의 활성화시 라이트 연결부(230)의 NMOS 트랜지스터 N12, N13이 턴 온 된다. 그러면, 라이트 로컬라인 쌍 WTLIO, WTLIOB과 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB이 서로 연결된다.
이때, 리드 동작시 리드 데이터와 라이트 데이터 간의 충돌이 발생할 수 있다. 이에 따라, 입출력라인 제어부(200)는 라이트 동작시 라이트 제어신호 WTRDB가 활성화되는 경우에만 라이트 연결부(230)가 동작하여 라이트 로컬라인 쌍 WTLIO, WTLIOB과 라이트 세그먼트 라인 쌍 WTSIO, WTSIOB이 서로 연결된다. 즉, 리드 동작시에는 라이트 제어신호 WTRDB가 비활성화되어 라이트 경로로 인한 데이터 디스터번스를 제거할 수 있게 된다.
도 5는 본 발명의 실시예에 따른 반도체 장치를 포함하는 시스템에 관한 구성도이다.
위에서 설명한 반도체 장치는 메모리 디바이스, 프로세서, 컴퓨터 시스템의 디자인에서 특히 유용하게 사용될 수 있다. 예를 들어, 도 5의 시스템의 블록도에 서 참조번호 1000번으로 도시된 시스템은 메모리 장치로 도 1의 반도체 장치를 사용할 수 있다.
시스템(1000)은 한 개 또는 그 이상의 프로세서(1100) 또는 중앙 처리 장치 (CPU; Central Precossing Unit)을 포함할 수 있다. 프로세서(1100)(예를 들어, CPU)는 개별적으로 또는 다른 CPU와 조합하여 사용될 수 있다. 본 발명의 실시예에서는 프로세서(110)가 단 하나인 것으로 설명하였지만, 임의 수의 물리적 또는 논리적 CPU를 가진 시스템이 구현될 수도 있다.
칩셋(1150)은 프로세서(1100)에 연결되어 동작 될 수 있다. 칩셋(1150)은 프로세서(1100)와 시스템(1000)의 다른 구성요소들과의 신호를 전송하기 위한 통신 경로이다. 시스템(1000)의 다른 구성요소들은 메모리 컨트롤러(1200), 입/출력(I/O) 버스(1250)와, 디스크 구동 제어기(1300)를 포함한다.
시스템(1000)의 구성에 있어서 적어도 하나 이상의 서로 다른 신호들을 칩 셋(1150)을 통해 전달된다.
그리고, 메모리 컨트롤러(1200)는 칩셋(1150)에 연결되어 동작 될 수 있다. 메모리 컨트롤러(1200)는 도 1~4에서 언급된 적어도 하나 이상의 장치, 또는 반도체 장치를 포함할 수 있다.
메모리 컨트롤러(1200)는 칩셋(1150)을 통하여, 프로세서(1100)로부터 공급되는 요구신호를 수신할 수 있다. 여기서, 메모리 컨트롤러(1200)은 칩셋(1150) 내부에 구비될 수도 있다.
메모리 컨트롤러(1200)은 하나 이상의 메모리 장치(1350)에 연결되어 동작될 수 있다. 본 발명의 실시예에서, 메모리 장치(1350)은 도 1~4에서 언급된 적어도 하나 이상의 반도체 장치를 포함할 수 있다. 그리고, 메모리 장치(1350)은 복수의 메모리 셀을 정의하기 위한 복수 개의 워드 라인과 복수의 비트 라인을 포함할 수 있다.
또한, 칩셋(1150)은 입출력 버스(1250)에 연결된다. 입출력 버스(1250)는 칩셋(1150)에서 입출력 장치(1410, 1420, 1430)로 신호를 전달하기 위한 통신 경로의 역할을 할 수 있다. 여기서, 입출력 장치(1410, 1420, 1430)은 마우스(1410), 비디오 디스플레이(1420) 또는 키보드(1430)를 포함할 수 있다.
입출력 버스(1250)는 입출력 장치(1410, 1420, 1430)와 통신하기 위해 수많은 커뮤니케이션 프로토콜 중 임의의 하나의 프로토콜을 사용할 수 있다. 또한, 입출력 버스(1250)는 칩셋(1150) 내부에 포함될 수도 있다.
디스크 구동 제어기(1300)은 내부 디스크 드라이버(1450)에 연결되어 동작 될 수 있다. 디스크 구동 제어기(1300)는 칩셋(1150)과 하나 이상의 내부 디스크 드라이버(1450) 간의 통신 연결 통로의 역할을 할 수 있다. 내부 디스크 드라이버(1450)는 양측 간의 지시 및 데이터를 저장함으로써 외부 데이터 저장 장치의 디스커넥션을 용이하게 할 수 있다.
디스크 구동 제어기(1300)과 내부 디스크 드라이버(1450)는 서로 또는 칩셋(1150)과 통신 프로토콜을 사용하여 통신한다.
도 5에서 언급된 시스템은 도 1~4에 도시된 반도체 장치를 포함하는 시시템을 일 예로 설명하였다. 하지만, 본 발명의 실시예는 하나의 예시일 뿐, 휴대 전화기나 디지털 카메라에 한정되지 않고 다른 구성요소로도 대체가 가능하다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 셀 어레이의 비트라인 쌍으로부터 인가되는 데이터를 센싱 및 증폭하는 비트라인 센스앰프;
    컬럼 선택신호에 대응하여, 상기 비트라인 쌍의 리드 데이터를 리드 세그먼트 라인 쌍에 전달하고, 라이트 세그먼트 라인 쌍의 라이트 데이터를 상기 비트라인 쌍에 전달하는 컬럼 제어부; 및
    스위칭신호와 라이트 제어신호에 대응하여, 상기 리드 세그먼트 라인 쌍의 데이터를 리드 로컬라인 쌍에 전달하고, 라이트 로컬라인 쌍의 데이터를 상기 라이트 세그먼트 라인 쌍에 전달하는 입출력라인 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서, 상기 컬럼 제어부는
    리드 동작시 상기 컬럼 선택신호에 대응하여 상기 비트라인 쌍의 리드 데이터를 상기 리드 세그먼트 라인 쌍에 전달하는 리드 스위칭부; 및
    라이트 동작시 상기 컬럼 선택신호에 대응하여 상기 라이트 세그먼트 라인 쌍의 라이트 데이터를 상기 비트라인 쌍에 전달하는 라이트 스위칭부를 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서, 상기 리드 스위칭부는
    비트라인과 제 1리드 세그먼트 라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 제 1트랜지스터; 및
    상보 비트라인과 제 2리드 세그먼트 라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 제 2트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서, 상기 라이트 스위칭부는
    비트라인과 제 1라이트 세그먼트 라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 제 3트랜지스터; 및
    상보 비트라인과 제 2라이트 세그먼트 라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 제 4트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 상기 입출력라인 제어부는
    라이트 동작시 상기 스위칭신호와 상기 라이트 제어신호가 활성화되면 상기 라이트 로컬라인 쌍의 데이터를 상기 라이트 세그먼트 라인 쌍에 전달하는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서, 상기 입출력라인 제어부는
    상기 라이트 제어신호에 대응하여 상기 라이트 로컬라인 쌍의 데이터를 전달하는 라이트 연결부; 및
    상기 스위칭신호에 대응하여 상기 라이트 스위칭부로부터 인가되는 데이터를 상기 라이트 세그먼트 라인 쌍에 전달하는 연결부를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6항에 있어서, 상기 라이트 연결부는
    제 1라이트 로컬라인과 상기 연결부 사이에 연결되어 게이트 단자를 통해 상기 라이트 제어신호가 인가되는 제 5트랜지스터; 및
    제 2라이트 로컬라인과 상기 연결부 사이에 연결되어 게이트 단자를 통해 상기 라이트 제어신호가 인가되는 제 6트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 6항에 있어서, 상기 연결부는
    제 1라이트 세그먼트 라인과 상기 라이트 연결부 사이에 연결되어 게이트 단자를 통해 상기 스위칭신호가 인가되는 제 7트랜지스터; 및
    제 2라이트 세그먼트 라인과 상기 라이트 연결부 사이에 연결되어 게이트 단자를 통해 상기 스위칭신호가 인가되는 제 8트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제 6항에 있어서, 상기 입출력라인 제어부는
    이퀄라이징신호에 대응하여 상기 라이트 세그먼트 라인 쌍을 이퀄라이징시키는 이퀄라이징부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 1항에 있어서,
    리드 동작시 상기 라이트 제어신호에 대응하여 상기 리드 로컬라인 쌍의 데이터를 센싱 및 증폭하여 리드라인으로 출력하는 입출력 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10항에 있어서,
    라이트 동작시 상기 라이트 제어신호에 대응하여 라이트 라인으로부터 인가되는 라이트 데이터를 상기 라이트 로컬라인 쌍에 출력하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 리드라인의 데이터를 리드하여 ECC 연산하고, 상기 라이트 라인을 통해 상기 셀 어레이에 패리티 비트를 전달하는 ECC 연산부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제 12항에 있어서,
    리드 글로벌 라인을 통해 상기 ECC 연산부의 데이터를 입력받아 외부로 출력하고, 외부의 데이터를 입력받아 라이트 글로벌 라인을 통해 상기 ECC 연산부에 출력하는 입출력 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제 1항에 있어서,
    라이트 동작시 상기 라이트 제어신호를 활성화시키는 라이트 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제 14항에 있어서, 상기 라이트 제어부는
    상기 라이트 제어신호를 지연시켜 상기 입출력 라인 제어부에 출력하는 지연부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  16. 컬럼 선택신호에 대응하여, 비트라인 쌍의 리드 데이터를 리드 세그먼트 라인 쌍에 전달하고, 라이트 세그먼트 라인 쌍의 라이트 데이터를 상기 비트라인 쌍에 전달하는 컬럼 제어부;
    스위칭신호와 라이트 제어신호에 대응하여, 상기 리드 세그먼트 라인 쌍의 데이터를 리드 로컬라인 쌍에 전달하고, 라이트 로컬라인 쌍의 데이터를 상기 라이트 세그먼트 라인 쌍에 전달하는 입출력라인 제어부; 및
    라이트 동작시 상기 라이트 제어신호를 활성화시키는 라이트 제어부를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 제 16항에 있어서,
    리드 동작시 상기 라이트 제어신호에 대응하여 상기 리드 로컬라인 쌍의 데이터를 센싱 및 증폭하여 리드라인으로 출력하는 입출력 센스앰프를 더 포함하는 것을 특징으로 하는 반도체 장치.
  18. 제 17항에 있어서,
    라이트 동작시 상기 라이트 제어신호에 대응하여 라이트 라인으로부터 인가되는 라이트 데이터를 상기 라이트 로컬라인 쌍에 출력하는 라이트 구동부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 리드라인의 데이터를 리드하여 ECC 연산하고, 상기 라이트 라인을 통해 패리티 비트를 전달하는 ECC 연산부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제 19항에 있어서,
    리드 글로벌 라인을 통해 상기 ECC 연산부의 데이터를 입력받아 외부로 출력하고, 외부의 데이터를 입력받아 라이트 글로벌 라인을 통해 상기 ECC 연산부에 출력하는 입출력 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치.
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