KR20210012177A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

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Abstract

반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진, 적어도 하나의 전압 생성기 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치된다. 상기 ECC 엔진은 상기 메모리 셀 어레이의 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩의 수행하고, 상기 ECC 디코딩의 수행 결과 상기 독출된 데이터에서 에러가 검출되는 경우 상기 검출된 에러와 관련된 에러 정보를 출력한다. 상기 적어도 하나의 전압 생성기는 상기 복수의 감지 증폭기들 각각에 구동 전압들을 제공한다. 상기 제어 로직 회로는 상기 ECC 엔진과 상기 적어도 하나의 전압 생성기를 제어하고, 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들 각각의 동작 마진이 증가되도록 상기 적어도 하나의 전압 생성기를 제어한다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory devices and methods of operating the same}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치의 신뢰성을 높일 수 있는 방안이 필요하다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 성능을 향상시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 셀 어레이, 에러 정정 코드(error correction code; 이하 ECC) 엔진, 적어도 하나의 전압 생성기 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치된다. 상기 ECC 엔진은 상기 메모리 셀 어레이의 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩의 수행하고, 상기 ECC 디코딩의 수행 결과 상기 독출된 데이터에서 에러가 검출되는 경우 상기 검출된 에러와 관련된 에러 정보를 출력한다. 상기 적어도 하나의 전압 생성기는 상기 복수의 감지 증폭기들 각각에 구동 전압들을 제공한다. 상기 제어 로직 회로는 상기 ECC 엔진과 상기 적어도 하나의 전압 생성기를 제어하고, 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들 각각의 동작 마진이 증가되도록 상기 적어도 하나의 전압 생성기를 제어한다.
본 발명의 실시예들에 따른 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에서는, 상기 메모리 셀 어레이의 타겟 페이지로부터 데이터를 독출하고, 에러 정정 코드(error correction code; 이하 ECC) 엔진에서 상기 독출된 데이터에 대하여 ECC 디코딩을 수행하여 에러 정보를 생성하고, 제어 로직 회로에서 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들에 구동 전압들을 제공하는 적어도 하나의 전압 생성기의 상기 구동 전압들의 레벨을 조절하고, 상기 조절된 구동 전압들을 상기 감지 증폭기들 중 적어도 일부에 인가하여 데이터를 감지/리스토어한다.
본 발명의 실시예들에 따르면, ECC 디코딩의 수행 결과로 획득된 에러 정보를 누적하여 에러 패턴 정보를 생성하고, 에러 패턴 정보에 기초하여 감지 증폭기에 제공되는 구동 전압들의 레벨을 조절함으로써 감지 증폭기의 동작 마진을 증가시킬 수 있다. 따라서 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타낸다.
도 3은 도 2의 반도체 메모리 장치에서 메모리 셀과 감지 증폭기를 나타낸다.
도 4는 도 3의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 5는 본 발명의 실시예에 따른 도 3의 감지 증폭기를 나타낸다.
도 6은 도 5에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.
도 7a 내지 도 7k는 도 5에 도시된 감지 증폭기의 동작을 설명하기 위한 등가 회로들이다.
도 8은 도 7a 내지 도 7k에 도시된 등가 회로들의 동작에 따른 타이밍도이다.
도 9 내지 도 11은 각각 메모리 셀에 저장된 멀티-비트 데이트를 센싱하는 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 12는 본 발명의 실시예들에 따른 도 2의 ECC 엔진을 나타낸다.
도 13은 도 12에서 인코딩/디코딩 로직을 나타낸다.
도 14는 도 12에서 데이터 정정기의 구성을 나타낸다.
도 15는 기입 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 16은 독출 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 17은 도 2의 반도체 메모리 장치에서 에러 패턴 정보 레지스터를 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 2의 전압 생성기를 나타낸다.
도 19는 본 발명의 실시예들에 따른 도 18의 제1 전압 생성기를 나타낸다.
도 20은 도 2의 반도체 메모리 장치에서 셀 전압의 변화에 따른 에러 패턴의 경향을 나타낸다.
도 21a 내지 21f는 각각 제어 로직 회로가 에러 패턴 정보에 기초하여 전압 생성기를 제어하여 구동 전압들의 레벨을 조절하는 것을 나타낸다.
도 22는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 메모리 셀 어레이의 예를 나타낸다.
도 23은 도 22의 메모리 셀 어레이의 부분을 보다 상세히 나타내는 예이다.
도 24는 도 23의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read). 또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD) 및 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD)를 주고받을 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM), DDR5 SDRAM일 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD)와 패리티 비트들이 저장되는 메모리 셀 어레이(300), 에러 정정 코드(error correction code, 이하 ‘ECC’) 엔진(400), 제어 로직 회로(210), 에러 패턴 정보 레지스터(580) 및 적어도 하나의 전압 생성기(700)를 포함할 수 있다. 에러 패턴 정보 레지스터(580)는 제어 로직 회로(210) 내부에 포함될 수 있다.
메모리 셀 어레이(300)는 워드라인(WL)과 비트라인(BL) 사이에 연결되는 메모리 셀(MC)을 포함할 수 있고, 비트라인(BL)과 상보 비트라인(BLB)에 연결되는 감지 증폭기(280)를 포함할 수 있다.
ECC 엔진(400)은 제어 로직 회로(210)의 제어에 따라 메모리 셀 어레이(300)의 타겟 페이지에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 타겟 페이지로부터 독출된 데이터에 대하여 ECC 디코딩을 수행할 수 있다. ECC 엔진(400)은 ECC 디코딩의 수행 결과에 따라 독출된 데이터에서 에러가 검출되는 경우 검출된 에러에 관련된 에러 정보를 제어 로직 회로(210)에 제공할 수 있다.
제어 로직 회로(210)는 에러 정보를 포함하는 에러 패턴 정보에 기초하여 전압 생성기(700)가 생성하는 구동 전압들(VLA1, VLA2)의 레벨이 조절되도록 전압 생성기(700)를 제어할 수 있다. 전압 생성기(700)는 제어 로직 회로(210)의 제어에 따라 구동 전압들(VLA1, VLA2)을 생성하고, 구동 전압들(VLA1, VLA2)을 감지 증폭기(280)에 제공할 수 있다. 구동 전압들(VLA1, VLA2)의 레벨이 조절되면, 감지 증폭기(280)가 수행하는 센싱 동작 및 리스토어 동작에서 감지 증폭기(280)의 동작 마진이 증가될 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 반도체 메모리 장치를 나타낸다.
도 2를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 메모리 셀 어레이(300), 어드레스 레지스터(220), 로우 디코더(261), 칼럼 디코더(271), 입출력 게이팅 회로(290), 입출력 감지 증폭기(286), ECC 엔진(400), 데이터 입출력 버퍼(296) 및 전압 생성기(700)를 포함할 수 있다.
메모리 셀 어레이(300)는 워드라인(WL)과 비트라인(BL) 사이에 연결되는 메모리 셀(MC)과 비트라인(BL)과 상보 비트라인(BLB)에 연결되는 감지 증폭기(280)를 포함할 수 있다. 메모리 셀(MC)은 워드라인(WL)과 비트라인(BL)에 연결되는 셀 트랜지스터(CT) 및 셀 트랜지스터(CT)와 접지 전압 사이에 연결되는 셀 커패시터(CC)를 포함할 수 있다. 메모리 셀(MC)은 멀티-비트 데이터 또는 싱글 비트 데이터를 저장할 수 있고, 멀티-비트 데이터를 저장하는 경우, 멀티-비트 데이터 각각의 용량에 해당하는 전하량으로 즉, 셀 전압(Vcell)으로 리프레시될 수 있다. 즉 메모리 셀(MC)은 2-비트 데이터를 특정하는 크기를 가지는 셀 전압(Vcell)을 저장할 수 있다.
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 인가되는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 반도체 메모리 장치(200)의 동작을 제어하는 제어 신호들을 생성한다. 특히 제어 로직 회로(210)는 입출력 게이팅 회로(290)를 제어하는 제1 제어 신호(CTL11), ECC 엔진(400)을 제어하는 제2 제어 신호(CTL12) 및 전압 생성기(700)를 제어하는 제3 제어 신호(CTL13)를 생성한다. 제어 로직 회로(210)는 에러 패턴 정보 레지스터(580)를 포함할 수 있다.
어드레스 레지스터(220)는 도 1의 메모리 컨트롤러(100)로부터 어드레스(ADDR)를 수신하고, 로우 어드레스(ROW_ADDR)는 로우 디코더(261)에 제공하고 칼럼 어드레스(COL_ADDR)를 제공할 수 있다. 로우 디코더(261)는 로우 어드레스(ROW_ADDR)를 디코딩하여 대응되는 메모리 셀(MC)의 워드라인(WL)을 활성화시키고, 칼럼 디코더(271)는 대응되는 메모리 셀(MC)의 비트라인(BL)을 선택한다.
입출력 게이팅 회로(290)는 입출력 감지 증폭기(286)와 ECC 엔진(400) 사이에 연결된다. 입출력 감지 증폭기(286)는 메모리 셀 어레이(300)로부터 독출된 데이터를 감지 및 증폭하여 입출력 게이팅 회로(290)에 제공한다.
ECC 엔진(400)은 기입 데이터에 대하여 ECC 인코딩을 수행하여 코드워드(CW)를 입출력 게이팅 회로(290)에 제공하고, 코드워드(CW)에 대하여 ECC 디코딩을 수행하여 메인 데이터(MD)를 데이터 입출력 버퍼(296)에 제공하고, ECC 디코딩의 수행 결과 독출된 데이터에서 에러가 검출되는 경우, 에러 발생 신호(EGS)을 포함하는 에러 정보(EINF)를 제어 로직 회로(210)에 제공한다. 에러 정보(EINF)능 에러의 개수, 에러의 발생 위치 등에 관한 정보를 포함할 수 있다.
데이터 입출력 버퍼(296)는 메모리 컨트롤러(100)로부터 클럭 신호(CLK)와 메인 데이터(MD)를 수신하고, 메인 데이터(MD)를 ECC 엔진(400)에 제공하고, ECC 엔진(400)으로부터 제공받은 에러가 정정된 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
제어 로직 회로(210)는 에러 정보(EINF)에 기초하여 에러가 발생된 어드레스에 해당하는 페이지 또는 서브 페이지에 관련된 에러 정보를 누적하여 에러 패턴 정보 레지스터(580)에 기록한다. 에러 패턴 정보 레지스터(580)에 누적된 에러 정보는 에러가 발생된 페이지의 에러 패턴 또는 경향을 나타낼 수 있다. 제어 로직 회로(210)는 에러 패턴 정보 레지스터(580)에 저장된 에러 패턴 정보에 기초하여 전압 생성기(700)를 제어하여 구동 전압들(VLA1, VLA2) 및 프리차지 전압(VBL)의 레벨이 조절되도록 한다.
전압 생성기(700)는 전압들(VCC, VSS)에 기초하여 구동 전압들(VLA1, VLA2) 및 프리차지 전압(VBL)을 생성하고, 제3 제어 신호(CTL13)에 기초하여 구동 전압들(VLA1, VLA2) 및 프리차지 전압(VBL) 중 적어도 일부의 레벨을 조절하고, 구동 전압들(VLA1, VLA2) 및 프리차지 전압(VBL)을 감지 증폭기(280)에 제공한다.
반도체 메모리 장치(200)는 빅팀 어드레스 생성기(560) 및 스크러빙 제어 회로(500)를 더 포함할 수 있다. 제어 로직 회로(210)는 제4 제어 신호(CTL14)를 빅팀 어드레스 생성기(560)에 제공하고, 제5 제어 신호(CTL15)를 스크러빙 제어 회로(500)에 제공할 수 있다.
빅팀 어드레스 검출기(560)는 로우 어드레스(ROW_ADDR)에 기초하여 메모리 셀 어레이(300)의 제1 메모리 영역에 대한 액세스 횟수를 카운트하고, 상기 카운트된 액세스 횟수가 임계값에 도달하는 경우, 상기 제1 메모리 영역에 인접한 적어도 하나의 이웃 메모리 영역의 빅팀 어드레스(VCT_ADDR)를 생성할 수 있다. 빅팀 어드레스 검출기(560)는 빅팀 어드레스(VCT_ADDR)를 스크러빙 제어 회로(500) 내에 포함되는 어드레스 저장 테이블에 저장할 수 있다.
스크러빙 제어 회로(500)는 어드레스 저장 테이블에 저장된 빅팀 어드레스(VCT_ADDR)와 관련된 코드워드의 어드레스를 위크 코드워드 어드레스(WCADDR)로 출력할 수 있다. 위크 코드워드 어드레스(WCADDR)는 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 포함할 수 있다. 스크러빙 제어 회로(500)는 위크 코드워드 로우 어드레스(WCRA) 및 위크 코드워드 칼럼 어드레스(WCCA)를 로우 디코더(261)와 칼럼 디코더(271)에 각각 제공할 수 있다.
제어 로직 회로(210)는 에러가 검출된 타겟 페이지의 어드레스를 에러 어드레스(EADDR)로서 스크러빙 제어 회로(500)에 제공할 수 있다. 제어 로직 회로(210)는 상기 에러가 검출된 타겟 페이지의 서브 페이지에 대하여 스크러빙 동작이 수행되도록 ECC 엔진(400)을 제어할 수 있다. ECC 엔진(400)은 상기 서브 페이지의 데이터를 독출하고, 독출된 데이터의 에러를 정정하고, 정정된 데이터를 상기 서브 페이지의 메모리 위치에 재기입하여 상기 스크러빙 동작을 수행할 수 있다.
도 3은 도 2의 반도체 메모리 장치에서 메모리 셀과 감지 증폭기를 나타낸다.
도 3을 참조하면, 감지 증폭기(280)는 비트라인쌍(BL, BLB)을 통하여 메모리 셀(MC) 및 등화 회로(160)와 연결된다. 등화 회로(160)는 제1 내지 제3 트랜지스터들(161~163)을 포함한다. 제1 내지 제3 트랜지스터들(161~163)은 등화 신호(PEQ)에 응답하여 비트라인(BL)과 상보 비트라인(BLB)을 프리차지 전압(VBL)으로 등화시킨다. 등화 신호(PEQ)는 프리차지 커맨드에 따라 제어 로직 회로(210)에서 제공될 수 있다. 프리차지 전압(VBL)은 감지 증폭기(280)를 구동하는 전원 전압 레벨의 반에 해당하는 레벨로 설정될 수 있다.
감지 증폭기(280)는 오픈 비트라인 구조로 메모리 셀(MC)과 연결된다. 오픈 비트라인 구조는 비트라인쌍(BL, BLB)의 각 비트라인이 서로 다른 인접한 메인 셀 블록(205, 207)에 분리되어 위치하는 구조이다. 선택된 메모리 셀(MC)의 워드라인(WL)이 인에이블되면 선택된 비트라인(BL)을 통해 메모리 셀(MC)의 데이터를 독출하거나 기입할 수 있다. 이 때, 선택된 비트라인(BL)에 메모리 셀(MC)의 데이터가 액세스되는 동안, 상보 비트라인(BLB)에는 선택된 메모리 셀이 존재하지 않기 때문에 기준 전압 레벨로서 프리차지 전압(VBL) 레벨을 유지한다. 이에 따라, 감지 증폭기(280)는 비트라인(BL)을 통하여 차지 셰어링되는 전하를 이용하여 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 수 있다.
감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 조합의 MSB(제1 비트) 및 LSB 데이터(제2 비트)로서 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다. 감지 증폭기(280)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 감지 증폭기(280)의 제1 센싱 비트라인쌍(도 5 SBL1, SBLB1) 각각의 비트라인 커패시턴스, 그리고 이들 커패시턴스들의 변화를 이용하여 제1 내지 제3 차지 셰어링 동작들을 수행할 수 있다. 감지 증폭기(280)는 제1 내지 제3 차지 셰어링 동작들을 수행하여 MSB 및 LSB 데이터를 센싱하고 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
감지 증폭기(280)는 제3 차지 셰어링 동작을 수행하여 센싱된 MSB 및 LSB 데이터를 결합할 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
도 4는 도 3의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 4를 참조하면, 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 조합으로 나타낼 수 있다. 셀 전압(Vcell)은 ″00″, ″01″, ″10″, ″11″ 비트 조합으로 나타낼 수 있다. 예시적으로, 전원 전압이 1V인 경우, 각 비트 조합들 사이는 330~340mV 정도의 전압 차를 갖도록 설정될 수 있다. 즉, 0V의 셀 전압(Vcell)은 비트 조합 ″00″을 나타내고, 0.33V의 셀 전압(Vcell)은 비트 조합 ″01″을 나타내고, 0.67V의 셀 전압(Vcell)은 비트 조합 ″10″을 나타내고, 1.0V의 셀 전압(Vcell)은 비트 조합 ″11″을 나타낼 수 있다.
실시예에 있어서, ″00″, ″01″, ″10″, ″11″ 비트 조합을 나타내는 셀 전압(Vcell)의 레벨을 달라질 수 있다.
메모리 셀(MC)의 MSB 데이터(제1 비트)를 센싱하는 감지 증폭기(280)에서, 셀 커패시터(CC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(도 5의 HBL)에 저장된 전하 사이에서 제1 차지 셰어링 동작이 수행되면, 비트라인(BL) 홀딩 비트라인(HBL)은 소정의 MSB 전압(VMSB)으로 잡힌다(capture). 비트라인(BL)은 프리차지 전압(VBL) 레벨, 즉 0.5V에서 MSB 전압(VMSB)으로 천이할 수 있다.
예시적으로, 비트 조합 ″00″의 0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.35V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″01″의 0.33V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.45V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″10″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.55V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″11″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.66V 정도의 MSB 전압(VMSB)로 잡힐 수 있다.
제1 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.35V, 0.45V, 0.55V, 0.65V 정도의 MSB 전압(VMSB)로 잡힌다. 이 때, 상보 비트라인(BLB)은 0.5V의 프리차지 전압(VBL) 레벨을 유지할 것이다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 MSB 전압(VMSB)은 0.5V의 상보 비트라인 전압(VBLB) 대비 전압차, 즉, -150mV, -50mV, 50mV, 150mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 MSB 전압(VMSB)이 MSB 전압(VMSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는다는 것을 의미하고, MSB 전압(VMSB)은 셀프-레퍼런스로서 작용한다고 볼 수 있다.
메모리 셀(MC)의 LSB 데이터를 센싱하는 감지 증폭기(280)에서, 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(도 5의 HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하는 제2 차지 셰어링 동작이 수행되면, 선택된 비트라인(BL)은 소정의 LSB 전압(VLSB)으로 잡힌다. 선택된 비트라인(BL)은 MSB 전압(VMSB)에서 LSB 전압(VLSB)으로 천이할 수 있다.
예시적으로, 비트 조합 ″00″의 0.35V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.45V 정도의 LSB 전압(VLSB)으로 잡힐 수 있다. 이 때, 상보 비트라인(BLB)의 전압 레벨은 0.5V 정도의 상보 비트라인 전압(VBLB)으로 잡힐 수 있다. 비트 조합 ″01″의 0.45V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.45V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다. 비트 조합 ″10″의 0.55V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.55V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다. 비트 조합 ″11″의 0.65V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.55V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.5V로 잡힐 수 있다.
제2 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.45V, 0.45V, 0.55V, 0.55V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.5V 정도로 잡힌다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 LSB 전압(VLSB)은 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉 -50mV, -50mV, 50mV, 50mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB)이 LSB 전압(VLSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는 셀프 레퍼런스로 작용한다는 것을 의미한다.
도 5는 본 발명의 실시예에 따른 도 3의 감지 증폭기를 나타낸다.
도 5를 참조하면, 감지 증폭기(280)는 감지 증폭 회로(281), 래치 회로(283), 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb), 누설 방지 스위치(SWpl) 및 제1 내지 제6 스위치들(SW1~SW6)로 구성되는 스위칭 회로를 포함한다.
감지 증폭 회로(281)는 제1 센싱 신호(LA1)과 제2 센싱 신호(LAB1)에 연결되고, 피모스 트랜지스터들(P11, P12)과 엔모스 트랜지스터들(N11, N12)을 포함한다. 제1 및 제2 센싱 신호들(LA1, LAB1) 각각은 감지 증폭기(280)의 동작을 제어하는 제어 로직 회로(210)의 제어에 따라 전압 생성기(700)로부터 제1 전원 전압(VINTA1), 접지 전압(VSS) 또는 프리차지 전압(VBL)이 인가될 수 있다. 제1 전원 전압(VINTA1), 접지 전압(VSS) 또는 프리차지 전압(VBL)은 제1 구동 전압 세트에 포함될 수 있다. 감지 증폭 회로(281)는 메모리 셀(MC)에 저장된 멀티-비트 데이트의 제1 비트 및 제2 비트를 순차적으로 센싱할 수 있다.
피모스 트랜지스터(P11)의 일단은 제1 센싱 신호(LA1)의 라인과 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 제1 상보 센싱 비트라인(SBLB1)과 연결된다. 피모스 트랜지스터(P12)의 일단은 제1 센싱 신호(LA1)의 라인과 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 제1 센싱 비트라인(SBL1)과 연결된다. 엔모스 트랜지스터(N11)의 일단은 누설 방지 스위치(SWpl)에 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 홀딩 비트라인(HBL)과 연결된다. 엔모스 트랜지스터(N12)의 일단은 누설 방지 스위치(SWpl)에 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 상보 홀딩 비트라인(HBLB)과 연결된다.
비트라인 스위치(SWa)는 비트라인(BL)과 홀딩 비트라인(HBL) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 상보 비트라인 스위치(SWb)는 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 누설 방지 스위치(SWpl)는 제1 및 제2 엔모스 트랜지스터(N11, N12)의 일단들과 제2 센싱 신호(LAB1)의 라인 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
제1 스위치(SW1)은 홀딩 비트라인(HBL)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제2 스위치(SW2)은 상보 홀딩 비트라인(HBLB)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제3 스위치(SW3)은 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제4 스위치(SW4)은 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
래치 회로(283)는 제3 센싱 신호(LA2)과 제4 센싱 신호(LAB2)에 연결되고, 피모스 트랜지스터들(P21, P22)과 엔모스 트랜지스터들(N21, N22)을 포함한다. 제3 및 제4 센싱 신호들(LA2, LAB2) 각각은 감지 증폭기(280)의 동작을 제어하는 제어 로직 회로(210)의 제어에 따라 전압 생성기(700)로부터 제2 전원 전압(VINTA2), 접지 전압(VSS), 음전압(VBB2) 또는 프리차지 전압(VBL)이 인가될 수 있다. 제2 전원 전압(VINTA2), 접지 전압(VSS), 음전압(VBB2) 또는 프리차지 전압(VBL)은 제2 구동 전압 세트에 포함될 수 있다. 래치 회로(283)는 감지 증폭기(281)로부터 센싱된 제1 비트를 제공받아 저잘할 수 있다.
피모스 트랜지스터(P21)의 일단은 제3 센싱 신호(LA2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 피모스 트랜지스터(P22)의 일단은 제3 센싱 신호(LA2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다. 엔모스 트랜지스터(N21)의 일단은 제4 센싱 신호(LAB2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 엔모스 트랜지스터(N22)의 일단은 제4 센싱 신호(LAB2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.
제5 스위치(SW5)는 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다. 제6 스위치(SW6)는 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2) 사이에 연결되고, 제어 로직 회로(210)의 제어에 따라 턴온 또는 턴오프된다.
도 6은 도 5에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.
도 6을 참조하면, S110 단계에서, 감지 증폭기(280)는 프리-차지 동작을 수행하여 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 신호들(LA1, LAB1) 및 제3 및 제4 센싱 신호들(LA2, LAB2)을 프리차지 전압(VBL)으로 프리차지한다.
S120 단계에서, 감지 증폭기(280)는 오프셋 제거 동작을 수행한다. 도 3에서 설명된 오픈 비트라인 구조의 감지 증폭기(280)에서, 공정 변이, 온도 또는 트랜지스터들의 문턱 전압 차이 등과 같은 노이즈가 비트라인쌍(BL, BLB)의 각 비트라인에 서로 다르게 나타날 수 있다. 이러한 비트라인쌍(BL, BLB)의 서로 다른 노이즈들은 감지 증폭기(280)의 센싱 동작시 오프셋 노이즈로 작용하여 감지 증폭기(280)의 유효 센싱 마진을 감소시킬 수 있다. 이에 따라, 감지 증폭기(280)는 유효 센싱 마진을 향상시키기 위하여 센싱 동작에 앞서서 오프셋 제거 동작을 수행한다.
S130 단계에서, 감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)(제1 비트)를 센싱한다. MSB 센싱 동작은 메모리 셀(MC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생되는 제1 차지 세어링 동작을 포함할 수 있다.
감지 증폭기(280)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 MSB 전압(VMSB)과 상보 비트라인(BLB)의 상보 비트라인 전압(VBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 MSB 데이터를 래치할 수 있다.
S140 단계에서, 감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)(제 2비트)를 센싱할 수 있다. LSB 센싱 동작은 제2 차지 셰어링 동작을 포함할 수 있다.
감지 증폭기(280)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 LSB 전압(VLSB)과 상보 비트라인 전압(VBLB) 및 상보 홀딩 비트라인(HBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 LSB 데이터를 래치할 수 있다.
S150 단계에서, 감지 증폭기(280)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 재기입하는 리스토어 동작을 수행한다. 리스토어 동작은 제3 차지 셰어링 동작을 포함할 수 있다.
MSB 및 LSB 데이터의 센싱 동작(S130, S140)에 의해, 비트라인(BL) 및 홀딩 비트라인(HBL)에는 해당 로직 레벨의 LSB 데이터가 저장되어 있고, 제1 센싱 비트라인(SBL1), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)에는 해당 로직 레벨의 MSB 데이터가 저장되어 있다.
제3 차지 셰어링 동작은 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 수행될 수 있다. 제3 차지 셰어링 동작에 의해 센싱된 MSB 및 LSB 데이터가 결합될 수 있다. 감지 증폭기(280)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
도 7a 내지 도 7k는 도 5에 도시된 감지 증폭기의 동작을 설명하기 위한 등가 회로들이다. 도 8은 도 7a 내지 도 7k에 도시된 등가 회로들의 동작에 따른 타이밍 다이어그램이다. 도면의 간결성을 위하여, 도 7a 내지 도 7k에서 턴온되는 스위치는 단락으로 도시되고 턴오프되는 스위치는 오픈으로 도시된다. 도 7a 내지 도 7k는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell), 즉 2-비트 데이터 “01”을 센싱하는 감지 증폭기의 동작을 상세하게 설명한다.
프리-차지 동작
도 7a 및 도 8의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 신호들(LA1, LAB1) 및 제3 및 제4 센싱 신호들(LA2, LAB2)을 프리차지 전압(VBL)으로 프리차지한다.
예시적으로, 도 2의 등화 회로(160)에 의해 비트라인(BL)과 상보 비트라인(BLB)은 프리차지 전압(VBL)으로 충전될 수 있다. 프리-차지 동작에서, 감지 증폭 회로(281)와 래치 회로(283)는 오프 상태들이고, 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 누설 방지 스위치(SWpl)는 턴온 상태들이고, 제1 내지 제6 스위치들(SW1~SW6)은 턴오프 상태들이다. 이하에서, 감지 증폭 회로(281)가 오프 상태이면 제1 및 제2 센싱 신호들(LA1, LAB1)로 프리차지 전압(VBL)이 인가되고, 래치 회로(283)는 오프 상태이면 제3 및 제4 센싱 신호들(LA2, LAB2)로 프리차지 전압(VBL)이 인가될 것이다.
오프셋 제거 동작
도 6, 도 7b 및 도 8의 T1 시점을 참조하면, S120 단계에서, 감지 증폭기(280)는 오프셋 제거 동작을 수행한다. 감지 증폭기(280)의 유효 센싱 마진을 향상시키기 위하여, 감지 증폭기(280)는 감지 증폭 회로(281)를 온시키고 제1 및 제2 스위치들(SW1, SW2)을 턴온시켜 오프셋 제거 동작을 수행한다. 감지 증폭 회로(281)의 제1 센싱 신호(LA1)로 제1 전원 전압(VINTA1)이 인가되고, 제2 센싱 신호(LAB1)로 접지 전압(VSS)이 인가된다.
감지 증폭 회로(281)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 이 전압 차이는 오프셋 노이즈에 따른 오프셋 전압으로 해석될 수 있다. 이는 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(280)의 오프셋 노이즈가 제거된다는 것을 의미한다. 즉, 감지 증폭기(280)는 오프셋 제거 동작을 통하여 오프셋을 보상할 수 있다.
제1 차지 셰어링 동작
도 7c 및 도 8의 T2 시점을 참조하면, 감지 증폭기(280)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 감지 증폭기(280)는 감지 증폭 회로(281)를 오프시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시킨다. 이 때, 메모리 셀(MC)과 연결된 워드라인(WL)이 인에이블되고, 메모리 셀(MC)의 커패시터에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBl)에 저장된 전하 사이에 차지 세어링이 발생된다.
메모리 셀(MC)에 0.33V의 셀 전압(Vell)이 저장된 경우, 차지 셰어링 동작시 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE) 레벨에서 소정의 레벨만큼 감소할 것이다. 즉, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 0.5V에서 0.45V 정도로 감소한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.
차지 홀딩 동작
도 7d 및 도 8의 T3 시점을 참조하면, 감지 증폭기(280)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 감지 증폭기(280)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴오프시킨다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.45V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.
최상위 비트(MSB) 센싱 동작
도 7e 및 도 8의 T4 시점을 참조하면, 감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다. 감지 증폭기(280)는 감지 증폭 회로(281)를 온시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 MSB 센싱 동작을 수행한다. 감지 증폭 회로(281)의 제1 센싱 신호(LA1)로 제1 전원 전압(VINTA1)이 인가되고, 제2 센싱 신호(LAB1)로 접지 전압(VSS)이 인가된다. 제3 스위치(SW3)에 의해 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1)이 연결되고, 제4 스위치(SW4)에 의해 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1)이 연결된다.
감지 증폭 회로(281)는, 엔모스 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.45V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 “1” 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 “0” 레벨로 하강시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 “1” 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 “0” 레벨로 하강될 것이다.
제1 최상위 비트(MSB) 래치 동작
도 7f 및 도 8의 T5 시점을 참조하면, 감지 증폭기(280)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다. 감지 증폭기(280)는 감지 증폭 회로(281)를 오프시키고, 래치 회로(283)를 온시키고, 누설 방지 스위치(SWpl)를 턴오프시키고, 제5 및 제6 스위치들(SW5, SW6)을 턴온시켜, 제1 MSB 래치 동작을 수행한다. 래치 회로(283)의 제3 센싱 신호(LA2)로 제2 전원 전압(VINTA2)이 인가되고, 제4 센싱 신호(LAB2)로 접지 전압(VSS)이 인가된다. 제5 스위치(SW5)에 의해 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2)이 연결되고, 제6 스위치(SW6)에 의해 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2)이 연결된다. 누설 방지 스위치(SWpl)는 온 상태의 래치 회로(283)의 동작을 방해하는 누설 전류 경로를 차단하기 위하여 턴오프될 수 있다.
래치 회로(283)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 “1” 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 “0” 레벨로 하강시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 “1” 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 “0” 레벨이 될 것이다.
제2 최상위 비트(MSB) 래치 동작
도 7g 및 도 8의 T6 시점을 참조하면, 감지 증폭기(280)는 제2 MSB 래치 동작을 수행한다. 감지 증폭기(280)는 제3 내지 제6 스위치들(SW3~SW6)을 턴오프시켜 제2 MSB 래치 동작을 수행한다. 제2 센싱 비트라인(SBL2)의 전압은 로직 “1” 레벨을 유지하고, 제2 상보 센싱 비트라인(SBLB2)의 전압은 로직 “0” 레벨을 유지하고, 제1 센싱 비트라인(SBL1)의 전압은 로직 “1” 레벨을 유지하고, 제1 상보 센싱 비트라인(SBLB1)의 전압은 로직 “0” 레벨을 유지하고, 홀딩 비트라인(HBL)의 전압은 로직 “0” 레벨을 유지하고, 상보 홀딩 비트라인(HBLB)의 전압은 로직 “1” 레벨을 유지할 것이다. 래치 회로(283)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 “0” 레벨이 래치될 수 있다.
제2 차지 셰어링 동작
도 7h 및 도 8의 T7 시점을 참조하면, 감지 증폭기(280)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다. 감지 증폭기(280)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴온시킨다.
비트라인 스위치(SWa) 및 제1 스위치(SW1)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)이 연결되고, 상보 비트라인 스위치(SWb) 및 제2 스위치(SW2)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다.
비트라인(BL)에 저장된 전하, 홀딩 비트라인(HBL)에 저장된 전하, 그리고 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에 차지 셰어링이 발생되고, 상보 비트라인(BLB)에 저장된 전하, 상보 홀딩 비트라인(HBLB)에 저장된 전하 및 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에 차지 셰어링이 발생된다.
제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.5V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.45V 정도 잡힌다.
최하위 비트(LSB) 센싱 동작
도 7i 및 도 8의 T8 시점을 참조하면, 감지 증폭기(280)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다. 감지 증폭기(280)는 감지 증폭 회로(281)를 온시키고, 누설 방지 스위치(SWpl)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 LSB 센싱 동작을 수행한다.
감지 증폭 회로(281)의 제1 센싱 신호(LA1)로 제1 전원 전압(VINTA1)이 인가되고, 제2 센싱 신호(LAB1)로 접지 전압(VSS)이 인가된다. 비트라인 스위치(SWa) 및 제3 스위치(SW3)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다. 상보 비트라인 스위치(SWb) 및 제4 스위치(SW4)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 센싱 비트라인(SBL1)이 연결된다.
감지 증폭 회로(281)는, 피모스 및 엔모스 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.5V의 비트라인(BL) 전압과 피모스 및 엔모스 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.45V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 “0” 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 “1” 레벨로 상승시킬 수 있다.
제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 “0” 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 “1” 레벨로 상승될 것이다. 감지 증폭 회로(281)의 제1 상보 센싱 비트라인(SBLB1)에는 메모리 셀(MC)의 LSB 데이터로서 로직 “1” 레벨이 래치될 수 있다.
최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작
도 7j 및 도 8의 T9 시점을 참조하면, 감지 증폭기(280)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. 감지 증폭기(280)는 제1 감지 증폭 회로(281)를 오프시키고, 누설 방지 스위치(SWpl)를 턴오프시키고, 제2 스위치(SW2)를 턴온시키고, 제3 스위치(SW3)를 턴오프시키고, 제6 스위치(SW6)을 턴온시켜 센싱된 MSB 및 LSB 데이터를 결합할 수 있다.
래치 회로(283)의 제2 상보 센싱 비트라인(SBLB2)은 로직 “0” 레벨의 MSB 데이터를 래치하고 있고, 감지 증폭 회로(281)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 “1” 레벨의 LSB 데이터를 래치하고 있다.
상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 래치 회로(283)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 “0” 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 “0” 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 “1” 레벨을 유지할 것이다.
제3 차지 셰어링 동작
도 7k 및 도 8의 T10 시점을 참조하면, 감지 증폭기(280)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. 감지 증폭기(280)는 래치 회로(283)를 오프시키고, 제1 및 제3 스위치들(SW1, SW3)을 턴온시키고, 제6 스위치(SW6)을 턴오프시켜 제3 차지 셰어링 동작을 수행할 수 있다. 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 제1 내지 제4 스위치들(SW1~SW4)에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)이 연결될 수 있다.
감지 증폭기(280)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.33V 정도의 레벨이 된다. 비트라인(BL)은 로직 “1” 레벨에서 0.33V로 하강되고, 0.33V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.
상술한 감지 증폭기(280)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.
도 9 내지 도 11은 각각 메모리 셀에 저장된 멀티-비트 데이트를 센싱하는 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 9는 메모리 셀에 저장된 0v의 셀 전압에 대응되는 2-비트 데이터 “00”을 센싱하는 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 9의 타이밍도는 셀 전압(Vcell)이 0V이고 이에 따라 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압이 변경된다는 것을 제외하고는 도 8의 타이밍도와 유사하다.
도 10은 메모리 셀에 저장된 0.67V의 셀 전압에 대응되는 2-비트 데이터 “10”을 센싱하는 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 10의 타이밍도는 셀 전압(Vcell)이 0.67V이고 이에 따라 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압이 변경된다는 것을 제외하고는 도 8의 타이밍도와 유사하다.
도 11은 메모리 셀에 저장된 1.0V의 셀 전압에 대응되는 2-비트 데이터 “11”을 센싱하는 감지 증폭기의 동작을 설명하는 타이밍도이다.
도 11의 타이밍도는 셀 전압(Vcell)이 1.0V이고 이에 따라 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압이 변경된다는 것을 제외하고는 도 8의 타이밍도와 유사하다.
도 12는 본 발명의 실시예들에 따른 도 2의 ECC 엔진을 나타낸다.
도 12를 참조하면, ECC 엔진(400)은 멀티플렉서(410), 인코딩/디코딩 로직(420), 버퍼부(440) 및 데이터 정정기(460)를 포함할 수 있다. 버퍼부(440)는 제1 내지 제4 버퍼들(441~444)을 포함할 수 있다.
멀티플렉서(410)는 제1 선택 신호(SS1)에 응답하여 기입 동작에서는 기입 데이터(WMD)를 인코딩/디코딩 로직(420)에 제공하고, 독출 동작에서는 버퍼(442)로부터 제공되는 독출 데이터(RMD)를 인코딩/디코딩 로직(420)에 제공할 수 있다. 버퍼들(441, 443)은 모드 신호(MS)에 응답하여 기입 동작에서 활성화되고, 기입 데이터(WMD)와 패리티 데이터(PRT)를 입출력 게이팅 회로(290)에 제공할 수 있다. 버퍼들(442, 444)은 모드 신호(MS)에 응답하여 독출 동작에서 활성화되고, 버퍼(442)는 독출 데이터(RMD)를 멀티플렉서(410)와 데이터 정정기(460)에 제공하고, 버퍼(444)는 패리티 데이터(PRT)를 인코딩/디코딩 로직(420)에 제공할 수 있다.
인코딩/디코딩 로직(420)은 기입 동작에서는 기입 데이터(WMD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터(PRT)를 버퍼(443)에 제공할 수 있다. 인코딩/디코딩 로직(420)은 독출 동작에서는 버퍼(444)로부터 제공되는 패리티 데이터(PRT)를 기초로 멀티플렉서(410)로부터 제공되는 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행하여 신드롬 데이터(SDR)를 데이터 정정기(460)에 제공할 수 있다. 데이터 정정기(460)는 엔진(420)으로부터 제공되는 신드롬 데이터(SDR)에 기초하여 독출 데이터(RMD)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 제공하고, 에러가 검출되는 경우 에러 발생 신호(EGS)를 포함하는 에러 정보(EINF)를 제어 로직 회로(210)에 제공할 수 있다. 제1 선택 신호(SS1) 및 모드 신호(MS)는 제2 제어 신호(CTL12)에 포함될 수 있다.
도 13은 도 12에서 인코딩/디코딩 로직을 나타낸다.
도 13을 참조하면, 인코딩/디코딩 로직(420)은 패리티 생성기(421), 체크 비트 생성기(423) 및 신드롬 생성기(430)를 포함할 수 있다.
패리티 생성기(421)는 배타적 오어 게이트 어레이를 이용하여 기입 데이터(WMD)를 기초로 패리티 데이터(PRT)를 생성할 수 있다. 체크 비트 생성기(423)는 독출 데이터(RMD)를 기초로 체트 비트들(CHB)을 생성할 수 있다. 신드롬 생성기(430)는 독출 데이터(RMD)를 기초로 한 체크 비트들(CHB)과 버퍼(444)로부터 제공되는 패리티 데이터(PRT)를 기초로 신드롬 데이터(SDR)를 생성할 수 있다.
도 14는 도 12에서 데이터 정정기의 구성을 나타낸다.
도 14를 참조하면, 데이터 정정기(460)는 신드롬 디코더(461), 비트 반전기(463) 및 멀티플렉서로 구현되는 선택 회로(465)를 포함할 수 있다.
신드롬 디코더(461)는 신드롬 데이터(SDR)를 디코딩하여 상기 적어도 하나의 에러의 위치를 나타내는 디코딩 신호(DS)와 상기 적어도 하나의 에러의 수에 따른 로직 레벨을 가지는 선택 신호(SS2) 및 에러 발생 신호(EGS)를 포함하는 에러 정보(EINF)를 생성할 수 있다. 비트 반전기(463)는 디코딩 신호(DS)에 응답하여 적어도 하나의 에러 비트를 반전시킬 수 있다. 선택 회로(465)는 선택 신호(SS2)에 응답하여 독출 데이터(RMD)와 비트 반전기(463)의 출력 중 하나를 정정된 메인 데이터(C_MD)로 제공할 수 있다.
도 15는 기입 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 15에서는 반도체 메모리 장치(200a)가 제어 로직 회로(210), 메모리 셀 어레이(300), 입출력 게이팅 회로(290) 및 ECC 엔진(400)을 포함하는 것으로 도시되어 있다.
도 15를 참조하면, 메모리 셀 어레이(300)는 노멀 셀 어레이(NCA) 및 리던던시 셀 어레이(RCA)를 포함할 수 있다. 노멀 셀 어레이(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 리던던시 셀 어레이(RCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 메인 데이터(MD)를 저장할 수 있다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291d)을 포함할 수 있다.
ECC 엔진(400)은 스위칭 회로들(291a~291d)과 상응하는 제1 데이터 라인들(GIO[0:127]) 및 제2 데이터 라인들(EDBIO[0:7]) 각각을 통하여 연결될 수 있다.
커맨드(CMD)가 기입 커맨드인 경우, 제어 로직 회로(210)는 제2 제어 신호(CTL12)를 ECC 엔진(400)에 인가하고, ECC 엔진(400)은 제2 제어 신호(CTL12)에 응답하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 비트들을 생성하고, 메인 데이터(MD)와 패리티 비트들을 포함하는 코드워드(CW)를 입출력 게이팅 회로(290)에 제공할 수 있다. 제어 로직 회로(210)는 제1 제어 신호(CTL11)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 하나의 서브 페이지에 코드워드(CW)가 저장되도록 할 수 있다.
도 16은 독출 동작에서 도 2의 반도체 메모리 장치를 나타낸다.
도 16에서는 제어 로직 회로(210)가 카운터(214)와 에러 패턴 정보 레지스터(580)를 포함하는 것으로 도시된다.
도 16을 참조하면, 커맨드(CMD)가 독출 동작을 지시하는 경우, 제어 로직 회로(210)는 제1 제어 신호(CTL11)를 입출력 게이팅 회로(290)에 인가하여 제1 뱅크 어레이(310)의 타겟 페이지의 서브 페이지에 저장된 코드워드(RCW)가 ECC 엔진(400)에 제공되도록 할 수 있다.
독출 동작의 경우 ECC 엔진(400)은 제1 메모리 셀 로우의 제1 서브 페이지들의 각각의 코드워드(RCW)에 ECC 디코딩을 수행하고, 코드워드(RCW)가 에러 비트를 포함하는 경우, 에러 비트를 정정하고, 정정된 메인 데이터를 서브 페이지에 재기입하는 스크러빙 동작을 수행한다. 상기 스크러빙 동작을 수행하면서 에러 비트가 검출되는 경우, ECC 엔진(400)은 에러 비트가 검출될 때마다 에러 발생 신호(EGS)를 포함하는 에러 정보(EINF)를 제어 로직 회로(210)에 제공할 수 있고, 제어 로직 회로(210)의 카운터(214)는 에러 발생 신호(EGS)를 카운팅하여 일부 페이지들 각각에 대한 에러의 발생 경향을 나타내는 에러 패턴 정보를 에러 패턴 정보 레지스터(580)에 기록할 수 있다. 리프레시 동작의 경우에도 ECC 엔진(400)은 스크러빙 동작을 수행하여 에러 정보(EINF)를 제어 로직 회로(210)에 제공할 수 있다.
제어 로직 회로(210)는 에러 패턴 정보에 기초하고 제3 제어 신호(CTL13)을 이용하여 전압 생성기(700)를 제어하여 전압 생성기(700)가 제공하는 구동 전압들(VLA1, VLA2)의 레벨을 조절할 수 있다.
도 17은 도 2의 반도체 메모리 장치에서 에러 패턴 정보 레지스터를 나타낸다.
도 17를 참조하면, 에러 패턴 정보 레지스터(580)의 인덱스들(Idx1~Idxu, u는 2 이상의 자연수)은 일부 페이지들 각각의 페이지 에러 정보를 포함할 수 있다. 또한 에러 정보 레지스터(580)는 복수의 칼럼들(581~586)을 포함할 수 있다.
칼럼(581)에는 일부 페이지들 각각의 랭킹 정보(RNK)가 기록될 수 있고, 칼럼(582)에는 일부 페이지들 각각의 어드레스 정보(ADDINF)가 기록될 수 있고, 칼럼(583)에는 일부 페이지들 각각의 에러 발생 횟수(ECNT)가 기록될 수 있고, 칼럼(584)에는 일부 페이지들 각각의 에러를 포함하는 서브 페이지들의 수(FCWCNT)가 기록될 수 있고, 칼럼(585)에는 일부 페이지들 각각의 플래그 정보(FG)가 기록될 수 있다.
어드레스 정보(ADDINF)는 일부 페이지들 각각의 뱅크 그룹 어드레스(BGA), 뱅크 어드레스(BA) 및 로우 어드레스(RA)를 포함할 수 있다. 랭킹 정보(RNK)는 일부 페이지들 각각의 에러 발생 횟수(ECNT)에 기초한 일부 페이지들의 에러 발생 횟수의 순위를 나타낼 수 있다. 플래그 정보(FG)는 해당 페이지가 에러 패턴 정보 레지스터(580)에 처음으로 기록되었는지 여부를 나타낼 수 있다.
도 18은 본 발명의 실시예들에 따른 도 2의 전압 생성기를 나타낸다.
도 18을 참조하면, 전압 생성기(700)는 제1 전압 생성기(710) 및 제2 전압 생성기(730)를 포함할 수 있다. 제1 전압 생성기(710)는 제1 전원 전압(VINTA1), 제2 전원 전압(VINTA2) 및 프리차지 전압(VBL)을 생성하되, 제1 전압 제어 신호(VCTL1)에 기초하여 제1 전원 전압(VINTA1), 제2 전원 전압(VINTA2) 및 프리차지 전압(VBL) 각각의 레벨을 조절할 수 있다.
제2 전압 생성기(730)는 네거티브 전압(VBB2)을 생성하되, 제2 전압 제어 신호(VCTL2)에 기초하여 네거티브 전압(VBB2)의 레벨을 조절할 수 있다. 제1 전압 제어 신호(VCTL1) 및 제2 전압 제어 신호(VCTL2)는 제3 제어 신호(CTL13)에 포함될 수 있다.
도 19는 본 발명의 실시예들에 따른 도 18의 제1 전압 생성기를 나타낸다.
도 19를 참조하면, 제1 전압 생성기(710)는 발진기(711), 차지 펌프(713) 및 전압 분배기(714)를 포함한다. 발진기(713)는 제1 전압 제어 신호(VCTL1)에 응답하여 동작하며, 펄스 신호들을 생성한다. 차지 펌프(713)는 발진기(711)의 펄스 신호들에 응답하여 펌핑 동작을 수행하여 제2 전원 전압(VINTA2)를 생성한다. 전압 분배기(714)는 출력 노드(NO)와 접지 전압 사이에 직렬로 연결되는 복수의 저항들(R1~Rk)를 포함하여 제2 전원 전압(VINTA2)을 분압하여 제1 전원 전압(VINTA1) 및 프리차지 전압(VBL)을 생성한다. 도 19에서 하나의 차지 펌프(713)가 도시되어 있지만, 제1 전압 생성기(710)는 복수의 차지 펌프들을 포함하여 제2 전원 전압(VINTA2), 제1 전원 전압(VINTA1) 및 프리차지 전압(VBL)의 레벨을 개별적으로 조절할 수 있다.
도 18의 제2 전압 생성기(730)의 구성은 도 19의 제1 전압 생성기(710)의 구성과 유사할 수 있다.
도 20은 도 2의 반도체 메모리 장치에서 셀 전압의 변화에 따른 에러 패턴의 경향을 나타낸다.
도 20에서 참조 번호(751)는 감지 증폭기(280)에 상대적으로 길게 연결된 비트라인에 연결된 메모리 셀들에서의 셀 전압의 변화에 따른 에러 패턴의 경향을 나타내고, 참조 번호(753)는 감지 증폭기(280)에 상대적으로 짧게 연결된 비트라인에 연결된 메모리 셀들에서의 셀 전압(Vcell)의 변화에 따른 에러 패턴의 경향을 나타낸다. 도 20을 참조하면, 셀 전압(Vcell)의 일부 특정 영역들에서 에러가 빈번하게 발생함을 알 수 있다.
참조 번호(761)는 감지 증폭기(280)가 센싱 동작을 수행하는 경우를 나타내고 참조 번호(781)는 리스토어 동작을 수행하는 경우를 나타낸다. 참조 번호(762)는 전압 생성기(700)가 프리차지 전압(VBL)의 레벨을 증가시키는 것을 나타내고, 참조 번호(763)는 전압 생성기(700)가 프리차지 전압(VBL)의 레벨을 감소시키는 것을 나타내고, 참조 번호들(764, 765)는 각각 전압 생성기(700)가 제1 전원 전압(VINTA1)의 레벨을 증가/감소시키는 것을 나타내고, 참조 번호들(766, 767)는 각각 전압 생성기(700)가 제1 전원 전압(VINTA1)의 레벨을 증가/감소시키는 것을 나타낸다.
또한 참조 번호(781)는 전압 생성기(700)가 제2 전원 전압(VINTA2)과 네거티브 전압(VBB2)의 차이를 증가시키는 것을 나타내고, 참조 번호(782)는 전압 생성기(700)가 제1 전원 전압(VINTA1)의 레벨을 감소시키는 것을 나타내고, 참조 번호(783)는 전압 생성기(700)가 제1 전원 전압(VINTA1)의 레벨을 감소시키는 것을 나타낸다. 또한 참조 번호(791)는 해당 셀 전압(Vcell)에서 멀티 비트 데이터에 에러가 발생하지 않았음을 나타내고, 또한 참조 번호(792)는 해당 셀 전압(Vcell)에서 멀티 비트 데이터에 에러가 발생하였음을 나타내고, 참조 번호(793)은 메모리 셀(MC)에 리스토어되는 전압의 레벨을 나타낸다.
도 21a 내지 21f는 각각 제어 로직 회로가 에러 패턴 정보에 기초하여 전압 생성기를 제어하여 구동 전압들의 레벨을 조절하는 것을 나타낸다.
도 21a 내지 21f에서 사각형은 해당 비트에 에러가 발생함을 나타낸다.
도 21a 내지 21f를 참조하면, 제어 로직 회로(210)는 에러 패턴 정보 레지스터(580)에 저장된 에러 패턴 정보를 기초하여 제1 구동 전압 세트, 제2 구동 전압 세트 및 프리차지 전압(VBL) 중 적어도 하나의 레벨을 조절하도록 전압 생성기(700)를 제어할 수 있다. 제1 구동 전압 세트는 감지 증폭 회로(281)에 제공되는 제1 전원 전압(VINTA1) 및 접지 전압(VSS)를 포함할 수 있고, 제2 구동 전압 세트는 래치 회로(283)에 제공되는 제2 전원 전압(VINTA2) 및 네거티브 전압(VBB2)를 포함할 수 있다.
도 21a 및 도 21b를 참조하면, 에러 패턴 정보가 타겟 페이지에서 독출된 페이지의 멀티 비트 데이터들 각각의 제2 비트에서 에러가 발생하는 경향을 나타내는 경우, 제어 로직 회로(210)는 제1 전원 전압(VINTA1)의 레벨의 조절되도록 전압 생성기(700)를 제어한다. 타겟 페이지에서 독출된 페이지의 멀티 비트 데이터들 각각이 서로 다른 로직 레벨을 가지는 제1 비트 및 제2 비트를 포함하는 경우, 제어 로직 회로(210)는 제1 전원 전압(VINTA1)의 레벨의 증가되도록 전압 생성기(700)를 제어한다. 타겟 페이지에서 독출된 페이지의 멀티 비트 데이터들 각각이 서로 동일한 로직 레벨을 가지는 제1 비트 및 제2 비트를 포함하는 경우, 제어 로직 회로(210)는 제1 전원 전압(VINTA1)의 레벨의 감소되도록 전압 생성기(700)를 제어한다.
도 21c 및 도 21d를 참조하면, 에러 패턴 정보가 타겟 페이지에서 독출된 페이지의 멀티 비트 데이터들 각각의 제1 비트와 제2 비트 중 동일한 로직 레벨을 가지는 비트에서 에러가 발생하는 경향을 나타내는 경우, 제어 로직 회로(210)는 프리차지 전압(VBL)의 레벨이 조절되도록 전압 생성기(700)를 제어한다. 에러 패턴 정보가 제1 비트와 제2 비트 중 로직 하이 레벨을 가지는 비트에서 에러가 발생함을 나타내는 경우, 제어 로직 회로(210)는 프리차지 전압(VBL)의 레벨이 감소되도록 전압 생성기(700)를 제어한다. 에러 패턴 정보가 제1 비트와 제2 비트 중 로직 로우 레벨을 가지는 비트에서 에러가 발생함을 나타내는 경우, 제어 로직 회로(210)는 프리차지 전압(VBL)의 레벨이 증가되도록 전압 생성기(700)를 제어한다.
도 21e 및 도 21f를 참조하면, 에러 패턴 정보가 타겟 페이지에서 독출된 페이지의 멀티 비트 데이터들 각각의 제1 비트와 제2 비트의 조합들 모두에서 에러가 발생하는 경향을 나타내는 경우, 제어 로직 회로(210)는 제2 전원 전압(VINTA2)와 네거티브 전압(VBB2)의 레벨이 조절되도록 전압 생성기(700)를 제어한다. 에러 패턴 정보가 상기 데이터의 제1 비트와 제2 비트가 서로 동일한 로직 레벨을 가지는 경우, 제2 비트에서 에러가 발생함을 나타내고, 데이터의 제1 비트와 제2 비트가 서로 다른 로직 레벨을 가지는 경우, 상기 제1 비트에서 에러가 발생함을 나타내는 경우, 제어 로직 회로(210)는 제2 전원 전압(VINTA2)와 네거티브 전압(VBB2)의 레벨이 증가되도록 전압 생성기(700)를 제어한다. 에러 패턴 정보가 상기 데이터의 제1 비트와 제2 비트가 서로 동일한 로직 레벨을 가지는 경우, 제1 비트에서 에러가 발생함을 나타내고, 데이터의 제1 비트와 제2 비트가 서로 다른 로직 레벨을 가지는 경우, 상기 제2 비트에서 에러가 발생함을 나타내는 경우, 제어 로직 회로(210)는 제2 전원 전압(VINTA2)와 네거티브 전압(VBB2)의 레벨이 감소되도록 전압 생성기(700)를 제어한다.
도 22는 본 발명의 실시예들에 따른 도 2의 반도체 메모리 장치에서 메모리 셀 어레이의 예를 나타낸다.
도 22를 참조하면, 메모리 셀 어레이(300b)에는 제2 방향(D2)으로 I개, 제1 방향(D1)으로 J개의 서브 어레이 블록(SCB)들이 배치될 수 있다. 서브 어레이 블록(SCB)들 각각에는 복수의 비트라인들과, 복수의 워드라인들과, 비트라인들과 워드라인들이 교차하는 지점에 위치하는 메모리 셀들이 배치될 수 있다.
제2 방향(D2)으로 상기 서브 어레이 블록(SCB)들 사이에 I+1개의 서브 워드라인 드라이버 영역(SWB)들이 배치될 수 있다. 서브 워드라인 드라이버 영역(SWB)에는, 서브 워드라인 드라이버들이 배치될 수 있다. 제1 방향(D1)으로 상기 서브 어레이 블록(SCB)들 사이에 J+1개의 비트라인 감지 증폭기 영역(BLSAB)들이 배치될 수 있다. 상기 비트라인 감지 증폭기 영역(BLSAB)에는 복수의 비트라인 감지 증폭기들이 배치될 수 있다.
서브 워드라인 드라이버 영역(SWB)들과 비트라인 감지 증폭기 영역(BLSAB)들에 인접하여 복수의 컨졍션 영역(CONJ)들이 배치될 수 있다. 상기 컨졍션 영역(CONJ)들 각각에는 전압 생성기가 배치될 수 있다.
도 23은 도 22의 메모리 셀 어레이의 부분을 보다 상세히 나타내는 예이다.
도 22 및 23을 참조하면, 메모리 셀 어레이(300b)의 부분(390)에는 서브 어레이 블록(SCB), 비트라인 감지 증폭기 영역들(BLSA) 서브 워드라인 드라이버 영역들(SWB) 및 컨졍션(conjunction) 영역들(CONJ)이 배치될 수 있다. 컨졍션(conjunction) 영역들(CONJ)에는 전압 생성기들(610, 620, 630, 640)이 배치될 수 있다. 서브 어레이 블록(SCB)은 행 방향(제2 방향(D2))으로 연장되는 복수의 워드라인들(WL1~WL4) 및 열 방향(제1 방향(D1)))으로 연장되는 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)을 포함한다. 서브 어레이 블록(SCB)은 복수의 워드라인들(WL1~WL4)과 복수의 비트라인 쌍들(BL1~BL2, BLB1~BLB2)이 교차하는 지점에 배치되는 메모리 셀들(MC)을 포함한다.
서브 워드라인 드라이버 영역(SWB)들은 워드라인들(WL1~WL4)을 각각 구동하기 위한 서브 워드라인 드라이버들(571, 572, 573, 574)을 포함한다. 도 12에 도시된 바와 같이, 서브 워드라인 드라이버(571, 572, 573, 574)들은 교대로 서브 어레이 블록(SCB)의 좌측과 우측에 배치될 수 있다.
비트라인 감지 증폭기 영역(BLSAB)은 비트라인 쌍들(BL1~BL2, BLB1~BLB2)에 연결되는 비트라인 감지 증폭기들(650, 650a) 및 로컬 감지 증폭기 회로들(680, 690)을 포함한다. 비트라인 감지 증폭기(650)는 비트라인 쌍(BL, BLB)에 감지되는 전압 레벨의 차이를 증폭하고, 증폭된 전압 레벨의 차이를 로컬입출력 라인 쌍(LIO, LIOB)에 제공할 수 있다. 로컬 감지 증폭기 회로(680)는 로컬입출력 라인 쌍(LIO1, LIOB1)과 글로벌 입출력 라인 쌍(GIO1, GIOB1) 사이의 연결을 제어하고, 로컬 감지 증폭기 회로(690)는 로컬 입출력 라인 쌍(LIO2, LIOB2)과 글로벌 입출력 라인 쌍(GIO2, GIOB2) 사이의 연결을 제어한다.
비트라인 감지 증폭기들(650, 650a) 각각은 도 5의 비트라인 감지 증폭기(280)로 구현될 수 있고, 전압 생성기들(610, 620, 630, 640) 각각은 도 18의 전압 생성기(700)로 구현될 수 있다.
도 24는 도 23의 비트라인 감지 증폭기를 나타내는 회로도이다.
도 24의 비트라인 감지 증폭기는 메모리 셀 어레이(300b)에 포함되는 메모리 셀들 각각이 싱글-비트 데이터를 저장할 때 사용될 수 있다.
도 24를 참조하면, 메모리 셀 어레이(300b)에 포함되는 메모리 셀들(660, 670) 각각의 비트라인(BL, BLB)에는 비트라인 감지 증폭기(650)가 연결된다. 비트라인 감지 증폭기(650)는 N 감지 증폭기(651), P 감지 증폭기(652), 프리차지 회로(653), 열 선택 스위치(654a, 654b), NSA 드라이버(655) 및 PSA 드라이버(656)를 포함한다.
N 감지 증폭기(651)는 센싱 동작시 비트라인들(BL, BLB) 중에서 저전위 비트라인을 방전시킨다. N 감지 증폭기(651)는 엔모스 트랜지스터들(NM1, NM2)을 포함할 수 있다. 엔모스 트랜지스터(NM1)의 게이트는 비트라인(BLB)에 연결되고, 엔모스 트랜지스터(NM1)의 드레인은 비트라인(BL)에, 그리고 엔모스 트랜지스터(NM1)의 소스는 센스 인에이블 라인(LAB)에 연결된다. 엔모스 트랜지스터(NM2)의 게이트는 비트라인(BL)에 연결되고, 엔모스 트랜지스터(NM2)의 드레인은 비트라인(BLB)에, 그리고 엔모스 트랜지스터(NM2)의 소스는 센스 인에이블 라인(LAB)에 연결된다.
N 감지 증폭기(651)는 센스 인에이블 라인(LAB)으로 제공되는 접지 전압(VSS)으로 저전위 비트라인을 방전시킨다.
P 감지 증폭기(652)는 센싱 동작시 비트라인들(BL, BLB) 중에서 고전위 비트라인을 전원 전압(VINTA) 레벨로 충전시킨다. P 감지 증폭기(652)는 피모스 트랜지스터들(PM1, PM2)을 포함할 수 있다. 피모스 트랜지스터(PM1)의 게이트는 비트라인(BLB)에 연결되고, 피모스 트랜지스터(PM1)의 소스는 비트라인(BL)에, 그리고 피모스 트랜지스터(PM1)의 드레인은 센스 인에이블 라인(LA)에 연결된다. 피모스 트랜지스터(PM2)의 게이트는 비트라인(BL)에 연결되고, 피모스 트랜지스터(PM2)의 소스는 비트라인(BLB)에, 그리고 피모스 트랜지스터(PM2)의 드레인은 센스 인에이블 라인(LA)에 연결된다.
P 감지 증폭기(652)는 센스 인에이블 라인(LA)으로 제공되는 전원 전압(VDD)으로 비트라인들(BL, BLB) 중에서 고전위 비트라인을 충전시킨다.
이때, 센스 인에이블 라인(LA)으로 PSA 드라이버(656)에서 제공되는 충전 전압(VDD)이 제공된다. 그러면, 전하 셰어링에 의해서 전압이 상승하는 비트라인(BL)에 게이트가 연결된 트랜지스터(PM2)는 턴오프된다.
프리차지 회로(653)는 센싱 동작시에 제어 신호(PEQ)에 응답하여 비트라인들(BL, BLB)의 레벨을 하프 전압(VDD/2) 레벨로 프리차지한다. 제어 신호(PEQ)가 활성화되면, 센싱 동작을 위해서 프리차지 회로(653)는 비트라인 프리차지 전압(VBL)을 비트라인들(BL, BLB)에 공급한다. 프리차지 회로(653)는 엔모스 트랜지스터들(N3, N4, N5)을 포함할 수 있다.
열 선택 스위치들(654a, 654b)는 N 감지 증폭기(651)와 P 감지 증폭기(652)에 의해서 센싱된 데이터를 로컬 입출력 라인 쌍(LIO1, LIOB1)에 연결한다. 예를 들면, 독출 동작시 N 감지 증폭기(651)와 P 감지 증폭기(652)의 센싱 레벨이 안정화되면, 칼럼 선택 라인(CSL)이 활성화된다. 그러면, 열 선택 스위치들(654a, 654b)이 턴온되고, 센싱된 데이터는 로컬 입출력 라인들(LIO, LOIB)로 전달된다. 이때, 로컬 입출력 라인 쌍(LIO1, LOIB1)과 전하가 셰어링되는 시간에 따라 비트라인들(BL, BLB)의 전압이 변동될 수 있다. 열 선택 스위치들(654a, 654b)은 엔모스 트랜지스터들(N6, N7)을 포함할 수 있다.
NSA 드라이버(655)는 N 감지 증폭기(651)의 센스 인에이블 라인(LAB)으로 구동 신호를 제공한다. NSA 드라이버(655)는 제어 로직 회로(210)로부터 제어 신호(LANG)를 제공받는다. NSA 드라이버(655)는 제어 신호(LANG)에 응답하여 센스 인에이블 라인(LAB)을 접지시킨다. NSA 드라이버(655)는 센스 인에이블 라인(LAB)의 전압을 제어하기 위하여 접지 트랜지스터(N1)를 포함한다. PSA 드라이버(656)는 P 감지 증폭기(652)의 센스 인에이블 라인(LA)으로 충전 전압(VINTA)을 제공한다. PSA 드라이버(656)는 피모스 트랜지스터(P1)를 포함할 수 있다. PSA 드라이버(656)는 제어 로직 회로(210)로부터의 제어 신호(LAPG)에 의해서 제어된다. 제어 신호(LAPG)과 제어 신호(LANG)는 상보적인 논리 레벨을 가질 수 있다. 제어 로직 회로(210)는 에러 패턴 정보에 기초하여 전원 전압(VINTA)의 레벨을 조절하도록 전압 생성기(700)를 제어할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 2 내지 도 25를 참조하면, 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기(280)들이 배치되는 메모리 셀 어레이(300)를 구비하는 반도체 메모리 장치(200)의 동작 방법에서는, 메모리 셀 어레이(300)의 타겟 페이지로부터 데이터(코드워드)를 독출한다(S210). ECC 엔진(400)에서 독출된 데이터에 대하여 ECC 디코딩을 수행하여 에러 패턴 정보를 생성한다(S220). 제어 로직 회로(210)는 에러 패턴 정보에 기초하여 감지 증폭기들에 구동 전압들을 제공하는 적어도 하나의 전압 생성기의 상기 구동 전압들의 레벨을 조절한다(S230). 조절된 구동 전압들을 감지 증폭기들 중 적어도 일부에 인가하여 데이터를 감지/리스토어한다(S240).
본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 동작 방법에서는 ECC 디코딩의 수행 결과로 획득된 에러 정보를 누적하여 에러 패턴 정보를 생성하고, 에러 패턴 정보에 기초하여 감지 증폭기에 제공되는 구동 전압들의 레벨을 조절함으로써 감지 증폭기의 동작 마진을 증가시킬 수 있다. 따라서 반도체 메모리 장치의 성능을 향상시킬 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 26을 참조하면, 반도체 메모리 장치(600)는 제1 그룹 다이(810)와 제2 그룹 다이(820)를 포함할 수 있다.
제1 그룹 다이(810)는 적어도 하나의 버퍼 다이(811)를 포함할 수 있고, 제2 그룹 다이(820)는 버퍼 다이(811)의 상부에 적층되고 복수의 관통 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(820-1,820-2,...,820-p)을 포함할 수 있다. 상기 복수의 메모리 다이들(820-1,820-2,...,820-p) 중 적어도 하나는 워드라인들과 비트라인들에 연결되는 복수의 메모리 셀들과 감지 증폭기들을 포함하는 메모리 셀 어레이를 포함하는 셀 코어(822)와 전압 생성기(823)를 포함할 수 있다.
버퍼 다이(811)는 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 정정하는 ECC 엔진(812)과 상기 에러의 패턴 정보를 기록하는 에러 패턴 정보 레지스터(813)를 포함할 수 있다. ECC 엔진(812)은 도 12의 ECC 엔진(400)으로 구성될 수 있고, 에러 패턴 정보 레지스터(813)는 도 17의 에러 패턴 정보 레지스터(580)로 구성될 수 있다.
반도체 메모리 장치(800)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다.
하나의 메모리 다이(820-p)에 형성되는 데이터 TSV 라인 그룹(632)은 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
반도체 메모리 장치(800)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(810)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
본 발명은 복수의 동적 메모리 셀들과 ECC 엔진을 채용하는 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지로부터 독출된 데이터에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하고, 상기 ECC 디코딩의 수행 결과 상기 독출된 데이터에서 에러가 검출되는 경우 상기 검출된 에러와 관련된 에러 정보를 출력하는 ECC 엔진;
    상기 복수의 감지 증폭기들 각각에 구동 전압들을 제공하는 적어도 하나의 전압 생성기; 및
    상기 ECC 엔진과 상기 적어도 하나의 전압 생성기를 제어하는 제어 로직 회로를 포함하고, 상기 제어 로직 회로는 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들 각각의 동작 마진이 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀들 각각은 멀티-비트 데이터를 저장하고,
    상기 ECC 엔진은 상기 메모리 셀들 각각에 저장된 상기 멀티-비트 데이터의 에러 패턴을 나타내는 상기 에러 정보를 생성하고,
    상기 제어 로직 회로는 상기 에러 에러 정보를 포함하는 상기 에러 패턴 정보를 내부에 기록하고 상기 에러 패턴 정보에 기초하여 상기 구동 전압들의 레벨을 조절하도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 복수의 감지 증폭기들 중 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 제1 메모리 셀의 비트라인 및 상보 비트라인에 연결되고, 상기 제1 감지 증폭기는
    상기 제1 메모리 셀에 저장된 멀티-비트 데이터의 제1 비트 및 제2 비트를 센싱하며, 상기 구동 전압들 중 제1 구동 전압 세트를 제공받아 동작하는 감지 증폭 회로; 및
    상기 감지 증폭 회로로부터 상기 센싱된 제1 비트를 전달받아 저장하며, 상기 구동 전압들 중 제2 구동 전압 세트를 제공받아 동작하는 래치 회로를 포함하고,
    상기 제어 로직 회로는 상기 에러 패턴 정보에 기초하여 상기 제1 구동 전압 세트, 상기 제2 구동 전압 세트 및 상기 비트라인과 상기 상보 비트라인을 프리차지하는 프리차지 전압 중 적어도 하나의 레벨을 조절하도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 에러 패턴 정보가 상기 타겟 페이지에서 독출된 상기 데이터의 상기 제2 비트에서 에러가 발생함을 나타내는 경우, 상기 제어 로직 회로는 상기 제1 구동 전압 세트의 제1 전원 전압의 레벨이 조절되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 타겟 페이지에서 독출된 상기 데이터는 서로 다른 로직 레벨을 가지는 상기 제1 비트 및 상기 제2 비트를 포함하고, 상기 에러 패턴 정보가 상기 제2 비트에서 에러가 발생함을 나타내는 경우, 상기 제어 로직 회로는 상기 제1 전원 전압의 레벨이 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 타겟 페이지에서 독출된 상기 데이터는 서로 동일한 로직 레벨을 가지는 상기 제1 비트 및 상기 제2 비트를 포함하고, 상기 에러 패턴 정보가 상기 제2 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 제1 전원 전압의 레벨이 감소되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  7. 제3항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트 중 동일한 로직 레벨을 가지는 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 프리차지 전압의 레벨이 조절되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트 중 로직 하이 레벨을 가지는 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 프리차지 전압의 레벨이 감소되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트 중 로직 로우 레벨을 가지는 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 프리차지 전압의 레벨이 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  10. 제3항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트의 조합 모두에서 에러가 발생함을 나타내는 경우
    상기 제어 로직 회로는 상기 제2 구동 전압 세트의 제2 전원 전압과 네거티브 전압의 레벨이 조절되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트가 서로 동일한 로직 레벨을 가지는 경우, 상기 제2 비트에서 에러가 발생함을 나타내고, 상기 데이터의 상기 제1 비트와 상기 제2 비트가 서로 다른 로직 레벨을 가지는 경우, 상기 제1 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 제2 전원 전압과 상기 네거티브 전압의 레벨이 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 에러 패턴 정보가 상기 데이터의 상기 제1 비트와 상기 제2 비트가 서로 동일한 로직 레벨을 가지는 경우, 상기 제1 비트에서 에러가 발생함을 나타내고, 상기 데이터의 상기 제1 비트와 상기 제2 비트가 서로 다른 로직 레벨을 가지는 경우, 상기 제2 비트에서 에러가 발생함을 나타내는 경우,
    상기 제어 로직 회로는 상기 제1 전원 전압과 상기 제1 네거티브 전압의 레벨이 감소되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  13. 제2항에 있어서,
    상기 제어 회로는 상기 에러 패턴 정보에 기초하여 상기 감지 증폭기가 상기 제1 비트 및 상기 제2 비트를 센싱하는 경우의 센싱 마진의 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  14. 제2항에 있어서,
    상기 제1 감지 증폭기는 상기 제1 비트 및 상기 제1 비트에 대응되는 셀 전압을 상기 제1 메모리 셀에 재기입하는 리스토어 동작을 수행하고,
    상기 제어 회로는 상기 에러 패턴 정보에 기초하여 상기 감지 증폭기가 상기 리스토어 동작에 사용하는 구동 전압들의 레벨 차이가 증가되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 감지 증폭기는 상기 리스토어 동작을 수행할 때, 상기 제2 래치에 래치된 상기 제1 비트에 대응하는 MSB 전압 레벨과 상기 제1 래치에 래치된 상기 제2 비트에 대응하는 LSB 전압 레벨을 결합하는 결합 동작을 수행하는 반도체 메모리 장치.
  16. 제1항에 있어서, 상기 메모리 셀들 각각은 싱글-비트 데이터를 저장하고,
    상기 ECC 엔진은 상기 메모리 셀들 각각에 저장된 상기 싱글-비트 데이터의 에러 패턴을 나타내는 상기 에러 정보를 생성하고,
    상기 제어 로직 회로는 상기 에러 정보를 포함하는 상기 에러 패턴 정보에 기초하여 상기 제1 감지 증폭기에 제공되는 구동 전압 세트의 레벨의 조절되도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  17. 제1항에 있어서,
    스크러빙 동작을 수행하기 위한 스크러빙 어드레스를 생성하는 스크러빙 제어 회로를 더 포함하고,
    상기 제어 로직 회로는 상기 타겟 페이지에서 상기 에러가 검출된 서브 페이지에 대하여 상기 스크러빙 동작이 수행되도록 상기 ECC 엔진을 제어하는 반도체 메모리 장치.
  18. 복수의 워드라인들과 복수의 비트라인들에 연결되며, 멀티-비트 데이터를 저장하는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 타겟 페이지로부터 독출된 데이터에 대하여 에러 정정 코드(error correction code; 이하 ECC) 디코딩을 수행하고, 상기 ECC 디코딩의 수행 결과 상기 독출된 데이터에서 에러가 검출되는 경우 상기 검출된 에러와 관련된 에러 정보를 출력하는 ECC 엔진;;
    상기 복수의 감지 증폭기들 각각에 구동 전압들을 제공하는 적어도 하나의 전압 생성기; 및
    상기 ECC 엔진과 상기 적어도 하나의 전압 생성기를 제어하는 제어 로직 회로를 포함하고, 상기 제어 로직 회로는 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들 각각의 동작 마진이 증가되도록 상기 적어도 하나의 전압 생성기를 제어하고,
    상기 ECC 엔진은 상기 메모리 셀들 각각에 저장된 상기 멀티-비트 데이터의 에러 패턴을 타내는 상기 에러 정보를 생성하고,
    상기 제어 로직 회로는 상기 에러 정보를 포함하는 상기 에러 패턴 정보에 기초하여 상기 구동 전압들의 레벨을 조절하도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 복수의 감지 증폭기들 중 제1 감지 증폭기는 상기 복수의 메모리 셀들 중 제1 메모리 셀의 비트라인 및 상보 비트라인에 연결되고, 상기 제1 감지 증폭기는
    상기 제1 메모리 셀에 저장된 멀티-비트 데이터의 제1 비트 및 제2 비트를 센싱하며, 제1 구동 전압 세트를 제공받아 동작하는 제1 래치; 및
    상기 제1 감지 증폭 회로로부터 상기 센싱된 제1 비트를 전달받아 저장하며, 제2 구동 전압 세트를 제공받아 동작하는 제2 래치를 포함하고,
    상기 제어 로직 회로는 상기 에러 패턴 정보에 기초하여 상기 제1 구동 전압 세트, 상기 제2 구동 전압 세트 및 상기 비트라인과 상기 상보 비트라인을 프리차지하는 프리차지 전압 중 적어도 하나의 레벨을 조절하도록 상기 적어도 하나의 전압 생성기를 제어하는 반도체 메모리 장치.
  20. 복수의 워드라인들과 복수의 비트라인들에 연결되는 복수의 메모리 셀들을 포함하며 상기 메모리 셀들에 저장된 데이터를 감지하는 복수의 감지 증폭기들이 배치되는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법으로서,
    상기 메모리 셀 어레이의 타겟 페이지로부터 데이터를 독출하는 단계;
    에러 정정 코드(error correction code; 이하 ECC) 엔진에서 상기 독출된 데이터에 대하여 ECC 디코딩을 수행하여 에러 정보를 생성하는 단계;
    제어 로직 회로에서 상기 에러 정보를 포함하는 에러 패턴 정보에 기초하여 상기 감지 증폭기들에 구동 전압들을 제공하는 적어도 하나의 전압 생성기의 상기 구동 전압들의 레벨을 조절하는 단계; 및
    상기 조절된 구동 전압들을 상기 감지 증폭기들 중 적어도 일부에 인가하여 데이터를 감지/리스토어하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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