KR20200052803A - 멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치 - Google Patents

멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치 Download PDF

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KR20200052803A
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서영훈
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삼성전자주식회사
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Abstract

멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치가 제공된다. 감지 증폭기는 메모리 셀에 저장된 셀 전압을 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱할 때 비트라인과 감지 증폭기가 전기적으로 연결되지 않은 상태에서 센싱하고, 2 비트 데이터의 LSB를 센싱할 때 비트라인과 홀딩 비트라인이 전기적으로 연결된 상태에서 센싱한다. 감지 증폭기는 2 비트 데이터의 MSB 및 LSB를 센싱하기 전에 감지 증폭기의 비트라인쌍을 등화시킨다. 감지 증폭기는 2 비트 데이터의 센싱된 MSB 및 LSB에 대응되는 셀 전압을 메모리 셀에 리스토어한다.

Description

멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치 {Sense amplifier for multi level sensing of memory cell and memory device including the same}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 메모리 셀에 저장된 셀 전압을 멀티 비트 데이터로 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치에 관한 것이다.
DRAM (Dynamic Random Access Memory)은 메모리 셀의 셀 커패시터에 저장된 전하에 의하여 데이터를 기입하고 독출하는 방식으로 동작한다. DRAM에 대한 고용량화 요구의 증가에 따라, 싱글 DRAM 셀에 2 비트 이상의 데이터를 저장하는, 즉 멀티 비트 데이터를 저장하는 멀티 레벨 셀에 대한 개발이 요구되고 있다. DRAM의 멀티 레벨 셀을 구현하기 위해서는 셀 커패시터에 저장된 전하를 멀티 비트 데이터로 센싱할 수 있는 감지 증폭기가 필요하다.
본 발명의 목적은 메모리 셀에 저장된 셀 전압을 멀티 비트 데이터로 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치를 제공하는 데 있다.
본 발명의 실시예들에 따른 감지 증폭기는, 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로, 셀 전압에 대응하는 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로, 그리고 메모리 셀이 연결되는 비트라인, 제1 센싱 비트라인쌍의 비트라인들과 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱할 때 비트라인과 제1 감지 증폭 회로가 전기적으로 연결되지 않은 상태에서 감지 증폭기의 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 2 비트 데이터의 LSB를 센싱할 때 비트라인과 홀딩 비트라인이 전기적으로 연결된 상태에서 비트라인 및 홀딩 비트라인에 저장된 전하를 이용하여 센싱한다.
본 발명의 실시예들에 따른 스위칭 회로는, 비트라인과 홀딩 비트라인 사이를 선택적으로 연결하는 비트라인 스위치, 상보 비트라인과 상보 홀딩 비트라인 사이를 선택적으로 연결하는 상보 비트라인 스위치, 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치, 상보 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치, 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치, 상보 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치, 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치, 그리고 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함한다.
본 발명의 실시예들에 따른 감지 증폭기는, 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로, 셀 전압에 대응하는 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로, 그리고 제1 센싱 비트라인쌍의 비트라인들과 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함한다. 감지 증폭기는 2 비트 데이터의 MSB를 센싱하기 전에 제1 감지 증폭 회로의 제1 센싱 비트라인쌍을 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키고, 2 비트 데이터의 LSB를 센싱하기 전에 제1 감지 증폭 회로의 제1 센싱 비트라인쌍을 프리차지 전압 레벨로 등화시킨다.
본 발명의 실시예들에 따른 스위칭 회로는, 메모리 셀이 연결되는 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치, 상보 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치, 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치, 상보 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치, 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치, 그리고 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함한다.
본 발명의 실시예들에 따른 메모리 장치는, 2 비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀, 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고 셀 전압을 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기, 그리고 2 비트 데이터의 센싱된 MSB 및 LSB를 데이터 패드를 통해 외부로 출력하는 데이터 입출력 회로부를 포함한다.
본 발명의 실시예들에 따른 감지 증폭기들은, 메모리 셀에 저장된 전하를 2 비트 데이터의 MSB 및 LSB로 센싱할 때 MSB 또는 LSB 전압 레벨을 갖는 비트라인의 전압 레벨이 상보 비트라인의 전압 레벨 대비 소정의 전압차를 갖는 셀프 레퍼런스로 작용하기 때문에, MSB 또는 LSB 센싱을 위한 별도의 레퍼런스 전압이 필요 없음에 따라 감지 증폭기의 신호 라인 연결 구성이 간결해질 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 셀과 오픈 비트라인 구조의 감지 증폭기를 설명하는 도면이다.
도 3은 도 2의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 4는 본 발명의 실시예에 따른 감지 증폭기를 설명하는 회로 다이어그램이다.
도 5는 도 4에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.
도 6는 도 5에 도시된 감지 증폭기의 동작을 순차적으로 보여주는 순서도이다.
도 7A 내지 도 7K 그리고 도 8은 메모리 셀에 저장된 0V의 셀 전압에 대응하는 2-비트 데이터 ″00″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 9A 내지 도 9K 그리고 도 10은 메모리 셀에 저장된 0.33V의 셀 전압에 대응하는 2-비트 데이터 ″01″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 11A 내지 도 11K 그리고 도 12는 메모리 셀에 저장된 0.67V의 셀 전압에 대응하는 2-비트 데이터 ″10″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 13A 내지 도 13K 그리고 도 14는 메모리 셀에 저장된 1.0V의 셀 전압에 대응하는 2-비트 데이터 ″11″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다.
도 15a 내지 도 15f 그리고 도 16은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 17a 내지 도 17f 그리고 도 18a 내지 도 18c은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도들이다.
도 19a 내지 도 19f 그리고 도 20은 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 21a 내지 도 21f 그리고 도 22는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들과 동작 타이밍도이다.
도 23은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 시스템에 적용한 예를 나타내는 블록도이다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 멀티 비트 데이터로 센싱하는 DRAM으로 구현될 수 있다. 메모리 장치(100)는 멀티 레벨 DRAM이라 칭할 수 있다. 멀티 레벨 DRAM은 예시적으로, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등의 메모리 장치에 적용될 수 있다.
메모리 장치(100)는 외부 장치, 예를 들어 CPU (Central Processing Unit) 또는 메모리 콘트롤러로부터 수신되는 커맨드(CMD)와 어드레스(ADDR)에 응답하여 데이터(DQ)를 입출력할 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(120), 어드레스 버퍼(130), 어드레스 디코더(140), 제어 회로부(150), 감지 증폭기(160), 그리고 데이터 입출력 회로부(170)를 포함할 수 있다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 2차원(two-dimensional) 매트릭스 형태로 제공되는 복수의 메모리 셀들(MCs)을 포함한다. 메모리 셀 어레이(110)는 메모리 셀들(MCs)과 연결되는 복수개의 워드라인들(WLs)과 복수개의 비트라인들(BLs)을 포함한다. 각각의 메모리 셀들(MCs)은 셀 트랜지스터(CT)와 셀 커패시터(CC)로 구성된다. 셀 트랜지스터(CT)의 게이트는 메모리 셀 어레이(110)의 행방향으로 배열된 워드라인들(WLs) 중 하나에 연결된다. 셀 트랜지스터(CT)의 일단은 메모리 셀 어레이(110)의 열방향으로 배열된 비트라인들(BLs) 중 하나에 연결된다. 셀 트랜지스터(CT)의 타단은 셀 커패시터(CC)에 연결된다. 셀 커패시터(CC)는 멀티 비트 데이터, 예컨대 2 비트 데이터에 상응하는 다양한 용량의 전하들을 저장할 수 있다. 그리고, 셀 커패시터(CC)는 멀티 비트 데이터 각각의 용량에 대응하는 전하량으로 즉, 셀 전압(Vcell)으로 리스토어 될 수 있다.
메모리 셀(MC)은 셀 커패시터(CC)에 2 비트 데이터를 특정하는 크기를 갖는 셀 전압(Vcell)을 저장할 수 있다. 셀 전압(Vcell)은 최상위 비트(MSB)와 최하위 비트(LSB)로 구성되는 2 비트 데이터로 표시될 수 있다. 실시예에 따라, 메모리 셀(MC)은 n (n은 2 보다 큰 수) 비트 이상의 멀티 비트 데이터를 저장할 수 있다.
커맨드 디코더(120)는 외부 장치로부터 인가되는 칩 선택 신호(/CS), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 기입 인에이블 신호(/WE) 등을 참조하여 입력되는 커맨드(CMD)를 판단할 수 있다. 커맨드 디코더(120)는 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(130)는 외부 장치로부터 인가되는 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(110)의 행을 어드레싱하는 로우 어드레스와 메모리 셀 어레이(110)의 열을 어드레싱하는 칼럼 어드레스를 포함한다. 어드레스 버퍼(130)는 로우 어드레스와 칼럼 어드레스 각각을 어드레스 디코더(140)로 전송할 수 있다.
어드레스 디코더(140)는 수신되는 어드레스(ADDR)에 응답하여 억세스될 메모리 셀(MC)의 워드라인(WL)과 비트라인(BL)을 선택하는 로우 디코더와 칼럼 디코더를 포함할 수 있다. 로우 디코더는 로우 어드레스를 디코딩하여 로우 어드레스에 대응하는 메모리 셀(MC)의 워드라인(WL)을 인에이블시킬 수 있다. 칼럼 디코더는 칼럼 어드레스를 디코딩하여 칼럼 어드레스에 대응하는 메모리 셀(MC)의 비트라인(BL)을 선택하는 칼럼 선택 신호(CSL, 도 17a)를 제공할 수 있다.
제어 회로부(150)는 커맨드 디코더(120)의 제어에 따라 감지 증폭기(160)를 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)가 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 때, 감지 증폭기(160)의 동작을 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)가 프리-차지 동작, 오프셋 제거 동작, MSB 센스 동작, LSB 센스 동작 그리고 리스토어 동작을 순차적으로 수행하도록 제어할 수 있다. 제어 회로부(150)는 감지 증폭기(160)의 동작에 따라 도 4에 도시된 감지 증폭기(160)의 구성 요소들 즉, 제1 및 제2 감지 증폭 회로들(410, 420) 그리고 다수개의 스위치들(SWa, SWb, SW10, SW1~SW6)을 선택적으로 온/오프시킬 수 있다.
감지 증폭기(160)는 메모리 셀(MC)에 저장된 전하를 2 비트 데이터로 센싱할 수 있다. 감지 증폭기(160)는 2 비트 데이터의 최하위 비트(LSB)를 센싱하고, 2 비트 데이터의 최상위 비트(MSB)를 센싱하고, 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 비트라인 전압을 셀 전압으로서 메모리 셀에 리스토어할 수 있다. 또한, 감지 증폭기(160)는 센싱된 2 비트 데이터를 데이터(DQ) 패드(들)를 통해 메모리 장치(100) 외부로 출력하도록 데이터 입출력 회로부(170)로 전달할 수 있다.
데이터 입출력 회로부(170)는 메모리 셀들(MCs)에 기입될 데이터(DQ)를 외부로부터 수신하여 메모리 셀 어레이(110)로 전달할 수 있다. 데이터 입출력 회로부(170)는 감지 증폭기(160)에서 센싱된 2 비트 데이터를 독출 데이터로서 데이터(DQ) 패드(들)를 통해 외부로 출력할 수 있다. 실시예에 따라, 데이터 입출력 회로부(170)는 센싱된 2 비트 데이터를 외부로 출력할 때, 하나의 데이터(DQ) 패드를 통해 MSB 데이터와 LSB 데이터를 직렬 출력할 수 있다. 이와 반대로, 하나의 데이터(DQ) 패드를 통해 LSB 데이터와 MSB 데이터가 직렬 출력될 수 있다. 다른 실시예에 따라, 데이터 입출력 회로부(170)는 센싱된 2 비트 데이터를 2개의 데이터(DQ) 패드들을 통하여 병렬 출력할 수 있다. 예시적으로, 제1 데이터(DQ_MSB) 패드를 통해 MSB 데이터가 출력되고, 제2 데이터(DQ_LSB) 패드를 통해 LSB 데이터가 출력될 수 있다.
이하에서는, 감지 증폭기(160)의 구성들 및 동작들을 다양한 실시예들을 통해 구체적으로 설명하도록 한다.
도 2는 도 1의 메모리 셀과 오픈 비트라인 구조의 감지 증폭기를 설명하는 도면이다.
도 2를 참조하면, 감지 증폭기(160)는 비트라인쌍(BL, BLB)을 통하여 메모리 셀(MC)과 이퀄라이징 회로(180)와 연결될 수 있다. 이퀄라이징 회로(180)는 이퀄라이징 신호(PEQ)에 응답하여 비트라인쌍(BL, BLB, 도 4) 또는 제1 센싱 비트라인쌍(SBL1, SBLB1, 도 15a)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이퀄라이징 신호(PEQ)는 프리차지 커맨드에 따라 제어 회로부(150)에서 제공될 수 있다. 프리차지 전압(VPRE)은 감지 증폭기(160)를 구동하는 전원 전압(VINTA) 레벨의 반에 해당하는 레벨로 설정될 수 있다. 예시적으로, 전원 전압(VINTA)이 1.0V인 경우, 프리차지 전압(VPRE)은 0.5V 정도로 설정될 수 있다.
감지 증폭기(160)는 오픈 비트라인 구조로 구성되고 메모리 셀(MC)과 연결된다. 오픈 비트라인 구조는 비트라인쌍(BL, BLB)의 각 비트라인이 서로 다른 인접한 메인 셀 블록(210, 220)에 분리되어 위치하는 구조이다. 오픈 비트라인 구조에서, 선택된 메모리 셀(MC)의 워드라인(WL)이 인에이블되면 선택된 비트라인(BL)을 통해 메모리 셀(MC)의 데이터를 읽거나 쓸 수 있다. 이 때, 선택된 비트라인(BL)에 메모리 셀(MC)의 데이터가 억세스되는 동안, 상보 비트라인(BLB)에는 선택된 메모리 셀이 존재하지 않기 때문에 기준 전압 레벨로서 프리차지 전압(VPRE) 레벨을 유지할 수 있다. 이에 따라, 감지 증폭기(160)는 비트라인(BL)을 통하여 차지 셰어링되는 전하를 이용하여 메모리 셀(MC)의 셀 전압(Vcell)을 센싱할 수 있다.
감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다. 감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB, 도 4), 제1 센싱 비트라인쌍(SBL1, SBLB1, 도 4) 및 제2 센싱 비트라인쌍(SBL2, SBLB2, 도 4) 각각의 비트라인 커패시턴스들 그리고 이들 커패시턴스들의 변화를 이용하여 제1 내지 제3 차지 셰어링 동작들을 수행할 수 있다. 감지 증폭기(160)는 제1 내지 제3 차지 셰어링 동작들을 수행하여 2 비트 데이터의 MSB 및 LSB를 센싱하고, 센싱된 MSB 및 LSB 데이터에 대응하는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
감지 증폭기(160)에서, 제1 차지 셰어링 동작은 셀 커패시턴스를 갖는 셀 커패시터(CC)에 저장된 전하와 비트라인 커패시턴스를 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생될 수 있다. 감지 증폭기(160)는 제1 차지 세어링 동작을 수행하여 메모리 셀(MC)의 MSB 데이터를 센싱할 수 있다.
감지 증폭기(160)에서, 제2 차지 셰어링 동작은 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 세어링과, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함할 수 있다. 감지 증폭기(160)는 제2 차지 셰어링 동작을 수행하여 메모리 셀(MC)의 LSB 데이터를 센싱할 수 있다.
감지 증폭기(160)에서, 제3 차지 셰어링 동작은 메모리 셀(MC)의 비트라인(BL)에 저장된 전하, 메모리 셀(MC)의 LSB 데이터를 저장하는 홀딩 비트라인(HBL)에 저장된 전하, 메모리 셀(MC)의 MSB 데이터를 저장하는 제2 상보 센싱 비트라인(SBLB2)에 저장된 전하, 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하, 그리고 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생될 수 있다. 감지 증폭기(160)는 제3 차지 셰어링 동작을 수행하여 센싱된 MSB 및 LSB 데이터를 결합할 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
감지 증폭기(160)는, 메모리 장치(100)의 독출 모드에서, 제1 및 제2 차지 셰어링 동작들에 의해 센싱된 메모리 셀(MC)의 MSB 데이터를 저장하는 제2 센싱 비트라인쌍(SBL2, SBLB2)과 LSB 데이터를 저장하는 비트라인쌍(BL, BLB)을 칼럼 선택 신호(CSL, 도 17a)에 응답하여 데이터 입출력 회로부(170)에 전기적으로 연결시킬 수 있다. 데이터 입출력 회로부(170)는 하나의 데이터(DQ) 패드를 통해 MSB 데이터와 LSB 데이터를 직렬 출력하거나(도 18b), 2개의 데이터(DQ_MSB. DQ_LSB) 패드들을 통하여 병렬 출력할 수 있다(도 18c).
도 3은 도 2의 감지 증폭기에 의해 센싱되는 메모리 셀의 멀티 비트 데이터를 설명하는 도면이다.
도 3을 참조하면, 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 나타낼 수 있다. 셀 전압(Vcell)은 ″00″, ″01″, ″10″, ″11″ 비트 조합으로 나타낼 수 있다. 예시적으로, 전원 전압(VINTA)이 1V인 경우, 각 비트 조합들 사이는 330~340mV 정도의 전압 차를 갖도록 설정될 수 있다. 즉, 0V의 셀 전압(Vcell)은 비트 조합 ″00″을 나타내고, 0.33V의 셀 전압(Vcell)은 비트 조합 ″01″을 나타내고, 0.67V의 셀 전압(Vcell)은 비트 조합 ″10″을 나타내고, 1.0V의 셀 전압(Vcell)은 비트 조합 ″11″을 나타낼 수 있다.
메모리 셀(MC)의 MSB 데이터를 센싱하는 감지 증폭기(160)에서, 셀 커패시터(CC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 제1 차지 셰어링 동작이 수행되면, 비트라인(BL) 및 홀딩 비트라인(HBL)은 소정의 MSB 전압(VMSB)으로 잡힌다(capture). 비트라인(BL)은 프리차지 전압(VPRE) 레벨, 즉 0.5V에서 MSB 전압(VMSB)으로 천이할 수 있다. 이 때, 상보 비트라인(BLB)은 프리차지 전압(VPRE) 레벨을 유지할 수 있다.
예시적으로, 비트 조합 ″00″의 0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.35V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″01″의 0.33V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.45V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″10″의 0.67V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.55V 정도의 MSB 전압(VMSB)로 잡힐 수 있다. 비트 조합 ″11″의 1.0V 셀 전압(Vcell)에 대한 제1 차지 셰어링 동작에 의해 비트라인(BL)의 전압 레벨은 0.65V 정도의 MSB 전압(VMSB)로 잡힐 수 있다.
제1 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.35V, 0.45V, 0.55V, 0.65V 정도의 MSB 전압(VMSB)로 잡힌다. 이 때, 상보 비트라인(BLB)은 0.5V의 프리차지 전압(VPRE) 레벨을 유지할 것이다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 MSB 전압(VMSB)은 0.5V의 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉, -150mV, -50mV, 50mV, 150mV를 갖게 됨을 볼 수 있다.
메모리 셀(MC)의 LSB 데이터를 센싱하는 감지 증폭기(160)에서, 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하는 제2 차지 셰어링 동작이 수행되면, 선택된 비트라인(BL)은 소정의 LSB 전압(VLSB)으로 잡힌다. 선택된 비트라인(BL)은 MSB 전압(VMSB)에서 LSB 전압(VLSB)으로 천이할 수 있다.
예시적으로, 비트 조합 ″00″의 0.35V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.4V 정도의 LSB 전압(VLSB)으로 잡힐 수 있다. 이 때, 상보 비트라인(BLB)의 전압 레벨은 0.45V 정도의 상보 비트라인 전압(VBLB)으로 잡힐 수 있다. 비트 조합 ″01″의 0.45V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.5V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.45V로 잡힐 수 있다. 비트 조합 ″10″의 0.55V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.5V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.55V로 잡힐 수 있다. 비트 조합 ″11″의 0.65V MSB 전압(VMSB)을 갖는 비트라인(BL)의 전압 레벨은 제2 차지 셰어링 동작에 의해 0.6V 정도의 LSB 전압(VLSB)으로 잡히고, 상보 비트라인 전압(VBLB)은 0.55V로 잡힐 수 있다.
제2 차지 세어링 동작에 따른 비트 조합 ″00″, ″01″ 각각의 비트라인(BL)의 전압 레벨은 0.4V, 0.5V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.45V 정도로 잡힌다. 그리고, 비트 조합 ″10″, ″11″ 각각의 비트라인(BL)의 전압 레벨은 0.5V, 0.6V 정도의 LSB 전압(VLSB)로 잡히고, 상보 비트라인 전압(VBLB) 레벨은 0.55V 정도로 잡힌다. 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 비트라인(BL)의 LSB 전압(VLSB)은 상보 비트라인 전압(VBLB) 대비 소정의 전압차, 즉 -50mV, 50mV, -50mV, 50mV를 갖게 됨을 볼 수 있다. 이것은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB)이 LSB 전압(VLSB) 센싱을 위한 별도의 레퍼런스 전압을 필요로 하지 않는 셀프 레퍼런스로 작용한다는 것을 의미한다.
감지 증폭기(160)에 의해 메모리 셀(MC)의 셀 전압(Vcell)을 2 비트 조합의 MSB, LSB 데이터로 센싱할 때, LSB 전압 레벨을 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압 레벨 대비 소정의 전압차를 갖는 셀프 레퍼런스로 작용한다. 이에 따라, 감지 증폭기(160)는 LSB 데이터 센싱을 위한 별도의 레퍼런스 전압이 필요치 않기 때문에, 감지 증폭기(160)의 신호 라인 연결 구성이 간결해질 수 있다.
도 4는 본 발명의 실시예에 따른 감지 증폭기를 설명하는 회로 다이어그램이다. 도 4의 감지 증폭기(160)는 도 2의 감지 증폭기(160)에 대응된다.
도 4를 참조하면, 감지 증폭기(160)는 제1 감지 증폭 회로(410)와 제2 감지 증폭 회로(420), 그리고 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb), 전원 스위치(SW10) 및 제1 내지 제6 스위치들(SW1~SW6)로 구성되는 스위칭 회로를 포함한다.
제1 감지 증폭 회로(410)는 제1 센싱 구동 신호(LA1)과 제2 센싱 구동 신호(LAB1)에 연결되고, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)을 포함한다. 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 각각에는 감지 증폭기(1600)의 동작을 제어하는 제어 회로부(150, 도 1)의 제어에 따라 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가될 수 있다.
제1 PMOS 트랜지스터(P11)의 일단은 제1 센싱 구동 신호(LA1)의 라인과 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 제1 상보 센싱 비트라인(SBLB1)과 연결된다. 제2 PMOS 트랜지스터(P12)의 일단은 제1 센싱 구동 신호(LA1)의 라인과 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 제1 센싱 비트라인(SBL1)과 연결된다.
제1 NMOS 트랜지스터(N11)의 일단은 전원 스위치(SW10)에 연결되고, 타단은 제1 센싱 비트라인(SBL1)과 연결되고, 게이트는 홀딩 비트라인(HBL)과 연결된다. 제2 NMOS 트랜지스터(N12)의 일단은 전원 스위치(SW10)에 연결되고, 타단은 제1 상보 센싱 비트라인(SBLB1)과 연결되고, 게이트는 상보 홀딩 비트라인(HBLB)과 연결된다.
비트라인 스위치(SWa)는 비트라인(BL)과 홀딩 비트라인(HBL) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 상보 비트라인 스위치(SWb)는 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 전원 스위치(SW10)는 제1 및 제2 NMOS 트랜지스터들(N11, N12)의 일단들과 제2 센싱 구동 신호(LAB1)의 라인 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.
제1 스위치(SW1)은 홀딩 비트라인(HBL)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제2 스위치(SW2)은 상보 홀딩 비트라인(HBLB)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제3 스위치(SW3)은 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제4 스위치(SW4)은 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.
제2 감지 증폭 회로(420)는 제3 센싱 구동 신호(LA2)과 제4 센싱 구동 신호(LAB2)에 연결되고, 제3 및 제4 PMOS 트랜지스터들(P21, P22)과 제3 및 제4 NMOS 트랜지스터들(N21, N22)을 포함한다.
제3 PMOS 트랜지스터(P21)의 일단은 제3 센싱 구동 신호(LA2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 제4 PMOS 트랜지스터(P22)의 일단은 제3 센싱 구동 신호(LA2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.
제3 NMOS 트랜지스터(N21)의 일단은 제4 센싱 구동 신호(LAB2)의 라인과 연결되고, 타단은 제2 센싱 비트라인(SBL2)과 연결되고, 게이트는 제2 상보 센싱 비트라인(SBLB2)과 연결된다. 제4 NMOS 트랜지스터(N22)의 일단은 제4 센싱 구동 신호(LAB2)의 라인과 연결되고, 타단은 제2 상보 센싱 비트라인(SBLB2)과 연결되고, 게이트는 제2 센싱 비트라인(SBL2)과 연결된다.
제5 스위치(SW5)는 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다. 제6 스위치(SW6)는 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2) 사이에 연결되고, 제어 회로부(150)의 제어에 따라 턴온 또는 턴오프된다.
도 5는 도 4에 도시된 감지 증폭기의 동작을 개념적으로 설명하는 순서도이다.
도 5를 참조하면, S510 단계에서, 감지 증폭기(160)는 프리-차지 동작을 수행한다. 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1), 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.
S520 단계에서, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 도 2에서 설명된 오픈 비트라인 구조의 감지 증폭기(160)에서, 공정 변이, 온도 또는 트랜지스터들의 문턱 전압 차이 등과 같은 노이즈가 비트라인쌍(BL, BLB)의 각 비트라인에 서로 다르게 나타날 수 있다. 이러한 비트라인쌍(BL, BLB)의 서로 다른 노이즈들은 감지 증폭기(160)의 센싱 동작시 오프셋 노이즈로 작용하여 감지 증폭기(160)의 유효 센싱 마진을 감소시킬 수 있다. 이에 따라, 감지 증폭기(160)는 유효 센싱 마진을 향상시키기 위하여 센싱 동작에 앞서서 오프셋 제거 동작을 수행한다.
S530 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱한다. MSB 센싱 동작은 메모리 셀(MC)에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생되는 제1 차지 세어링 동작을 포함할 수 있다.
제1 차지 셰어링 동작은, 셀 커패시턴스(Cs)를 갖는 셀 커패시터에 저장된 전하와 비트라인 커패시턴스를 갖는 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하 사이에서 발생된다. 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 MSB 전압(VMSB, 도 3)으로 나타날 수 있다. MSB 전압(VMSB)은 상보 비트라인 전압(VBLB, 도 3) 대비 소정의 전압차로 발생되는 셀프-레퍼런스로서 작용할 것이다. 감지 증폭기(160)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 MSB 전압(VMSB)과 상보 비트라인(BLB)의 상보 비트라인 전압(VBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 MSB 데이터를 래치할 수 있다.
S540 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱할 수 있다. LSB 센싱 동작은 제2 차지 셰어링 동작을 포함할 수 있다.
제2 차지 셰어링 동작은 비트라인(BL) 및 홀딩 비트라인(HBL)에 저장된 전하와 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)에 저장된 전하와 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함할 수 있다.
제2 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 비트 조합 ″00″, ″01″, ″10″, ″11″ 각각에 대응하는 LSB 전압(VLSB, 도 3)으로 나타날 수 있다. LSB 전압(VLSB)은 상보 비트라인 전압(VBLB, 도 3) 대비 소정의 전압차로 발생되는 셀프-레퍼런스로서 작용할 것이다. 감지 증폭기(160)는 비트라인(BL) 및 홀딩 비트라인(HBL)의 LSB 전압(VLSB)과 상보 비트라인 전압(VBLB) 및 상보 홀딩 비트라인(HBLB) 사이의 전압차를 감지 증폭하여, 전원 전압(VINTA) 또는 접지 전압(VSS) 레벨을 갖는 로직 ″1″ 또는 로직 ″0″의 LSB 데이터를 래치할 수 있다.
S550 단계에서, 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 재기입하는 리스토어 동작을 수행한다. 리스토어 동작은 제3 차지 셰어링 동작을 포함할 수 있다.
MSB 및 LSB 데이터의 센싱 동작(S530, S540)에 의해, 비트라인(BL) 및 홀딩 비트라인(HBL)에는 해당 로직 레벨의 LSB 데이터가 저장되어 있고, 제1 센싱 비트라인(SBL1), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)에는 해당 로직 레벨의 MSB 데이터가 저장되어 있다.
제3 차지 셰어링 동작은 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 수행될 수 있다. 제3 차지 셰어링 동작에 의해 센싱된 MSB 및 LSB 데이터가 결합될 수 있다. 감지 증폭기(160)는 센싱된 MSB 및 LSB 데이터의 결합에 따라 발생되는 셀 전압(Vcell)을 메모리 셀(MC)에 리스토어할 수 있다.
도 6은 도 5에 도시된 감지 증폭기의 동작을 순차적으로 보여주는 순서도이다. 도 7A 내지 도 7K는 도 6에 도시된 감지 증폭기의 동작을 설명하기 위한 등가 회로들이다. 도 8은 도 7A 내지 도 7K에 도시된 등가 회로들의 동작에 따른 타이밍 다이어그램이다. 설명의 편의를 위하여, 도 6의 각 단계들은 도 7A 내지 도 7K, 그리고 도 8과 연계하여 설명된다. 도면의 간결성을 위하여, 도 7A 내지 도 7K에서 턴온되는 스위치는 단락으로 도시되고 턴오프되는 스위치는 오픈으로 도시된다. 도 7A 내지 도 7K는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기의 동작을 상세하게 설명한다.
1. 프리-차지 동작
도 6, 도 7A 및 도 8의 T0 시점을 참조하면, S510 단계에서, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.
프리차지 전압(VPRE)은 전원 전압(VINTA) 레벨의 반에 해당하는 전압 레벨로 설정될 수 있다. 예시적으로, 전원 전압(VINTA)이 1V인 경우, 프리차지 전압(VPRE)은 0.5V 로 설정될 수 있다. 예시적으로, 도 2의 이퀄라이징 회로(180)에 의해 비트라인(BL)과 상보 비트라인(BLB)은 프리차지 전압(VPRE)으로 프리차지될 수 있다. 실시예에 따라, 감지 증폭기(160)는 프리차지 회로를 더 포함하고, 프리차지 회로는 홀딩 비트라인(HBL), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지할 수 있다.
프리-차지 동작에서, 제1 감지 증폭 회로(410)와 제2 감지 증폭 회로(420)는 오프 상태들이고, 비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 전원 스위치(SW10)는 턴온 상태들이고, 제1 내지 제6 스위치들(SW1~SW6)은 턴오프 상태들이다. 이하에서, 제1 감지 증폭 회로(410)가 오프 상태이면 제1 및 제2 센싱 구동 신호들(LA1, LAB1)로 프리차지 전압(VPRE)이 인가되고, 제2 감지 증폭 회로(420)는 오프 상태이면 제3 및 제4 센싱 구동 신호들(LA2, LAB2)로 프리차지 전압(VPRE)이 인가될 것이다.
2. 오프셋 제거 동작
도 6, 도 7B 및 도 8의 T1 시점을 참조하면, S520 단계에서, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 감지 증폭기(160)는, 도 2에 도시된 바와 같이, 서로 다른 인접한 셀 블록(210, 220)에 분리되어 위치하는 비트라인쌍(BL, BLB)과 연결되는 오픈 비트라인 구조를 갖는다. 오픈 비트라인 구조에서 비트라인쌍(BL, BLB)의 각 비트라인의 노이즈는 감지 증폭기(160)의 센싱 동작시 오프셋 노이즈가 극대화될 수 있어서 감지 증폭기의 유효 센싱 마진을 감소시킬 수 있다.
감지 증폭기(160)의 유효 센싱 마진을 향상시키기 위하여, 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고 제1 및 제2 스위치들(SW1, SW2)을 턴온시켜 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다.
제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 이 전압 차이는 오프셋 노이즈에 따른 오프셋 전압으로 해석될 수 있다. 이는 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거된다는 것을 의미한다. 즉, 감지 증폭기(160)는 오프셋 제거 동작을 통하여 오프셋을 보상할 수 있다.
3. 제1 차지 셰어링 동작
도 6, 도 7C 및 도 8의 T2 시점을 참조하면, S532 단계에서, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시킨다. 이 때, 메모리 셀(MC)과 연결된 워드라인(WL)이 인에이블되고, 메모리 셀(MC)의 커패시터에 저장된 전하와 비트라인(BL) 및 홀딩 비트라인(HBl)에 저장된 전하 사이에 차지 세어링이 발생된다.
메모리 셀(MC)에 0V의 셀 전압(Vell)이 저장된 경우, 차지 셰어링 동작시 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE) 레벨에서 소정의 레벨만큼 감소할 것이다. 즉, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 0.5V에서 0.35V 정도로 감소한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.
4. 차지 홀딩 동작
도 6, 도 7D 및 도 8의 T3 시점을 참조하면, S534 단계에서, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 감지 증폭기(160)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴오프시킨다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.35V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.
5. 최상위 비트(MSB) 센싱 동작
도 6, 도 7E 및 도 8의 T4 시점을 참조하면, S536 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 MSB 센싱 동작을 수행한다. 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다. 제3 스위치(SW3)에 의해 홀딩 비트라인(HBL)과 제1 상보 센싱 비트라인(SBLB1)이 연결되고, 제4 스위치(SW4)에 의해 상보 홀딩 비트라인(HBLB)과 제1 센싱 비트라인(SBL1)이 연결된다.
제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.35V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.
6. 제1 최상위 비트(MSB) 래치 동작
도 6, 도 7F 및 도 8의 T5 시점을 참조하면, S538 단계에서, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제2 감지 증폭 회로(420)를 온시키고, 전원 스위치(SW10)를 턴오프시키고, 제5 및 제6 스위치들(SW5, SW6)을 턴온시켜, 제1 MSB 래치 동작을 수행한다. 제2 감지 증폭 회로(420)의 제3 센싱 구동 신호(LA2)로 전원 전압(VINTA)이 인가되고, 제4 센싱 구동 신호(LAB2)로 접지 전압(VSS)이 인가된다. 제5 스위치(SW5)에 의해 제1 센싱 비트라인(SBL1)과 제2 센싱 비트라인(SBL2)이 연결되고, 제6 스위치(SW6)에 의해 제1 상보 센싱 비트라인(SBLB1)과 제2 상보 센싱 비트라인(SBLB2)이 연결된다. 전원 스위치(SW10)는 온 상태의 제2 감지 증폭 회로(420)의 동작을 방해하는 누설 전류 경로를 차단하기 위하여 턴오프될 수 있다.
제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨이 될 것이다.
7. 제2 최상위 비트(MSB) 래치 동작
도 6, 도 7G 및 도 8의 T6 시점을 참조하면, S539 단계에서, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다. 감지 증폭기(160)는 제3 내지 제6 스위치들(SW3~SW6)을 턴오프시켜 제2 MSB 래치 동작을 수행한다. 제2 센싱 비트라인(SBL2)의 전압은 로직 "1" 레벨을 유지하고, 제2 상보 센싱 비트라인(SBLB2)의 전압은 로직 "0" 레벨을 유지하고, 제1 센싱 비트라인(SBL1)의 전압은 로직 "1" 레벨을 유지하고, 제1 상보 센싱 비트라인(SBLB1)의 전압은 로직 "0" 레벨을 유지하고, 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지하고, 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨을 유지할 것이다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.
8. 제2 차지 셰어링 동작
도 6, 도 7H 및 도 8의 T7 시점을 참조하면, S542 단계에서, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 비트라인 스위치(SWa) 및 상보 비트라인 스위치(SWb)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴온시킨다.
비트라인 스위치(SWa) 및 제1 스위치(SW1)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)이 연결되고, 상보 비트라인 스위치(SWb) 및 제2 스위치(SW2)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다.
비트라인(BL)에 저장된 전하, 홀딩 비트라인(HBL)에 저장된 전하, 그리고 제1 센싱 비트라인(SBL1)에 저장된 전하 사이에 차지 셰어링이 발생되고, 상보 비트라인(BLB)에 저장된 전하, 상보 홀딩 비트라인(HBLB)에 저장된 전하 및 제1 상보 센싱 비트라인(SBLB1)에 저장된 전하 사이에 차지 셰어링이 발생된다.
제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.4V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.45V 정도 잡힌다.
9. 최하위 비트(LSB) 센싱 동작
도 6, 도 7I 및 도 8의 T8 시점을 참조하면, S544 단계에서, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 온시키고, 전원 스위치(SW10)를 턴온시키고, 제1 및 제2 스위치들(SW1, SW2)을 턴오프시키고, 제3 및 제4 스위치들(SW3, SW4)을 턴온시켜 LSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)로 전원 전압(VINTA)이 인가되고, 제2 센싱 구동 신호(LAB1)로 접지 전압(VSS)이 인가된다. 비트라인 스위치(SWa) 및 제3 스위치(SW3)에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 상보 센싱 비트라인(SBLB1)이 연결된다. 상보 비트라인 스위치(SWb) 및 제4 스위치(SW4)에 의해, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 센싱 비트라인(SBL1)이 연결된다.
제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.4V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.45V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.
제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.
제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.
10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작
도 6, 도 7J 및 도 8의 T9 시점을 참조하면, S552 단계에서, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 전원 스위치(SW10)를 턴오프시키고, 제2 스위치(SW2)를 턴온시키고, 제3 스위치(SW3)를 턴오프시키고, 제6 스위치(SW6)을 턴온시켜 센싱된 MSB 및 LSB 데이터를 결합할 수 있다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "0" 레벨의 LSB 데이터를 래치하고 있다.
상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "0" 레벨로 하강할 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지할 것이다.
11. 제3 차지 셰어링 동작
도 6, 도 7K 및 도 8의 T10 시점을 참조하면, S554 단계에서, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다. 감지 증폭기(160)는 제1 감지 증폭 회로(410)를 오프시키고, 제1 및 제3 스위치들(SW1, SW3)을 턴온시키고, 제6 스위치(SW6)을 턴오프시켜 제3 차지 셰어링 동작을 수행할 수 있다.
비트라인 스위치(SWa), 상보 비트라인 스위치(SWb) 및 제1 내지 제4 스위치들(SW1~SW4)에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)이 연결될 수 있다.
감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 접지 전압(VSS) 레벨이 된다. 접지 전압(VSS) 레벨의 비트라인(BL) 전압은 0V의 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.
상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.
도 9A 내지 도 9K 그리고 도 10은 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7K 그리고 도 8과의 차이점을 중심으로 설명된다.
1. 프리-차지 동작
도 9A 및 도 10의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 및 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.
2. 오프셋 제거 동작
도 9B 및 도 10의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.
3. 제1 차지 셰어링 동작
도 9C 및 도 10의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.33V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.45V 정도로 감소한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.
4. 차지 홀딩 동작
도 9D 및 도 10의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.45V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.
5. 최상위 비트(MSB) 센싱 동작
도 9E 및 도 10의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.45V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.
6. 제1 최상위 비트(MSB) 래치 동작
도 9F 및 도 10의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨이 될 것이다.
7. 제2 최상위 비트(MSB) 래치 동작
도 9G 및 도 10의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.
8. 제2 차지 셰어링 동작
도 9H 및 도 10의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.
제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.5V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.45V 정도 잡힌다.
9. 최하위 비트(LSB) 센싱 동작
도 9I 및 도 10의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.5V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.45V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다.
제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.
제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.
10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작
도 9J 및 도 10의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "1" 레벨의 LSB 데이터를 래치하고 있다.
상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "0" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨을 유지할 것이다.
11. 제3 차지 셰어링 동작
도 9K 및 도 10의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다.
감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.33V 정도의 레벨이 된다. 비트라인(BL)은 로직 "1" 레벨에서 0.33V로 하강되고, 0.33V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.
상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.
도 11A 내지 도 11K 그리고 도 12는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7K 그리고 도 8과의 차이점을 중심으로 설명된다.
1. 프리-차지 동작
도 11A 및 도 12의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 그리고 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.
2. 오프셋 제거 동작
도 11B 및 도 12의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.
3. 제1 차지 셰어링 동작
도 11C 및 도 12의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.67V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.55V 정도로 증가한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.
4. 차지 홀딩 동작
도 11D 및 도 12의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.55V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.
5. 최상위 비트(MSB) 센싱 동작
도 11E 및 도 12의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.55V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.
6. 제1 최상위 비트(MSB) 래치 동작
도 11F 및 도 12의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "0" 레벨로 하강시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨이 될 것이다.
7. 제2 최상위 비트(MSB) 래치 동작
도 11G 및 도 12의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.
8. 제2 차지 셰어링 동작
도 11H 및 도 12의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.
제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.5V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.55V 정도 잡힌다.
9. 최하위 비트(LSB) 센싱 동작
도 11I 및 도 12의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.5V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.55V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.
제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "1" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨로 하강될 것이다.
제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "0" 레벨이 래치될 수 있다.
10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작
도 11J 및 도 12의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "0" 레벨의 LSB 데이터를 래치하고 있다.
상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "1" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "0" 레벨을 유지할 것이다.
11. 제3 차지 셰어링 동작
도 11K 및 도 12의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다.
감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.67V 정도의 레벨이 된다. 비트라인(BL) 전압은 로직 "0" 레벨에서 0.67V로 상승되고, 0.67V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.
상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.
도 13A 내지 도 13K 그리고 도 14는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 감지 증폭기의 동작을 설명하는 등가 회로들과 타이밍도이다. 이하에서, 도 7A 내지 도 7J 그리고 도 8과의 차이점을 중심으로 설명된다.
1. 프리-차지 동작
도 13A 및 도 14의 T0 시점을 참조하면, 감지 증폭기(160)는 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2), 제2 상보 센싱 비트라인(SBLB2), 제1 및 제2 센싱 구동 신호들(LA1, LAB1) 및 제3 및 제4 센싱 구동 신호들(LA2, LAB2)을 프리차지 전압(VPRE)으로 프리차지한다.
2. 오프셋 제거 동작
도 13B 및 도 14의 T1 시점을 참조하면, 감지 증폭기(160)는 오프셋 제거 동작을 수행한다. 제1 감지 증폭 회로(410)에서, 비트라인쌍(BL, BLB)의 오프셋 노이즈에 의하여 상보 비트라인(BLB)는 비트라인(BL)에 비하여 소정의 레벨로 상승 또는 하강하게 되어, 비트라인(BL)과 상보 비트라인(BLB)은 소정의 전압 차이를 갖게 된다. 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 설정됨으로써, 감지 증폭기(160)의 오프셋 노이즈가 제거될 수 있다.
3. 제1 차지 셰어링 동작
도 13C 및 도 14의 T2 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)과 비트라인(BL) 사이에 제1 차지 셰어링 동작을 수행한다. 메모리 셀(MC)에 0.67V의 셀 전압(Vell)이 저장된 경우, 제1 차지 셰어링 동작에 의해 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 프리차지 전압(VPRE)인 0.5V에서 0.65V 정도로 증가한다. 이 때, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지한다.
4. 차지 홀딩 동작
도 13D 및 도 14의 T3 시점을 참조하면, 감지 증폭기(160)는 제1 차지 셰어링 동작에 따른 비트라인(BL) 및 홀딩 비트라인(HBL)의 전하를 홀딩한다. 비트라인(BL)과 홀딩 비트라인(HBL) 각각은 0.65V 정도의 전압 레벨을 유지하고, 상보 비트라인(BLB)과 상보 홀딩 비트라인(HBLB) 각각은 0.5V 정도의 전압 레벨을 유지할 것이다.
5. 최상위 비트(MSB) 센싱 동작
도 13E 및 도 14의 T4 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최상위 비트(MSB)를 센싱하는 MSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.65V의 홀딩 비트라인(HBL) 전압과 0.5V의 상보 홀딩 비트라인(HBLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제1 센싱 비트라인(SBL1)과 연결되는 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 하강되고, 제1 상보 센싱 비트라인(SBLB1)과 연결되는 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.
6. 제1 최상위 비트(MSB) 래치 동작
도 13F 및 도 14의 T5 시점을 참조하면, 감지 증폭기(160)는 2 비트 데이터의 최상위 비트(MSB)를 래치하는 제1 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)는 제2 센싱 비트라인(SBL2)과 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "0" 레벨로 하강시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "1" 레벨로 상승시킬 수 있다. 제2 센싱 비트라인(SBL2)에 연결된 제1 센싱 비트라인(SBL1)과 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 상보 센싱 비트라인(SBLB1) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨이 될 것이다.
7. 제2 최상위 비트(MSB) 래치 동작
도 13G 및 도 14의 T6 시점을 참조하면, 감지 증폭기(160)는 제2 MSB 래치 동작을 수행한다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)에는 메모리 셀(MC)의 MSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.
8. 제2 차지 셰어링 동작
도 13H 및 도 14의 T7 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인(SBL1), 홀딩 비트라인(HBL) 및 비트라인(BL) 사이에서, 그리고 제1 상보 센싱 비트라인(SBLB1), 상보 홀딩 비트라인(HBLB), 그리고 상보 비트라인(BLB) 사이에서 제2 차지 셰어링 동작을 수행한다.
제2 차지 셰어링 동작에 의해, 비트라인(BL), 홀딩 비트라인(HBL) 및 제1 센싱 비트라인(SBL1)의 전압은 0.6V 정도로 잡히고, 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB) 및 제1 상보 센싱 비트라인(SBLB1)의 전압은 0.55V 정도 잡힌다.
9. 최하위 비트(LSB) 센싱 동작
도 13I 및 도 14의 T8 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 나타내는 2 비트 조합의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작을 수행한다.
제1 감지 증폭 회로(410)는, 제1 PMOS 및 NMOS 트랜지스터들(P11, N11)의 게이트들로 인가되는 0.6V의 비트라인(BL) 전압과 제2 PMOS 및 NMOS 트랜지스터들(P12, N12)의 게이트들로 인가되는 0.55V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)의 전압을 로직 "0" 레벨로 하강시키고, 제1 상보 센싱 비트라인(SBLB1)의 전압을 로직 "1" 레벨로 상승시킬 수 있다.
제1 센싱 비트라인(SBL1)에 연결된 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압은 로직 "0" 레벨로 상승되고, 제1 상보 센싱 비트라인(SBLB1)에 연결된 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨로 상승될 것이다.
제1 감지 증폭 회로(410)의 비트라인(BL)에는 메모리 셀(MC)의 LSB 데이터로서 로직 "1" 레벨이 래치될 수 있다.
10. 최상위 비트(MSB) 및 최하위 비트(LSB) 결합 동작
도 13J 및 도 14의 T9 시점을 참조하면, 감지 증폭기(160)는 메모리 셀(MC)의 센싱된 MSB 데이터 및 LSB 데이터를 결합하는 동작을 수행할 수 있다.
제2 감지 증폭 회로(420)의 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨의 MSB 데이터를 래치하고 있고, 제1 감지 증폭 회로(410)의 제1 상보 센싱 비트라인(SBLB1)에는 로직 "1" 레벨의 LSB 데이터를 래치하고 있다.
상보 비트라인 스위치(SWb), 제2, 제4 및 제6 스위치들(SW2, SW4, SW6)에 의해 제2 상보 센싱 비트라인(SBLB2), 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)이 연결될 수 있다. 제2 감지 증폭 회로(420)에 의해 제2 상보 센싱 비트라인(SBLB2)은 로직 "1" 레벨이 되고, 제2 상보 센싱 비트라인(SBLB2)에 연결된 제1 센싱 비트라인쌍(SBL1, SBLB1), 상보 홀딩 비트라인(HBLB) 및 상보 비트라인(BLB)의 전압은 로직 "1" 레벨이 될 것이다. 이 때, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압은 로직 "1" 레벨을 유지할 것이다.
11. 제3 차지 셰어링 동작
도 13K 및 도 14의 T10 시점을 참조하면, 감지 증폭기(160)는 제1 센싱 비트라인쌍(SBL1, SBLB1), 홀딩 비트라인쌍(HBL, HBLB) 및 비트라인쌍(BL, BLB) 사이에 제3 차지 셰어링 동작을 수행한다.
감지 증폭기(160)는 메모리 셀(MC)의 셀 커패시턴스, 비트라인쌍(BL, BLB) 각각의 비트라인 커패시턴스, 홀딩 비트라인쌍(HBL, HBLB) 각각의 비트라인 커패시턴스, 제1 센싱 비트라인쌍(SBL1, SBLB1) 각각의 비트라인 커패시턴스 및 이들 커패시턴스들의 변화를 이용하여 제3 차지 셰어링 동작을 수행할 수 있다. 제3 차지 셰어링 동작에 의해, 비트라인쌍(BL, BLB), 홀딩 비트라인쌍(HBL, HBLB) 그리고 제1 센싱 비트라인쌍(SBL1, SBLB1)의 전압은 0.1.0V 정도의 레벨이 된다. 비트라인(BL) 전압은 로직 "1" 레벨의 1.0V로 유지되고, 1.0V의 비트라인(BL) 전압은 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어된다.
상술한 감지 증폭기(160)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어한다.
도 15a 내지 도 15f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 15a 내지 도 15f의 감지 증폭기들(160_15a~160_15f)은 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하는 동작들이 공정하게(fairly) 그리고 효율적으로(effectively) 수행되도록 하기 위하여, 센싱 동작에 앞서서 제1 감지 증폭 회로(410)의 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키는 동작을 수행할 수 있다. 도 15a 내지 도 15f의 감지 증폭기(160_15a ~ 160_15f)들은 도 4의 감지 증폭기(160)와 거의 유사하게 동작되며, 앞에서 설명되는 감지 증폭기와의 차이점들을 중심으로 설명된다.
도 15a를 참조하면, 감지 증폭기(160_15a)는 도 4의 감지 증폭기(160)와 비교하여, 제7 스위치(SW7)와 제8 스위치(SW8)를 더 포함할 수 있다. 제7 및 제8 스위치들(SW7, SW8)은 도 2의 이퀄라이징 회로(180)에 포함될 수 있다. 제7 스위치(SW7)는 프리차지 전압(VPRE)과 제1 센싱 비트라인(SBL1) 사이에 연결되고, 제어 회로부(150, 도 2)에서 제공되는 이퀄라이징 신호(PEQ, 도 2)에 따라 턴온 또는 턴오프될 수 있다. 제8 스위치(SW8)는 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1) 사이에 연결되고, 제어 회로부(150)에서 제공되는 이퀄라이징 신호(PEQ)에 따라 턴온 또는 턴오프될 수 있다. 제7 및 제8 스위치들(SW7, SW8)은 이퀄라이징 신호(PEQ)에 응답하여 턴온되어 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다.
도 15b를 참조하면, 감지 증폭기(160_15b)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.
도 15c를 참조하면, 감지 증폭기(160_15c)는 도 15b의 감지 증폭기(160_15b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.
도 15d를 참조하면, 감지 증폭기(160_15d)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 15e를 참조하면, 감지 증폭기(160_15e)는 도 15b의 감지 증폭기(160_15b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 15f를 참조하면, 감지 증폭기(160_15f)는 도 15c의 감지 증폭기(160_15c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 15b 내지 도 15f에서, 제1 감지 증폭 회로(410)는 감지 증폭기들(160_15b~160_15f)의 동작에 따라 제1 및 제2 센싱 구동 신호들(LA1, LAB1)로 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가되고, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 작동될 것이다. 감지 증폭기들(160_15b~160_15f)은 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)은, 감지 증폭기들(160_15b~160_15f)의 동작들에서 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 서로 독립적인 전원으로 동작되도록 하기 위하여 제공된다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.
도 16은 도 15f의 감지 증폭기(160_15f)의 동작에 따른 타이밍 다이어그램이다. 도 16은 도 8과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_15f)의 동작을 보여준다. 도 16의 감지 증폭기(160_15f)의 동작 타이밍도는 도 15a 내지 도 15e의 감지 증폭기들(160_15a~160_15e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 8과의 차이점들을 중심으로 설명된다.
도 15f 및 도 16의 T0 시점과 T1 시점 사이의 프리차지 동작 구간에서, 감지 증폭기(160_15f)는 제1 및 제2 스위치들(SW1, SW2)을 턴온시키고 제5 및 제6 스위치들(SW5, SW6)을 턴온시키고 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜, 비트라인(BL), 홀딩 비트라인(HBL), 상보 비트라인(BLB), 상보 홀딩 비트라인(HBLB), 제1 센싱 비트라인(SBL1), 제1 상보 센싱 비트라인(SBLB1), 제2 센싱 비트라인(SBL2) 및 제2 상보 센싱 비트라인(SBLB2)을 프리차지 전압(VPRE)으로 프리차지할 수 있다.
도 15f 및 도 16의 T1 시점과 T2 시점 사이의 오프셋 제거 동작 구간에서, 감지 증폭기(160_15f)는 제7 및 제8 스위치들(SW7, SW8)을 턴온시키고, 비트라인(BL)과 상보 비트라인(BLB)이 오프셋 전압만큼의 차이를 가지도록 하여 감지 증폭기(160_15f)의 오프셋 노이즈를 제거할 수 있다.
도 15f 및 도 16의 T2 시점과 T3 시점 사이의 최상위 비트(MSB)를 센싱하는 제1 차지 셰어링 동작 구간에서, 감지 증폭기(160_15f)는 제1 차지 셰어링 동작이 공정하게 수행되도록 할 수 있다. 감지 증폭기(160_15f)는 T2 시점과 T2a 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이 후, 감지 증폭기(160_15f)는 T2a 시점과 T3 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴오프시켜 제1 감지 증폭 회로(410)는 T2a 시점에서 제1 차지 셰어링 동작을 수행할 수 있다. 제1 차지 셰어링 동작에 의해, 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압 레벨은 0.5V에서 0.35V 정도로 감소하고, 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)은 프리차지 전압(VPRE) 레벨, 즉 0.5V를 유지할 수 있다.
도 15f 및 도 16의 T8 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 감지 증폭기(160_15f)는 LSB 센싱 동작이 공정하게 수행되도록 할 수 있다. 감지 증폭기(160_15f)는 T8 시점과 T8a 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴온시켜 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이 후, 감지 증폭기(160_15f)는 T8a 시점과 T9 시점 동안 제7 및 제8 스위치들(SW7, SW8)을 턴오프시키고, 제1 감지 증폭 회로(410)는 T8a 시점에서 LSB 센싱 동작을 수행할 수 있다. 제1 감지 증폭 회로(410)는, 0.45V의 비트라인(BL) 전압과 0.5V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1), 상보 비트라인(BLB) 및 상보 홀딩 비트라인(HBLB)의 전압을 로직 "1" 레벨로 상승시키고, 제1 상보 센싱 비트라인(SBLB1), 비트라인(BL) 및 홀딩 비트라인(HBL)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.
도 16에서, 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 16에 도시된 감지 증폭기(160_15f)의 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 17a 내지 도 17f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 17a 내지 도 17f의 감지 증폭기들(160_17a ~ 160_17f)은 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB)을 통하여 데이터 입출력 회로부(170, 도 2)로 전달할 수 있다. 도 17a 내지 도 17f의 감지 증폭기(160_15a ~ 160_15f)들은 앞에서 설명된 감지 증폭기와의 차이점들을 중심으로 설명된다.
도 17a를 참조하면, 감지 증폭기(160_17a)는 도 15a의 감지 증폭기(160_15a)와 비교하여, 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)과 연결된다는 점에서 차이가 있다. 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)은 데이터 입출력 회로부(170)에 포함될 수 있다. 감지 증폭기(160_17a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하여, 센싱된 2 비트 데이터의 MSB를 제2 상보 센싱 비트라인(SBLB2)에 래치하고, 센싱된 2 비트 데이터의 LSB를 비트라인(BL)에 래치할 수 있다.
제1 칼럼 선택 트랜지스터(N31)는 칼럼 선택 신호(CSL)에 응답하여 비트라인(BL)과 제1 데이터 입출력 라인(LIO_LSB)을 전기적으로 연결하고, 제2 칼럼 선택 트랜지스터(N32)는 칼럼 선택 신호(CSL)에 응답하여 상보 비트라인(BLB)과 제2 데이터 입출력 라인(LIOB_LSB)을 전기적으로 연결하고, 제3 칼럼 선택 트랜지스터(N33)는 칼럼 선택 신호(CSL)에 응답하여 제2 센싱 비트라인(SBL2)과 제3 데이터 입출력 라인(LIOB_MSB)을 전기적으로 연결하고, 제4 칼럼 선택 트랜지스터(N34)는 칼럼 선택 신호(CSL)에 응답하여 제2 상보 센싱 비트라인(SBLB2)과 제4 데이터 입출력 라인(LIO_MSB)을 전기적으로 연결할 수 있다. 칼럼 선택 신호(CSL)는 칼럼 어드레스를 수신하는 어드레스 디코더(140, 도 2)에서 제공될 수 있다.
도 17b를 참조하면, 감지 증폭기(160_17b)는 도 17a의 감지 증폭기(160_17a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.
도 17c를 참조하면, 감지 증폭기(160_17c)는 도 17b의 감지 증폭기(160_17b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.
도 17d를 참조하면, 감지 증폭기(160_17d)는 도 17a의 감지 증폭기(160_17a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 17e를 참조하면, 감지 증폭기(160_17e)는 도 17b의 감지 증폭기(160_17b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 17f를 참조하면, 감지 증폭기(160_17f)는 도 17c의 감지 증폭기(160_17c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 17b 내지 도 17f에서, 제1 감지 증폭 회로(410)의 동작에 따라 전원 전압(VINTA), 접지 전압(VSS) 또는 프리차지 전압(VPRE)이 인가되는 제1 및 제2 센싱 구동 신호들(LA1, LAB1)의 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)이 선택적으로 연결될 수 있다. 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)은, 감지 증폭기들(160_15b~160_15f)의 동작들에서 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12)이 서로 독립적인 전원으로 동작되도록 하기 위해 제공된다. 이에 따라, 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.
도 18a 내지 도 18c는 도 17f의 감지 증폭기(160_17f)의 동작에 따른 타이밍 다이어그램들이다. 도 18a는 도 16과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_17f)의 동작을 보여준다. 도 18a 내지 도 18c의 동작 타이밍도들은 도 17a 내지 도 17e의 감지 증폭기들(160_17a~160_17e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 16과의 차이점들을 중심으로 설명된다.
도 17f 및 도 18a의 T8a 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 칼럼 선택 신호(CSL)가 로직 하이 레벨로 활성화될 수 있다. 이 때, 감지 증폭기(160_17f)의 제2 상보 센싱 비트라인(SBLB2)에는 센싱된 2 비트 데이터의 MSB를 래치하고 있고, 비트라인(BL)에는 센싱된 2 비트 데이터의 LSB를 래치하고 있을 것이다.
로직 하이 레벨의 칼럼 선택 신호(CSL)에 응답하여, 제1 칼럼 선택 트랜지스터(N31)는 비트라인(BL)에 래치된 2 비트 데이터의 LSB를 제1 데이터 입출력 라인(LIO_LSB)으로 출력하고, 제2 칼럼 선택 트랜지스터(N32)는 상보 비트라인(BLB)의 데이터를 제2 데이터 입출력 라인(LIOB_LSB)으로 출력하고, 제3 칼럼 선택 트랜지스터(N33)는 제2 센싱 비트라인(SBL2)의 데이터를 제3 데이터 입출력 라인(LIOB_MSB)으로 출력하고, 제4 칼럼 선택 트랜지스터(N34)는 제2 상보 센싱 비트라인(SBLB2)에 래치된 2 비트 데이터의 MSB를 제4 데이터 입출력 라인(LIO_MSB)으로 출력할 수 있다.
도 18b를 참조하면, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 하나의 데이터(DQ) 패드를 통해 직렬 출력할 수 있다.
도 18c를 참조하면, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.
도 18a 내지 도 18c에서, 감지 증폭기(160_17f)는 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.
도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.
도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.
도 18a 내지 도 18c에 도시된 감지 증폭기(160_17f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_15f)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″을 하나의 데이터(DQ) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력할 수 있다.
도 19a 내지 도 19f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 19a 내지 도 19f의 감지 증폭기(160_19a ~ 160_19f)들은 도 4의 감지 증폭기(160)와 거의 유사하게 동작되며, 앞에서 설명되는 감지 증폭기와의 차이점들을 중심으로 설명된다.
도 19a의 감지 증폭기(160_19a)는, 도 4의 감지 증폭기(160)와 비교하여, 비트라인 쌍(BL. BLB)과 홀딩 비트라인 쌍(HBL, HBLB)을 연결시키는 비트라인 스위치(SWa)와 상보 비트라인 스위치(SWb)를 포함하지 않고, 제7 스위치(SW7)와 제8 스위치(SW8)를 더 포함할 수 있다. 감지 증폭기(160_19a)는 제7 스위치(SW7)와 제8 스위치(SW8)을 이용하여 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 프리차지 전압(VPRE)으로 등화시킬 수 있다. 이에 따라, 감지 증폭기(160_19a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하는 동작들을 공정하게 그리고 효율적으로 수행할 수 있다.
도 19b를 참조하면, 감지 증폭기(160_19b)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.
도 19c를 참조하면, 감지 증폭기(160_19c)는 도 19b의 감지 증폭기(160_19b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.
도 19d를 참조하면, 감지 증폭기(160_19d)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 19e를 참조하면, 감지 증폭기(160_19e)는 도 19b의 감지 증폭기(160_19b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 19f를 참조하면, 감지 증폭기(160_19f)는 도 19c의 감지 증폭기(160_19c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 19b 내지 도 19f에서, 감지 증폭기들(160_19b~160_19f)은 제1 감지 증폭 회로(410)의 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)의 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 서로 독립적인 전원으로 동작되고, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.
도 20은 도 19f의 감지 증폭기(160_15f)의 동작에 따른 타이밍 다이어그램이다. 도 20은 도 16과 유사하고, 메모리 셀(MC)에 저장된 0V의 셀 전압(Vcell), 즉 2-비트 데이터 "00"을 센싱하는 감지 증폭기(160_19f)의 동작을 보여준다. 도 20의 감지 증폭기(160_19f)의 동작 타이밍도는 도 19a 내지 도 19e의 감지 증폭기들(160_19a~160_19e)의 동작에도 동일하게 적용될 수 있다. 이하에서, 도 16과의 차이점들을 중심으로 설명된다.
도 19f 및 도 20의 T4 시점과 T6 시점 사이의 MSB 센싱 동작 구간에서, 감지 증폭기(160_19f)는 제3 및 제4 스위치들(SW3, SW4)을 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)는, T4 시점에서, 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각의 게이트로 인가되는 0.35V의 비트라인(BL) 전압과 0.5V의 상보 비트라인(BLB) 전압 사이의 전압차를 기반으로 센싱하여, 제1 센싱 비트라인(SBL1)과 제1 상보 센싱 비트라인(SBLB1)이 소정의 전압차로 디벨롭될 수 있다. 제2 감지 증폭 회로(420)는, T5 시점에서, 제1 센싱 비트라인(SBL1)에 연결된 제2 센싱 비트라인(SBL2)과 제1 상보 센싱 비트라인(SBLB1)에 연결된 제2 상보 센싱 비트라인(SBLB2)의 전압차를 기반으로 센싱하여, 제2 센싱 비트라인(SBL2)의 전압을 로직 "1" 레벨로 상승시키고, 제2 상보 센싱 비트라인(SBLB2)의 전압을 로직 "0" 레벨로 하강시킬 수 있다.
도 20에서, 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″00″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″00″에 대응하는 0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은, 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″에 대응하는 0.33V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은, 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_195f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″에 대응하는 0.67V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 20에 도시된 감지 증폭기(160_19f)의 제3 및 제4 스위치들(SW3, SW4)과 제7 및 제8 스위치들(SW7, SW8)의 동작 타이밍들은. 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_19f)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 센싱하기에 앞서 제1 센싱 비트라인쌍(SBL1, SBLB1)을 등화시키고, 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″에 대응하는 1.0V의 비트라인(BL) 전압을 셀 전압(Vcell)으로서 메모리 셀(MC)에 리스토어할 수 있다.
도 21a 내지 도 21f는 본 발명의 실시예들에 따른 감지 증폭기를 설명하는 회로 다이어그램들이다. 도 21a 내지 도 21f의 감지 증폭기들(160_21a~160_21f)은 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_MSB, LIOB_MSB, LIO_LSB, LIOB_LSB)을 통하여 데이터 입출력 회로부(170, 도 2)로 전달할 수 있다. 도 21a 내지 도 21f의 감지 증폭기(160_21a ~ 160_21f)들은 앞에서 설명된 감지 증폭기와의 차이점들을 중심으로 설명된다.
도 21a를 참조하면, 감지 증폭기(160_21a)는 도 19a의 감지 증폭기(160_19a)와 비교하여, 제1 내지 제4 칼럼 선택 트랜지스터들(N31~N34)과 연결된다는 점에서 차이가 있다. 감지 증폭기(160_21a)는 메모리 셀(MC)에 저장된 셀 전압(Vcell)을 2 비트 데이터의 MSB 및 LSB로 센싱하고, 센싱된 2 비트 데이터의 LSB를 제1 및 제2 칼럼 선택 트랜지스터들(N31, N32)을 통해 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)로 출력하고, 센싱된 2 비트 데이터의 MSB를 제3 및 제4 칼럼 선택 트랜지스터들(N33, N34)을 통해 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)로 출력할 수 있다.
도 21b를 참조하면, 감지 증폭기(160_21b)는 도 21a의 감지 증폭기(160_21a)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 및 제2 PMOS 트랜지스터들(P11, P12) 사이에 제1 전원 스위치(SW10a)가 연결되고, 제2 센싱 구동 신호(LAB1)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 사이에 제2 전원 스위치(SW10b)가 연결된다는 점에서 차이가 있다.
도 21c를 참조하면, 감지 증폭기(160_21c)는 도 21b의 감지 증폭기(160_21b)와 비교하여, 제1 감지 증폭 회로(410)의 제1 센싱 구동 신호(LA1)와 제1 PMOS 트랜지스터(P11) 사이에, 그리고 제1 센싱 구동 신호(LA1)와 제2 PMOS 트랜지스터(P12) 사이에 제1 전원 스위치들(SW10a1, SW10a2)이 각각 연결된다는 점에서 차이가 있다.
도 21d를 참조하면, 감지 증폭기(160_21d)는 도 21a의 감지 증폭기(160_21a)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 21e를 참조하면, 감지 증폭기(160_21e)는 도 21b의 감지 증폭기(160_21b)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 21f를 참조하면, 감지 증폭기(160_21f)는 도 21c의 감지 증폭기(160_21c)와 비교하여, 제1 감지 증폭 회로(410)의 제2 센싱 구동 신호(LAB1)와 제1 NMOS 트랜지스터(N11) 사이에, 그리고 제2 센싱 구동 신호(LAB1)와 제2 NMOS 트랜지스터(N12) 사이에 제2 전원 스위치들(SW10b1, SW10b2)이 각각 연결된다는 점에서 차이가 있다.
도 21b 내지 도 21f에서, 감지 증폭기들(160_21b~160_21f)은 제1 감지 증폭 회로(410)의 제1 및 제2 센싱 구동 신호들(LA1, LAB1)이 공급되는 브랜치들 각각에 제1 및 제2 전원 스위치들(SW10a, SW10b, SW10a1, SW10a2, SW10b1, SW10b2)을 선택적으로 턴온 또는 턴오프시킬 수 있다. 제1 감지 증폭 회로(410)의 제1 및 제2 PMOS 트랜지스터들(P11, P12)과 제1 및 제2 NMOS 트랜지스터들(N11, N12) 각각은, 서로 독립적인 전원으로 동작되고, 이웃하는 트랜지스터들(P11, P12, N11, N12)의 동작에 따라 변동될 수 있는 전원의 영향을 받지 않고 안정적으로 센싱 동작을 수행할 수 있다.
도 22는 도 21f의 감지 증폭기(160_21f)의 동작에 따른 타이밍 다이어그램들이다. 도 22는 도 20과 유사하고, 센싱된 2 비트 데이터의 MSB 및 LSB를 데이터 입출력 라인들(LIO_LSB, LIOB_LSB, LIOB_MSB, LIO_MSB)로 출력시키는 칼럼 선택 신호(CSL)의 동작 타이밍을 보여준다. 이하에서, 도 20과의 차이점들을 중심으로 설명된다.
도 21f 및 도 22의 T8a 시점과 T9 시점 사이의 최하위 비트(LSB)를 센싱하는 LSB 센싱 동작 구간에서, 칼럼 선택 신호(CSL)가 로직 하이 레벨로 활성화될 수 있다. 이 때, 감지 증폭기(160_17f)의 제2 상보 센싱 비트라인(SBLB2)에는 센싱된 2 비트 데이터의 MSB를 래치하고 있고, 비트라인(BL)에는 센싱된 2 비트 데이터의 LSB를 래치하고 있을 것이다.
로직 하이 레벨의 칼럼 선택 신호(CSL)에 응답하여, 제1 및 제2 칼럼 선택 트랜지스터들(N31, N32)은 센싱된 2 비트 데이터의 LSB를 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)로 출력하고, 제3 및 제4 칼럼 선택 트랜지스터들(N33, N34)은 센싱된 2 비트 데이터의 MSB를 제3 및 제4 데이터 입출력 라인들(LIO_MSB, LIOB_MSB)로 출력할 수 있다. 이 후, 데이터 입출력 회로부(170, 도 2)는 메모리 장치(100)의 독출 모드에서, 제1 및 제2 데이터 입출력 라인들(LIO_LSB, LIOB_LSB)의 LSB 데이터와 제3 및 제4 데이터 입출력 라인들(LIOB_MSB, LIO_MSB)의 MSB 데이터를 하나의 데이터(DQ, 도 18b) 패드를 통해 직렬 출력하거나, 2개의 데이터(DQ_LSB, DQ_MSB, 도 18c) 패드들을 통하여 병렬 출력할 수 있다.
도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 10의 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″01″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 0.33V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″01″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″01″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.
도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 12의 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″10″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 0.67V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″10″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″10″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.
도 22에 도시된 감지 증폭기(160_21f)와 칼럼 선택 신호(CSL)의 동작 타이밍들은, 도 14의 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)에 대응하는 2-비트 데이터 ″11″을 센싱하는 동작 타이밍도에 적용될 수 있다. 감지 증폭기(160_21f)는 메모리 셀(MC)에 저장된 1.0V의 셀 전압(Vcell)을 MSB 및 LSB 비트 ″11″으로 센싱하고, 센싱된 MSB 및 LSB 비트 ″11″은 하나의 데이터(DQ) 패드를 통해 직렬 출력되거나, 2개의 데이터(DQ_LSB, DQ_MSB) 패드들을 통하여 병렬 출력될 수 있다.
도 23은 본 발명의 실시예들에 따른 감지 증폭기를 포함하는 메모리 장치를 시스템에 적용한 예를 나타내는 블록도이다.
도 23을 참조하면, 시스템(2300)은 프로세싱 유닛(2310), 고속 DRAM(2320), 멀티 레벨 DRAM(2330), 그리고 대용량 스토리지 유닛(2340)을 포함할 수 있다. 시스템(2300)은 모바일 기기, 퍼스널 컴퓨터, 서버 컴퓨터 및 프로그램 가능한 가전 제품, 메인 프레임 컴퓨터 등과 같은 범용 또는 특수 목적의 컴퓨터 시스템일 수 있다.
본 실시예에서 설명되는 기능적 유닛은 구현 독립성(implementation independence)을 위해 모듈로서 분류될 수 있다. 예를 들어, 모듈은 커스텀 VLSI 회로 또는 게이트 어레이, 논리 칩, 트랜지스터, 또는 다른 디스크릿 컴포넌트와 같은 기성 반도체를 포함하는 하드웨어 회로로서 구현될 수 있다. 모듈은 프로그램 가능한 하드웨어 장치, 예컨대 프로그램 가능한 게이트 어레이, 프로그램 가능한 게이트 로직, 프로그램 가능한 게이트 장치 등으로 구현될 수 있다. 또한, 모듈은 실행 가능한 코드(code), 객체(object), 과정(procedure), 또는 함수(function)로서 구성되는 소프트웨어로 구현될 수 있다.
프로세싱 유닛(2310)은 운영 체제 및 다수의 소프트웨어 시스템을 실행하고 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 프로세싱 유닛(2310)은 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다.
고속 DRAM(2320)은 시스템(2300)의 동작 메모리 또는 캐시 메모리로서 데이터를 단기적으로 또는 임시로 저장할 수 있다. 예컨대, 고속 DRAM(2320)은 SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등 일 수 있다.
멀티 레벨 DRAM(2330)은 대용량 스토리지 유닛(2340)의 캐시 역할을 하도록 이용될 수 있다. 멀티 레벨 DRAM(2330)은 도 1에서 설명된 메모리 장치(100)와 동일 또는 유사할 수 있다. 멀티 레벨 DRAM(2330)은 2-비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀과, 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고 셀 전압을 2-비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기를 포함한다. 감지 증폭기는 2-비트 데이터의 LSB를 센싱하여 제1 센싱 비트라인쌍에 래치하고, 2-비트 데이터의 MSB를 센싱하여 제2 센싱 비트라인쌍에 래치하고, 센싱된 MSB 및 LSB에 따라 발생되는 비트라인 전압을 셀 전압으로서 메모리 셀에 리스토어할 수 있다. 감지 증폭기는 감지 증폭기의 홀딩 비트라인과 메모리 셀의 비트라인 사이를 선택적으로 연결하는 스위칭 회로를 포함하고, 2-비트 데이터의 MSB를 센싱할 때 홀딩 비트라인과 비트라인 사이가 전기적으로 연결되지 않은 상태에서 수행되도록 하고, 2-비트 데이터의 LSB 센싱은 홀딩 비트라인과 비트라인이 연결된 상태에서 수행되도록 한다.
대용량 스토리지 유닛(2340)은 SDD(Solid State Drive), PCIe(Peripheral Component Interconnect express) 메모리 모듈, NVMe(Non-Volatile Memory express) 등으로 구현될 수 있다. 옵션적으로, 대용량 스토리지 유닛(2340)의 하나 이상의 계층들(one or more tiers)은 하나 이상의 네트워크 억세스 가능한 장치들 및/또는 서비스들, 예컨대, NVMe-oF(NVMe-over Fabrics) 및/또는RDMA(Remote Direct Memory Access) 접속된 여러 클라이언트들, 여러 서버들, 서버 팜(들), 서버 클러스터(들), 어플리케이션 서버(들), 또는 메시지 서버(들)로 구현될 수 있다. 대용량 스토리지 유닛(2340)은 시스템(2300)이 사용자 데이터를 장기적으로 저장하고자 하는 저장 매체를 가리킨다. 대용량 스토리지 유닛(2340)은 응용 프로그램(application program), 프로그램 데이터(program data) 등을 저장할 수 있다.
본 개시는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
    상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
    상기 메모리 셀이 연결되는 비트라인, 상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함하고,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB를 센싱할 때 상기 비트라인과 상기 제1 감지 증폭 회로가 전기적으로 연결되지 않은 상태에서 상기 감지 증폭기의 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 상기 2 비트 데이터의 상기 LSB를 센싱할 때 상기 비트라인과 상기 홀딩 비트라인이 전기적으로 연결된 상태에서 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하는 것을 특징으로 하는 감지 증폭기.
  2. 제1항에 있어서,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB 센싱을 위하여 제1 차지 세어링 동작을 수행하고,
    상기 제1 차지 세어링 동작은 상기 메모리 셀에 저장된 전하와 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하 사이에서 수행되고,
    상기 제1 차지 세어링 동작에 따라, 상기 2 비트 데이터의 상기 MSB에 대응하는 MSB 전압 레벨을 갖는 상기 홀딩 비트라인의 전압 레벨이 상보 홀딩 비트라인의 전압 레벨 대비 소정의 전압 차를 갖는 것을 특징으로 하는 감지 증폭기.
  3. 제2항에 있어서,
    상기 감지 증폭기는 상기 제1 감지 증폭 회로를 이용하여 상기 홀딩 비트라인의 전압과 상기 상보 홀딩 비트라인의 전압 사이의 전압 차를 기반으로 상기 2 비트 데이터의 상기 MSB를 센싱하고, 상기 2 비트 데이터의 상기 센싱된 MSB의 로직 레벨이 상기 제1 센싱 비트라인쌍의 제1 상보 센싱 비트라인에 잡히는 것을 특징으로 하는 감지 증폭기.
  4. 제3항에 있어서,
    상기 감지 증폭기는, 상기 2 비트 데이터의 상기 MSB를 센싱하기 전에, 상기 제1 감지 증폭 회로의 상기 제1 센싱 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 감지 증폭기.
  5. 제3항에 있어서,
    상기 스위칭 회로는, 상기 2 비트 데이터의 상기 센싱된 MSB의 로직 레벨이 상기 제2 감지 증폭 회로에서 센싱되고 래치되도록, 상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들 사이를 연결하는 것을 특징으로 하는 감지 증폭기.
  6. 제5항에 있어서,
    상기 스위칭 회로는 상기 제2 감지 증폭 회로에서 상기 제2 센싱 비트라인쌍에 상기 2 비트 데이터의 상기 MSB의 로직 레벨이 센싱되고 래치될 때, 상기 제1 감지 증폭 회로로 제공되는 센싱 구동 신호의 연결을 차단하는 것을 특징으로 하는 감지 증폭기.
  7. 제5항에 있어서,
    상기 스위칭 회로는 상기 제2 감지 증폭 회로에서 상기 제2 센싱 비트라인쌍에 상기 2 비트 데이터의 상기 MSB의 로직 레벨이 센싱되고 래치될 때, 상기 제1 센싱 비트라인쌍의 상기 비트라인들과 상기 제2 센싱 비트라인쌍의 상기 비트라인들 사이의 연결을 차단하는 것을 특징으로 하는 감지 증폭기.
  8. 제2항에 있어서,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 LSB 센싱을 위하여 제2 차지 세어링 동작을 수행하고,
    상기 제2 차지 세어링 동작은 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하와 상기 제1 센싱 비트라인쌍의 제1 센싱 비트라인에 저장된 전하 사이에서 발생되는 차지 셰어링과 상보 비트라인 및 상보 홀딩 비트라인에 저장된 전하와 상기 제1 센싱 비트라인쌍의 제1 상보 센싱 비트라인에 저장된 전하 사이에서 발생되는 차지 셰어링을 포함하고,
    상기 제2 차지 세어링 동작에 따라, 상기 2-비트 데이터의 상기 LSB에 대응하는 LSB 전압 레벨을 갖는 상기 비트라인의 전압 레벨이 상기 상보 비트라인의 전압 레벨 대비 소정의 전압 차를 갖는 것을 특징으로 하는 감지 증폭기.
  9. 제8항에 있어서,
    상기 감지 증폭기는 상기 제1 감지 증폭 회로를 이용하여 상기 비트라인 및 상기 홀딩 비트라인의 전압과 상기 상보 비트라인 및 상기 상보 홀딩 비트라인의 전압 사이의 전압 차를 기반으로 상기 2 비트 데이터의 상기 LSB를 센싱하고, 상기 2 비트 데이터의 상기 센싱된 LSB의 로직 레벨이 상기 비트라인에 잡히는 것을 특징으로 하는 감지 증폭기.
  10. 제9항에 있어서,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 LSB를 센싱하기 전에, 상기 제1 감지 증폭 회로의 상기 제1 센싱 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 감지 증폭기.
  11. 제9항에 있어서,
    상기 스위칭 회로는 상기 제1 감지 증폭 회로에서 상기 2 비트 데이터의 상기 LSB가 센싱될 때, 상기 제1 상보 센싱 비트라인과 상기 홀딩 비트라인 및 상기 비트라인 사이를 연결하고, 상기 제1 센싱 비트라인과 상기 상보 홀딩 비트라인 및 상기 상보 비트라인 사이를 연결하는 것을 특징으로 하는 감지 증폭기.
  12. 제9항에 있어서,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB 각각을 데이터 입출력 라인들로 출력하는 것을 특징으로 하는 감지 증폭기.
  13. 제1항에 있어서,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB에 대응되는 셀 전압을 상기 메모리 셀에 재기입하는 리스토어 동작을 수행하는 감지 증폭기.
  14. 제13항에 있어서,
    상기 감지 증폭기는 상기 제2 감지 증폭 회로에 래치된 상기 2 비트 데이터의 상기 MSB에 대응하는 MSB 전압 레벨과 상기 제1 감지 증폭 회로에 래치된 상기 2 비트 데이터의 상기 LSB에 대응하는 LSB 전압 레벨을 결합시켜 상기 리스토어 동작을 수행하는 것을 특징으로 하는 감지 증폭기.
  15. 제13항에 있어서,
    상기 스위칭 회로는 상기 2비트 데이터의 상기 MSB를 래치하는 상기 제2 센싱 비트라인쌍의 제2 상보 센싱 비트라인과 상기 2비트 데이터의 상기 LSB를 래치하는 상기 제1 센싱 비트라인쌍, 상보 홀딩 비트라인 및 상보 비트라인을 연결하는 것을 특징으로 하는 감지 증폭기.
  16. 제15항에 있어서,
    상기 감지 증폭기는 상기 리스토어 동작을 위하여 제3 차지 셰어링 동작을 수행하고,
    상기 제3 차지 세어링 동작은 상기 제1 센싱 비트라인쌍, 상기 상보 홀딩 비트라인 및 상기 상보 비트라인에 저장된 전하와 상기 홀딩 비트라인 및 상기 비트라인에 저장된 전하 사이에서 발생되고,
    상기 제3 차지 셰어링 동작에 따른 상기 비트라인의 전압 레벨이 상기 셀 전압으로서 상기 메모리 셀에 리스토어되는 감지 증폭기.
  17. 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
    상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
    메모리 셀이 연결되는 비트라인과 상기 제1 및 제2 감지 증폭 회로들에 연결되는 스위칭 회로를 포함하고,
    상기 스위칭 회로는
    상기 비트라인과 홀딩 비트라인 사이를 선택적으로 연결하는 비트라인 스위치;
    상보 비트라인과 상보 홀딩 비트라인 사이를 선택적으로 연결하는 상보 비트라인 스위치;
    상기 홀딩 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치;
    상기 상보 홀딩 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치;
    상기 홀딩 비트라인과 상기 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치;
    상기 상보 홀딩 비트라인과 상기 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치;
    상기 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치; 및
    상기 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함하는 감지 증폭기.
  18. 메모리 셀에 저장된 셀 전압에 대응하는 2 비트 데이터의 최하위 비트(LSB)를 센싱하여 제1 센싱 비트라인쌍에 래치하는 제1 감지 증폭 회로;
    상기 셀 전압에 대응하는 상기 2 비트 데이터의 최상위 비트(MSB)를 센싱하여 제2 센싱 비트라인쌍에 래치하는 제2 감지 증폭 회로; 및
    상기 제1 센싱 비트라인쌍의 비트라인들과 상기 제2 센싱 비트라인쌍의 비트라인들을 선택적으로 연결하는 스위칭 회로를 포함하고,
    상기 스위칭 회로는
    상기 메모리 셀이 연결되는 비트라인과 제1 센싱 비트라인 사이를 선택적으로 연결하는 제1 스위치;
    상보 비트라인과 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제2 스위치;
    상기 비트라인과 상기 제1 상보 센싱 비트라인 사이를 선택적으로 연결하는 제3 스위치;
    상기 상보 비트라인과 상기 제1 센싱 비트라인 사이를 선택적으로 연결하는 제4 스위치;
    상기 제1 센싱 비트라인과 제2 센싱 비트라인 사이를 선택적으로 연결하는 제5 스위치; 및
    상기 제1 상보 센싱 비트라인과 제2 상보 센싱 비트라인 사이를 선택적으로 연결하는 제6 스위치를 포함하는 감지 증폭기.
  19. 2 비트 데이터로 나타내는 셀 전압을 저장하는 메모리 셀;
    상기 메모리 셀이 연결된 비트라인과 상보 비트라인 사이에 연결되고, 상기 셀 전압을 상기 2 비트 데이터의 최상위 비트(MSB) 및 최하위 비트(LSB)로 센싱하는 감지 증폭기; 및
    상기 2 비트 데이터의 상기 센싱된 MSB 및 LSB를 데이터 패드를 통해 외부로 출력하는 데이터 입출력 회로부를 포함하고,
    상기 감지 증폭기는 상기 2 비트 데이터의 상기 MSB를 센싱할 때 상기 비트라인과 상기 감지 증폭기가 전기적으로 연결되지 않은 상태에서 상기 감지 증폭기의 홀딩 비트라인에 저장된 전하를 이용하여 센싱하고, 상기 2 비트 데이터의 상기 LSB를 센싱할 때 상기 비트라인과 상기 홀딩 비트라인이 전기적으로 연결된 상태에서 상기 비트라인 및 상기 홀딩 비트라인에 저장된 전하를 이용하여 센싱하는 것을 특징으로 하는 메모리 장치.
  20. 제19항에 있어서,
    상기 감지 증폭기는, 상기 2 비트 데이터의 상기 MSB를 센싱하기 전에, 상기 감지 증폭기의 비트라인쌍을 상기 감지 증폭기로 제공되는 전원 전압 레벨의 반에 해당하는 프리차지 전압 레벨로 등화시키는 것을 특징으로 하는 메모리 장치.
KR1020190028258A 2018-11-07 2019-03-12 멀티 레벨 셀을 센싱하는 감지 증폭기 및 그것을 포함하는 메모리 장치 KR20200052803A (ko)

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* Cited by examiner, † Cited by third party
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US11501824B2 (en) 2020-02-05 2022-11-15 Samsung Electronics Co., Ltd. Volatile memory device and data sensing method thereof
KR20230061772A (ko) * 2021-10-29 2023-05-09 고려대학교 산학협력단 이중 영역의 동적 레퍼런스를 사용하는 비휘발성 저항성 메모리 장치 및 그것의 읽기 방법

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