JP2001084760A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧等の使用環境に応じて回路動作余裕
を調整可能とした半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１と、アドレスをデコ
ードしてメモリセルアレイ１のメモリセルを選択するロ
ウデコーダ３及びカラムデコーダ５と、メモリセルアレ
イ１の読み出しデータを検知し書き込みデータをラッチ
するセンスアンプ回路２とを備え、動作モード切換信号
ＳＥＬにより切り換えられる、１メモリセルで１ビット
データの読み出し又は書き込みを行う第１の動作モード
と複数のメモリセルで１ビットデータの読み出し又は書
き込みを行う第２の動作モードとを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に回路動作余裕の向上を図った半導体記憶装
置に関する。

【０００２】

【従来の技術】ＤＲＡＭを携帯用情報機器、携帯用オー
ディオ機器等の小型電子機器に用いる場合、電子機器全
体の低消費電力化のために低電源電圧とすることが要求
される。しかし、低電源電圧用途として設計されたＤＲ
ＡＭでない場合には、電源電圧を低下させるとビット線
に出力されるデータ信号のレベル低下により、誤動作を
生じるおそれがある。一方、小型電子機器に用いるため
に特に低消費電力を指向して、記憶容量と速度を犠牲に
してＤＲＡＭをより低電源電圧で設計しようとしても、
動作電源電圧の限界があり、低電源電圧化は容易ではな
い。

【０００３】

【発明が解決しようとする課題】微細化したＤＲＡＭの
動作余裕を改善するための一つの手法として、二つのメ
モリセルで１ビットデータの記憶を行うようにした技術
が提案されている（特開平８−２２２７０６号公報）。
しかしここでは、電源電圧に応じて動作余裕を調整する
ということは考えられていない。また、ＥＥＰＲＯＭに
おいては、２値データ記憶と４値データ記憶を切換可能
とした技術が提案されている（特開平６−３０９８９０
号公報）。

【０００４】この発明は、電源電圧等の使用環境に応じ
て回路動作余裕を調整可能とした半導体記憶装置を提供
することを目的としている。

【０００５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、メモリセルアレイと、アドレスをデコードし
て前記メモリセルアレイのメモリセルを選択するデコー
ド回路と、前記メモリセルアレイの読み出しデータを検
増幅するセンスアンプ回路とを備え、１メモリセルで１
ビットデータの読み出し／書き込みを行う第１の動作モ
ードと複数のメモリセルで１ビットデータの読み出し／
書き込みを行う第２の動作モードとが動作モード切換信
号により切り換えられることを特徴とする。

【０００６】この発明に係る半導体記憶装置は、１メモ
リセルで１ビットデータの読み出し又は書き込みを行う
第１の動作モードと、複数のメモリセルで１ビットデー
タの読み出し又は書き込みを行う第２の動作モードとの
切換を可能としている。第２の動作モードは、第１の動
作モードと比較してビット線信号電圧が大きくなり、等
価的にメモリセル容量が増大したモードとなる。従って
例えば、通常の電源電圧使用時は第１の動作モードと
し、低電源電圧の下では第２の動作モードとすることに
より、低電源電圧での動作余裕を確保することが可能に
なる。また、ＤＲＡＭは一般に、高温時にはリーク電流
が大きくなるため、データ保持のためのリフレッシュサ
イクル時間を短くすることが必要である。或いはリフレ
ッシュサイクルを温度によらず一定とするためには、高
温時の保証のためにリフレッシュサイクルを常温時に必
要とされる以上に短いものとすることが必要になる。こ
の発明によれば、高温時に第２の動作モードを選択する
ことにより、メモリセル容量が等価的に２倍になるか
ら、温度によりリフレッシュサイクルを調整したり、必
要以上にリフレッシュサイクルを短く設定する必要がな
い。

【０００７】この発明に係る半導体記憶装置は、メモリ
セルアレイと、ロウアドレスをデコードして前記メモリ
セルアレイのワード線を選択するロウデコーダと、カラ
ムアドレスをデコードして前記メモリセルアレイのビッ
ト線を選択するカラムデコーダと、前記メモリセルアレ
イの読み出しデータを検知増幅するセンスアンプ回路と
を備え、前記ロウデコーダは、ロウアドレスの各ビット
の信号とその反転信号が転送されるロウアドレス信号線
と、各ワード線毎に設けられて前記ロウアドレス信号線
に転送されるロウアドレスの組み合わせの一致検出を行
って、ロウアドレスにより選択されたワード線を活性化
するデコード用ゲートと、切換信号が入力されて、前記
ロウアドレス信号線のうち所定ビットの相補信号が転送
されるべき一対のロウアドレス信号線に同時に同じ論理
レベルの信号を与える切換用ゲートと、を有することを
特徴とする。

【０００８】この発明によると、ワード線選択を行うロ
ウデコーダに、選択アドレスの相補信号が転送されるア
ドレス線の一対に対して、切換信号により同時に同じ論
理レベルを与えるモード切換用ゲートを付加する。これ
により、１ビット／１メモリセルのデータ読み出し／書
き込みを行う第１の動作モードと、同時に２ワード線が
活性化されて１ビット／２メモリセルのデータ読み出し
／書き込みを行う第２の動作モードの切り換えが簡単に
可能になる。

【０００９】この発明に係る半導体記憶装置はまた、１
メモリセルで２値データ及び多値データの記憶を選択的
に行うメモリセルアレイと、アドレスをデコードして前
記メモリセルアレイのメモリセルを選択するデコード回
路と、前記メモリセルアレイとの間で２値データの読み
出し／書き込みを行う第１の動作モードと多値データの
読み出し／書き込みを行う第２の動作モードとを有する
読み出し／書き込み回路と、動作モード切換信号により
前記読み出し／書き込み回路の第１の動作モードと第２
の動作モードの切り換えを制御すると共に、第２の動作
モードでは前記読み出し／書き込み回路と一つのデータ
線との間で最上位アドレスの”０”，”１”に応じて多
値データの上位データと下位データの転送切り換えを制
御する選択回路と、を備えたことを特徴とする。

【００１０】この発明に係る半導体記憶装置は更に、１
メモリセルで２値データ及び多値データの記憶を選択的
に行うメモリセルアレイと、アドレスをデコードして前
記メモリセルアレイのメモリセルを選択するデコード回
路と、前記メモリセルアレイのビット線対に設けられて
読み出しデータを検知増幅する第１のセンスアンプ回路
と、前記メモリセルアレイの複数対のビット線に共通に
設けられて、前記メモリセルアレイの選択されたメモリ
セルから多値データが読み出された時に前記第１のセン
スアンプ回路による増幅前の信号レベルをセンスノード
に一時保持する第２のセンスアンプ回路と、動作モード
切換信号により制御されて前記メモリセルアレイとの間
で１メモリセルで２値データの読み出し／書き込みを行
う第１の動作モードと１メモリセルで多値データの読み
出し／書き込みを行う第２の動作モードとを有し、多値
データ読み出しの際に前記第１のセンスアンプ回路によ
る増幅出力を用いて上位データを決定し、前記第２のセ
ンスアンプ回路による増幅出力を用いて下位データを決
定する読み出し／書き込み制御回路と、を備えたことを
特徴とする。

【００１１】この発明に係る半導体記憶装置は更に、１
メモリセルで２値データ及び多値データの記憶を選択的
に行うメモリセルアレイと、アドレスをデコードして前
記メモリセルアレイのメモリセルを選択するデコード回
路と、前記メモリセルアレイとの間で２値データの読み
出し／書き込みを行う第１の動作モードと多値データの
読み出し／書き込みを行う第２の動作モードとを有する
読み出し／書き込み回路と、動作モード切換信号により
前記読み出し／書き込み回路の第１の動作モードと第２
の動作モードの切り換えを制御すると共に、第１の動作
モードでは最上位アドレスと無関係に２ビット線対の２
値データを前記読み出し／書き込み回路と二つのデータ
線との間で同時に転送し、第２の動作モードでは前記２
ビット線対を最上位アドレスにより切り換えてそれぞれ
の多値データの上位データと下位データを前記読み出し
／書き込み回路と前記二つのデータ線との間で同時に転
送する選択回路と、を備えたことを特徴とする。

【００１２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態１によ
るＤＲＡＭのブロック構成を示す。メモリセルアレイ１
は、ビット線とワード線が交差して配設され、それらの
交差部にダイナミック型メモリセルを配置して構成され
る。メモリセルアレイ１と一体的にビット線データを検
知し、書き込みデータをラッチするセンスアンプ回路２
が設けられている。ロウデコーダ３はロウアドレスをデ
コードしてメモリセルアレイ１のワード線を選択駆動す
る。カラムデコーダ５は、カラムアドレスをデコードし
て、カラムゲート４を選択駆動してメモリセルアレイ１
のビット線選択を行う。ロウアドレス及びカラムアドレ
スはアドレスバッファ７により取り込まれる。

【００１３】カラムゲート４により選択されるビット線
データはデータバッファ６を介して入出力端子に出力さ
れる。書き込みデータはデータバッファ６を介し、カラ
ムゲート４により選択されたビット線のセンスアンプ回
路２に転送される。制御回路８は、チップイネーブル信
号／ＣＥ、書き込みイネーブル信号／ＷＥ等の制御信号
を取り込んで、各種内部タイミング制御信号を生成す
る。この実施の形態では、上述した通常の制御信号の他
に、動作モード切換信号ＳＥＬを入力する制御端子を有
する。動作モード切換信号ＳＥＬは、ロウデコーダ３に
入り、後述するように第１，第２の二つの動作モードを
切り換える制御を行う。

【００１４】図２は、メモリセルアレイ１の具体的な構
成を一つのビット線対ＢＬ，ｂＢＬについて示す。ロウ
デコーダ３により選択駆動されるワード線ＷＬとビット
線対ＢＬ，ｂＢＬの間に１トランジスタ／１キャパシタ
構造のメモリセルＭＣが配置されている。ビット線対Ｂ
Ｌ，ｂＢＬには、イコライズ信号ＥＱＬにより駆動され
てビット線対ＢＬ，ｂＢＬを所定のプリチャージ電位Ｐ
ＣＨに設定するためのプリチャージ／イコライズ２１が
設けられている。ビット線対ＢＬ，ｂＢＬはカラムゲー
ト４により選択されてデータ線対ＤＬ，ｂＤＬに接続さ
れる。

【００１５】ロウデコーダ３は、動作モード切換信号Ｓ
ＥＬにより、通常の１ビット／１メモリセルのデータ読
み出し、書き込みを行う第１の動作モードと、同時に２
ワード線が活性化されて１ビット／２メモリセルのデー
タ読み出し、書き込みを行う第２の動作モードの切り換
えが可能とされている。その様な動作モード切換機能を
持つロウデコーダ３の具体的な構成を図３に示す。

【００１６】図３では、ワード線がＷＬ０〜ＷＬ１５の
１６本あり、ロウアドレスの下位ビット（Ａ０，Ａ０
Ｎ），（Ａ１，Ａ１Ｎ），（Ａ２，Ａ２Ｎ）により８本
ずつの２つのワード線ブロックＢ０，Ｂ１のなかの１本
の選択を行い、これらより上位のロウアドレスビットの
例えば（Ａ７，Ａ７Ｎ）により、２つのワード線ブロッ
クＢ０，Ｂ１のいずれかを選択する場合を例示してい
る。この場合ロウデコーダ３は、ロウアドレスの４ビッ
トの相補信号（Ａ０，Ａ０Ｎ），（Ａ１，Ａ１Ｎ），
（Ａ２，Ａ２Ｎ），（Ａ７，Ａ７Ｎ）が転送される８本
のロウアドレス信号線３１と、これらのロウアドレス信
号線３１の組み合わせの一致検出を行って１本のワード
線ＷＬを選択するためのデコード用ゲート３２を有す
る。デコード用ゲート３２は、それぞれ異なる組み合わ
せでロウアドレス信号線３１のうち４本が入力端子に接
続されるＮＡＮＤゲートＧ１（Ｇ１−０，Ｇ１−１，
…）を有する。これらのＮＡＮＤゲートＧ１の出力は、
活性化信号ＷＬＥＮにより活性化されるＮＯＲゲートＧ
２（Ｇ２−０，Ｇ２−１，…）を介してワード線ＷＬに
供給される。

【００１７】ロウアドレス信号線３１のうち、上位ビッ
トＡ７，Ａ７Ｎが転送される信号線については、動作モ
ード切換信号ＳＥＬにより制御されて同時に”１”を与
えて、２本ずつのワード線の同時活性化を可能とするた
めのモード切換用ゲート３３が設けられている。即ち、
上位ビットＡ７，Ａ７Ｎがそれぞれ一つの入力端子に入
り、残りの入力端子に動作モード切換信号ＳＥＬが共通
に入る二つのＯＲゲートＧ３１，Ｇ３２が設けられ、こ
れらのＯＲゲートＧ３１，Ｇ３２の出力端子がそれぞれ
相補信号線に接続されている。

【００１８】この様に構成されたＤＲＡＭの動作を次に
説明する。この実施の形態では、動作モード切換信号Ｓ
ＥＬにより、第１の動作モードと第２の動作モードの切
換ができるようになっている。第１の動作モードは、１
ビット／１メモリセルのデータ読み出し又は書き込みを
行うもので、このとき動作モード切換信号ＳＥＬは”
０”（＝Ｌ）とされる。第２の動作モードは、同時に２
本のワード線を活性化して１ビット／２メモリセルのデ
ータ読み出し又は書き込みを行うもので、このとき動作
モード切換信号ＳＥＬは、”１”（＝Ｈ）とされる。

【００１９】具体的に図３のロウデコーダを用いて説明
すると、動作モード切換信号がＳＥＬ＝Ｌのとき、モー
ド切換用ゲート３３からは、ロウアドレスビットＡ７，
Ａ７Ｎの相補信号がそのままロウアドレス信号線３１に
送られる。例えば、Ａ０Ｎ＝Ａ１Ｎ＝Ａ２Ｎ＝Ｈである
とすると、これらはワード線ブロックＢ０，Ｂ１のＮＡ
ＮＤゲートＧ１−０，Ｇ１−８に共通に入る。このと
き、相補信号である上位ビットＡ７，Ａ７Ｎにより、Ｎ
ＡＮＤゲートＧ１−０，Ｇ１−８の一方のみがオールＨ
入力となり、ワード線ＷＬ０，ＷＬ８のいずれかが活性
になる。これが第１の動作モードである。

【００２０】動作モード切換信号を、ＳＥＬ＝Ｈにする
と、モード切換用ゲート３３により、上位ビットＡ７，
Ａ７Ｎが供給されるべきロウアドレス信号線３１は同時
にＨになる。上の例と同じく、Ａ０Ｎ＝Ａ１Ｎ＝Ａ２Ｎ
＝Ｈであるとすると、このときワード線ブロックＢ０，
Ｂ１のなかの二つのワード線ＷＬ０，ＷＬ８が同時に活
性化されることになる。これが第２の動作モードであ
る。他の下位３ビットの組み合わせにより、同様に、
（ＷＬ１，ＷＬ９），（ＷＬ２，ＷＬ１０），…，（Ｗ
Ｌ７，ＷＬ１５）という組み合わせで二つずつのワード
線が同時に駆動される。従って二つのメモリセルが同時
に駆動されて、データの書き込み又は読み出しが行われ
る。

【００２１】具体的に、同時に選択される２本のワード
線により駆動される二つのメモリセルは、例えばビット
線対ＢＬ，ｂＢＬにそれぞれ接続されるものとする。第
２の動作モードでは二つのメモリセルが一つのメモリセ
ルとして機能することになり、実質的にセル容量が２倍
になる。従って、ビット線の読み出し信号量は第１の動
作モードに比較して２倍になり、それだけ動作余裕が大
きいものとなる。但し、２本のワード線により駆動され
る二つのメモリセルかビット線対ＢＬ，ｂＢＬの同じ方
に接続されるものであっても、同様である。

【００２２】従ってこの実施の形態によるＤＲＡＭは、
通常の電源電圧が用いられる環境では第１の動作モード
を選択し、低電源電圧の条件下では第２の動作モードを
選択するという使い分けができる。これにより、低電源
電圧の下でも動作余裕の大きい動作が可能になる。或い
は、電源電圧を変えることなく、第１の動作モードと第
２の動作モードを選択することも可能である。この場
合、第２の動作モードを選択することにより、第１の動
作モードに比べて高速動作が可能になる。更に第２の動
作モードでは等価的にメモリセル容量が第１の動作モー
ドに比べて２倍になっている。従って、高温時には第２
の動作モードを選択するという制御を行えば、リフレッ
シュサイクルを短くする制御を行わなくても、高温時の
データ保持が可能である。

【００２３】この実施の形態において、第１の動作モー
ドと第２の動作モードの切り換えに利用するロウアドレ
スは、原理的にはどのビットを用いることも可能であ
る。しかし、動作モードの切り換えに伴うデータ破壊を
防止するためには、最上位アドレスを利用することが好
ましい。即ち、最上位アドレスの相補信号線を同時にＨ
にすることにより、第１の動作モードから第２の動作モ
ードに切り換えるという制御を行うことにより、第２の
動作モードで使用されるデータをすべて保護することが
可能になる。例えば、通常の第１の動作モードから第２
の動作モードへの移行の場合、読み出し動作を第１の動
作モードで行い、そのセンスデータが確定した後、再書
き込みをワード線を切り換えた第２の動作モードで行う
動作を順に繰り返す。これにより、半分のデータ空間は
消滅するが、第２の動作モードで使用するアドレスのデ
ータ空間はそのまま残る。従って例えば、第２の動作モ
ードで使用するアドレスしか用いていない場合には、例
えばパソコンの使用者は意識することなく、第２の動作
モードへの移行が可能である。逆に、第２の動作モード
から第１の動作モードへの移行においては、第２の動作
モードで使用していたアドレスのデータは残り、利用可
能な新たなアドレスができるだけである。

【００２４】なお上記実施の形態では、第２の動作モー
ドとして２本のワード線を同時に活性化したが、３以上
の複数本のワード線を同時に活性化し、複数のメモリセ
ルを等価的に１個のメモリセルとして使用するようにし
てもよい。特に、２ⁿ（ｎ＞１）本のワード線を同時に
活性化するためのデコーダ回路構成は容易に実現可能で
あり、この様な第２の動作モードを用いることにより、
動作余裕の一層の拡大が可能になる。また上記実施の形
態では、ＤＲＡＭにおいて動作モード切換可能とした例
を示したが、同様の動作モード切換をＦＲＡＭに適用す
ることもできる。この場合は動作モードを切り換えるこ
とにより、いわゆる１トランジスタ／１キャパシタ型の
メモリセル又は、２トランジスタ／２キャパシタ型のメ
モリセル自由に設定できることになり、非常に有効であ
る。

【００２５】［実施の形態２］図４は、２値記憶と４値
記憶を切り換え可能として、使用環境に応じて動作余裕
や動作速度の選択を可能とした実施の形態２のＤＲＡＭ
である。図では、メモリセルアレイ４０として、一対の
ビット線ＢＬｎ，ＢＬｎ＋１と２本のワード線ＷＬｎ，
ＷＬｎ＋１の範囲を示している。図では省略している
が、通常のＤＲＡＭと同様、メモリセルアレイ４０のワ
ード線及びビット線選択を行うデコーダ回路が設けられ
る。この実施の形態では、メモリセルＭＣは書き込み電
圧レベルにより２値データ記憶と４値データ記憶を選択
的に行う。即ち、動作モード切換信号ＳＥＬが”０”の
場合（第１の動作モード）は、２ビット／メモリセルの
４値メモリとして動作し、ＳＥＬが”１”の場合（第２
の動作モード）は、通常の１ビット／メモリセルの２値
メモリとして動作する。

【００２６】読み出し／書き込み回路４１は、ビット線
データを読み出して、４値記憶の場合の２ビットで表さ
れるデータの上位データＭＳＢＤＴと下位データＬＳＢ
ＤＴを決定して読み出し、またそのデータに応じた書き
込み電圧をビット線に供給する回路である。選択回路４
２は、動作モード切換信号ＳＥＬと最上位アドレスによ
り制御されて、２値記憶の場合には上位データＭＳＢＤ
Ｔのみを選択し、４値記憶の場合には上位データＭＳＢ
ＤＴと下位データＬＳＢＤＴを共に選択するという選択
動作を行うものである。

【００２７】選択回路４２は具体的には、図５のように
構成される。即ち、選択回路４２は、読み出し／書き込
み回路４１の上位データＭＳＢＤＴと下位データＬＳＢ
ＤＴの端子とデータ線の間に設けられた転送ゲートＴＧ
１，ＴＧ２を有する。これらの転送ゲートＴＧ１，ＴＧ
２は、カラムアドレスが入るＡＮＤゲートＧ５１，Ｇ５
２により駆動される。ＡＮＤゲートＧ５１，Ｇ５２は、
動作モード切換信号ＳＥＬと最上位アドレスの論理をと
るＯＲゲートＧ５３の出力により制御される。

【００２８】即ち、この選択回路４２では、次のような
選択動作が行われる。動作モード切換信号ＳＥＬが”
１”（＝Ｈ）の場合は、最上位アドレスに無関係にＯＲ
ゲートＧ５３の出力がＨになる。これにより、二つのＡ
ＮＤゲートＧ５１，Ｇ５２のうち、ＡＮＤゲートＧ５１
が活性化される。これにより、カラムアドレスに応じて
転送ゲートＴＧ１がオンとなり、データ線には読み出し
／書き込み回路４１の上位データＭＳＢＤＴの端子が接
続される。つまり、４値メモリとして動作した場合の上
位データＭＳＢＤＴのみが使用される。

【００２９】一方、動作モード切換信号ＳＥＬが”０”
（＝Ｌ）の場合は、最上位アドレスに応じて、ＡＮＤゲ
ートＧ５１，Ｇ５２が活性化される。即ち、最上位アド
レスがＬの場合は、ＡＮＤゲートＧ５１が活性になり、
カラムアドレスに応じてデータ線には読み出し／書き込
み回路４１の上位データＭＳＢＤＴの端子が接続され
る。最上位アドレスがＨの場合は、ＡＮＤゲートＧ５２
が活性になり、カラムアドレスに応じてデータ線には読
み出し／書き込み回路４１の下位データＬＳＢＤＴの端
子が接続される。つまり、最上位アドレスは、４値記憶
の２ビットデータのいずれを選択するかのアドレスとし
て機能する。

【００３０】この実施の形態において、動作モード切換
信号ＳＥＬが”０”の時、メモリセルＭＣには、Ｖ０，
Ｖ１，Ｖ２，Ｖ３の４値レベルが書き込まれる。例え
ば、Ｖ０＝Ｖｓｓ（接地電位）、Ｖ３＝Ｖｃｃ（電源電
位）であり、Ｖ１＝Ｖｃｃ／３、Ｖ２＝２Ｖｃｃ／３の
ように設定される。読み出し／書き込みサイクルの開始
時にビット線ＢＬはＶｃｃ／２にプリチャージ／イコラ
イズされる。

【００３１】読み出しサイクルでは、１本のワード線Ｗ
Ｌが選択され、選択されたメモリセルＭＣの電荷がビッ
ト線ＢＬｎ，ＢＬｎ＋１の一方に読み出される。読み出
し／書き込み回路では、このビット線信号とプリチャー
ジレベルであるＶｃｃ／２との比較により、２ビットの
上位データＭＳＢＤＴと下位データＬＳＢＤＴで表され
る４値データの上位データＭＳＢＤＴが”０”か”１”
かを決定する。更に、Ｖｃｃ／６又は５Ｖｃｃ／６がメ
モリセルに書き込まれた場合のビット線の信号レベルに
相当する電圧との比較により、下位データＬＳＢＤＴを
決定する。そして、上位データＭＳＢＤＴと下位データ
ＬＳＢＤＴの２ビットデータに対応して選択された上述
の４値レベルの電圧をビット線に供給して再書き込みを
行う。

【００３２】書き込みサイクルでは、まず読み出し動作
を行い、上位下位データＭＳＢＤＴ，ＬＳＢＤＴを読み
出す。一方で選択されたカラムに対して、最上位アドレ
スに応じて、例えば最上位アドレスが”１”の場合は上
位の書き込みデータを外部からデータ線を介して取り込
む。読み出し動作の下位データと外部からの上位データ
により決まる書き込み電圧をビット線に供給して、書き
込み動作を行う。選択されたカラム以外では、読み出し
動作の上位下位データに従った書き込み電圧をビット線
に供給して再書き込みを行う。

【００３３】次に、動作モード切換信号ＳＥＬが”１”
の第２の動作モードでは、メモリセルには２値のレベル
Ｖ０＝Ｖｓｓ，Ｖ１＝Ｖｃｃが書き込まれる。読み出し
／書き込みサイクルの開始時にビット線ＢＬはＶｃｃ／
２にプリチャージ／イコライズされる。読み出しサイク
ルでは、１本のワード線ＷＬが選択され、選択されたメ
モリセルＭＣの電荷がビット線ＢＬｎ，ＢＬｎ＋１の一
方に読み出される。読み出し／書き込み回路では、この
ビット線信号とプリチャージレベルであるＶｃｃ／２と
の比較により、上位データＭＳＢＤＴを読み出す。４値
の場合の下位データＬＳＢＤＴを決定する動作は行う必
要がない。読み出し／書き込み回路の構成上、下位デー
タＬＳＢＤＴを決定する処理を行うようにしてもよい
が、その場合でも下位データＬＳＢＤＴは使用されな
い。そして、上位データＭＳＢＤＴに基づいてメモリセ
ルへの再書き込みを行う。一方、最上位アドレスに関係
なく、上位データＭＳＢＤＴを読み出す。

【００３４】書き込みサイクルでは、まず読み出し動作
を行い、データを読み出す。一方で選択されたカラムに
対して、書き込みデータを外部からデータ線を介して取
り込む。そのデータに応じて決まる書き込み電圧をビッ
ト線に供給して、書き込み動作を行う。選択されたカラ
ム以外では、読み出し動作のデータに従った書き込み電
圧をビット線に供給して再書き込みを行う。

【００３５】この実施の形態によると、例えば通常は４
値記憶の第１の動作モードとし、電源電圧の低い使用環
境では２値記憶の第２の動作モードを選択することによ
り、電源電圧が低い場合でも十分な動作余裕を確保する
ことが可能になる。またこの実施の形態の場合も、実施
の形態１と同様に、動作モード切り換えに際しては、第
１の動作モードで読み出しを行い、第２の動作モードで
読み出したデータの再書き込みを行うことにより、第１
の動作モードで用いられていたデータを保持することが
できる。

【００３６】［実施の形態３］図６は、２値記憶と４値
記憶を切り換え可能としたより具体的な実施の形態のＤ
ＲＡＭである。メモリセルアレイ（図示しない）は基本
的に先の実施の形態２と同様であり、書き込み電圧レベ
ルにより２値記憶と４値記憶を行う。そのメモリセルア
レイのビット線対毎にビット線センスアンプ回路６１が
設けられる。図では、Ｂｉｔ（ｍ）とＢｉｔ（ｍ＋１）
の対と、Ｂｉｔ（ｍ＋２）とＢｉｔ（ｍ＋３）の対を示
している。この実施の形態の場合、２対のビット線（よ
り一般的には複数対のビット線対）が、アドレスＡＤｄ
（ｎ）〜ＡＤｄ（ｎ＋３）により一つずつ選択されるＮ
ＭＯＳトランジスタＱ１１〜Ｑ１４を介して共通信号線
ＤＬに接続されるようになっている。

【００３７】即ち、共通信号線ＤＬは、選択されたある
一つのビット線との間で信号の授受が行われる。そして
この共通信号線ＤＬには、４値データの読み出しに必要
な一つのセンスアンプ回路６２が、ビット線センスアン
プ回路６１とは別に設けられている。このセンスアンプ
回路６２は、４値記憶の場合の読み出し時に、下位デー
タＬＳＢＤＴを決定するために使用されるもので、一方
のノードＮ１は、制御信号ＡＤＹにより制御されるスイ
ッチＮＭＯＳトランジスタＱ３１を介して共通信号線Ｄ
Ｌに接続される。センスアンプ回路６２の他方のノード
Ｎ２は、選択信号ＡＤＸ０，ＡＤＸ１により制御される
ＮＭＯＳトランジスタＱ２１，Ｑ２２を介してビット線
Ｂｉｔ（ｍ），Ｂｉｔ（ｍ＋２）に選択的に接続され
る。

【００３８】具体的にセンスアンプ回路６２は、例えば
ビット線Ｂｉｔ（ｍ），Ｂｉｔ（ｍ＋１）の対により４
値データを読み出す際に、これらのビット線Ｂｉｔ
（ｍ），Ｂｉｔ（ｍ＋１）がＶｃｃ，Ｖｓｓまで振幅し
た場合に検出ができなくなる下位データＬＳＢＤＴを検
知するためのものである。そのために、上位データＭＳ
ＢＤＴの読み出し時に、ビット線Ｂｉｔ（ｍ），Ｂｉｔ
（ｍ＋１）の振幅がセンスアンプ回路６１により増幅さ
れる前に、センスアンプ回路６２のノードＮ１，Ｎ２に
それぞれ信号電位とプリチャージ電位を一旦保持すると
いう動作が行われる。もちろんこのときセンスアンプ回
路６２はまだ活性化されない。

【００３９】共通信号線ＤＬは読み出し／書き込み制御
回路６３に接続され、ここで読み出しデータの判定、書
き込み電圧の発生等がなされる。４値記憶のための書き
込み用電源回路６４は、Ｖｃｃ，２Ｖｃｃ／３を出力す
るためのＰＭＯＳトランジスタＭＰ３，ＭＰ４と、Ｖｃ
ｃ／３，Ｖｓｓを出力するためのＮＭＯＳトランジスタ
ＭＮ３，ＭＮ４を有する。これらは、読み出し／書き込
み制御回路６３の制御端子ＣＶＣＣＮ，Ｃ３２Ｎ，Ｃ３
１，ＣＧＮＤによりそれぞれ選択的に駆動される。

【００４０】読み出し／書き込み制御回路６３は、図７
のように構成される。即ち、共通信号線ＤＬに接続され
る入力端子Ｚを持ち、上位データＭＳＢＤＴと下位デー
タＬＳＢＤＴを取り込んで保持する読み出しブロック７
１と、書き込み時にメモリセルからの読み出しデータに
代わってデータ線ＤＴに転送される書き込みデータを選
択するための選択回路７２，７３と、これらの選択回路
７２，７３の出力を選択して書き込みを行う書き込みブ
ロック７４を有する。ＮＭＯＳトランジスタＱ７１，Ｑ
７２は、読み出しブロック７１により読み出された上位
データＭＳＢＤＴと下位データＬＳＢＤＴをそれぞれデ
ータ線ＤＴに転送するための転送スイッチである。

【００４１】読み出しブロック７１は、図８に示すよう
に、入力される上位データＭＳＢＤＴと下位データＬＳ
ＢＤＴをそれぞれタイミングクロックφＭ，φＬにより
取り込むためのクロックトインバータＣＩ１，ＣＩ２
と、取り込まれたデータを保持するラッチＬＡ１，ＬＡ
２を有する。ラッチＬＡ１側には、保持された上位デー
タＭＳＢＤＴの”０”，”１”に応じて、下位データＬ
ＳＢＤＴを決定する際に用いられる参照電位制御信号Ｅ
Ｎ３２，ＥＮ３１Ｎを発生するための出力回路８１，８
２が設けられている。一方の出力回路８１は、ラッチＬ
Ａ１に保持された上位データＭＳＢＤＴが”１”の場合
に、Ｈになる信号ＥＮ３２を出力する。もう一方の出力
回路８２は、ラッチＬＡ１に保持された上位データＭＳ
ＢＤＴが”０”の場合に、Ｌになる信号ＥＮ３１Ｎを出
力する。これらの信号ＥＮ３２，ＥＮ３１Ｎは、図６に
示すように、キャパシタＣ３２，Ｃ３１を介して、セン
スアンプ回路６２のノードＮ２に下位データＬＳＢＤＴ
の決定に必要な参照電位を与えることになる。なお図６
のセンスアンプ回路６２の参照ノードＮ２に接続された
キャパシタＣＤは、電位調整用である。またセンスノー
ドＮ１には信号電圧を保持するためのキャパシタＣＳが
接続されているが、これは参照ノードＮ２との容量バラ
ンスを考慮して容量が決められる。

【００４２】書き込みブロック７４は、図９に示すよう
に、選択回路７２，７３の出力である上位データＭＳＢ
ＤＴと下位データＬＳＢＤＴに応じて書き込み用制御信
号ＣＶＣＣＮ，Ｃ３２Ｎ，Ｃ３１，ＣＧＮＤのいずれか
を活性にするための、ＮＡＮＤゲートＧ８１，Ｇ８２と
ＡＮＤゲートＧ８３，Ｇ８４を用いた一種のデコーダで
ある。選択回路８１は、動作モード切換信号ＳＥＬによ
り制御されて、２値記憶動作と４値記憶動作の選択を行
う。即ち、４値記憶の動作の場合、ＳＥＬ＝Ｌであり、
このとき選択回路８１は、下位データＬＳＢＤＴが入る
端子ＤＴ１が選択される。これにより、上位データＭＳ
ＢＤＴが入る端子ＤＴ０と下位データＬＳＢＤＴによっ
て、制御信号ＣＶＣＣＮ〜ＣＧＮＢのなかの一つが活性
になる。ＳＥＬ＝Ｈのときは、選択回路８１は、端子Ｄ
Ｔ０の上位データＭＳＢＤＴに応じて出力ＺがＬ，Ｈと
なり、ゲートＧ８１，Ｇ８３のいずれかが活性化され
る。つまり、Ｖｃｃを書き込むための制御信号ＣＶＣＣ
Ｎ又はＶｓｓを書き込むための制御信号ＣＧＮＤのいず
れかが活性になる。

【００４３】なお先の実施の形態２では、選択回路４２
に最上位アドレスとカラムアドレスが入力されている。
この実施の形態３の場合、先の実施の形態２の最上位ア
ドレスとカラムアドレスに対応する信号として、最上位
アドレスとカラムアドレスで決定される読み出し用信号
ＲＤ０，ＲＤ１と書き込み用信号ＷＴ０，ＷＴ１が用い
られている。

【００４４】この実施の形態３での動作を、図１０のタ
イミング図を参照して説明する。図１０では、動作モー
ド切換信号がＳＥＬ＝”１”（２値記憶の書き込み／読
み出し）の場合の読み出しサイクル（Ｒ／Ｗ＝Ｈ）と書
き込みサイクル（Ｒ／Ｗ＝Ｌ）を前半に、ＳＥＬ＝”
０”（４値記憶の書き込み／読み出し）の場合の読み出
しサイクルと書き込みサイクルを後半に示している。

【００４５】まず、ＳＥＬ＝”１”の場合の読み出し動
作は、予めビット線をプリチャージ信号ＰＣによりＶｃ
ｃ／２にプリチャージ／イコライズする。次にワード線
ＷＬが選択され、選択されたメモリセルデータが例えば
ビット線Ｂｉｔ（ｍ）に読み出される。ビット線センス
アンプ回路６１を活性化する前に、制御信号ＡＤＹがＨ
になり、アドレスＡＤｄ（ｎ）により選択されたビット
線Ｂｉｔ（ｍ）のセンスアンプ回路６１により増幅され
る前のデータが共通信号線ＤＬに転送され、トランジス
タＱ３１を介して第２のセンスアンプ回路６２のノード
Ｎ１に供給される。制御信号ＡＤＹは直ちにＬに戻り、
データがセンスアンプ回路６２のセンスノードＮ１に保
持されてセンスアンプ回路６２は共通信号線ＤＬから切
り離される。このとき同時に、センスアンプ回路６２の
他方のノードＮ２には他のビット線、ここではＢｉｔ
（ｍ＋２）からの参照電圧Ｖｃｃ／２が転送される。

【００４６】その後、センスアンプ活性化信号ＳＡＰＭ
０，ＳＡＮＭ０によりビット線センスアンプ回路６１が
活性化され、ビット線Ｂｉｔ（ｍ）のデータは対のビッ
ト線Ｂｉｔ（ｍ＋１）との差電圧に応じて増幅される。
ビット線センスアンプ回路６１は通常のフリップフロッ
プ型センスアンプであり、Ｖｃｃ，Ｖｓｓまで増幅され
る。この増幅された信号は、共通信号線ＤＬを介して、
読み出し信号ＲＤ０により読み出し／書き込み制御回路
６３に転送されて読み出される。即ち、図７に示す読み
出しブロック７１により読み出され、読み出し信号ＲＤ
０によりオンするトランジスタＱ７１を介して、データ
線ＤＴに転送される。

【００４７】以上により読み出されるデータは、Ｖｃｃ
／２を基準電圧として判定される４値データのための２
ビットの上位データＭＳＢＤＴである。以下、後述する
ＳＥＬ＝”０”の場合の下位データＬＳＢＤＴの読み出
し動作が行われるが、２値データには関係がないため、
これは出力には使用されない。再書き込みは、書き込み
信号ＷＴ０がＨになって選択回路７２により選択される
上位データＭＳＢＤＴが書き込みブロック７４に供給さ
れる。これにより、上位データＭＳＢＤＴの”１”，”
０”に応じて、制御信号ＣＶＣＣＮ＝Ｌ又は、ＣＧＮＤ
＝Ｈのいずれかが出力される。この制御信号出力により
書き込み用電源回路６４が駆動されて、Ｖｃｃ又はＶｓ
ｓが選択ビット線Ｂｉｔ（ｍ）の選択メモリセルに書き
込まれる。

【００４８】書き込みサイクルは、基本的に読み出しサ
イクルと同じである。異なる点は、選択されたカラムに
おいて例えば、読み出し信号ＲＤ０による読み出し動作
に代わって、書き込み信号ＷＴ０により選択回路７２が
データ線ＤＴの書き込みデータを取り込み、これが書き
込みブロック７４に供給されることである。この処理に
より、選択カラムでのメモリセルへのデータ書き込みが
行われる。このとき同時に非選択カラムでは再書き込み
が行われる。

【００４９】次に、ＳＥＬ＝”０”の場合の読み出し動
作は、予めビット線をプリチャージ信号ＰＣによりＶｃ
ｃ／２にプリチャージ／イコライズする。次にワード線
ＷＬが選択され、選択されたメモリセルデータが例えば
ビット線Ｂｉｔ（ｍ）に読み出される。ビット線センス
アンプ６１を活性化する前に、制御信号ＡＤＹがＨにな
り、アドレスＡＤｄ（ｎ）により選択されたビット線Ｂ
ｉｔ（ｍ）のセンスアンプ回路６１により増幅される前
のデータが共通信号線ＤＬに転送され、トランジスタＱ
３１を介して第２のセンスアンプ回路６２のノードＮ１
に供給される。制御信号ＡＤＹは直ちにＬに戻り、デー
タがセンスアンプ回路６２のセンスノードＮ１に保持さ
れてセンスアンプ回路６２は共通信号線ＤＬから切り離
される。このとき同時に、センスアンプ回路６２の他方
のノードＮ２には他のビット線Ｂｉｔ（ｍ＋２）からの
参照電圧Ｖｃｃ／２が転送される。

【００５０】その後、センスアンプ活性化信号ＳＡＰＭ
０，ＳＡＮＭ０によりビット線センスアンプ回路６１が
活性化され、ビット線Ｂｉｔ（ｍ）のデータは対のビッ
ト線Ｂｉｔ（ｍ＋１）との差電圧に応じて増幅される。
この増幅された信号は、共通信号線ＤＬを介して、読み
出し信号ＲＤ０により読み出し／書き込み制御回路６３
に転送されて読み出される。ここまでの動作は、ＳＥＬ
＝”１”の場合と同じである。このとき、読み出しブロ
ック７１では、読み出された上位データＭＳＢＤＴの”
０”，”１”に応じて、ＭＳＢＤＴ＝”０”のとき、制
御信号ＥＮ３１ＮがＬ、ＭＳＢＤＴ＝”１”のとき、Ｅ
Ｎ３２＝Ｈが出力される。

【００５１】これらの制御信号ＥＮ３１Ｎ，ＥＮ３２
は、セル容量の１／３の容量を持つキャパシタＣ３１，
Ｃ３２を介してセンスアンプ回路６２のノードＮ２に送
られる。この結果、ノードＮ２には、ＭＳＢＤＴ＝”
０”の場合には、Ｖｃｃ／６がメモリセルに書き込まれ
た場合のビット線信号電圧に相当する参照電位が与えら
れ、ＭＳＢＤＴ＝”１”の場合には、５Ｖｃｃ／６が書
き込まれた場合のビット線信号電圧に相当する参照電圧
が与えられる。これらは、次の下位データＬＳＢＤＴを
決定するための参照電圧である。

【００５２】そして、センスアンプ回路６２の活性化信
号ＳＡＮＬ，ＳＡＰＬが入り、センスアンプ回路６２の
ノードＮ１に保持されていた下位データＬＳＢＤＴが読
み出される。この読み出された下位データＬＳＢＤＴ
は、制御信号ＡＤＹがＨになって信号線ＤＬに転送さ
れ、読み出し／書き込み制御回路６３内のラッチＬＡ２
に保持される。そして最上位アドレスに従って生成され
る読み出し信号ＲＤ０，ＲＤ１により、選択されたカラ
ムのデータがデータ線ＤＴに読み出される。例えば、最
上位アドレスが”０”の場合に読み出し信号ＲＤ０のタ
イミングで上位データＭＳＢＤＴが、また最上位アドレ
スが”１”の場合に読み出し信号ＲＤ１により下位デー
タＬＳＢＤＴがデータ線ＤＴに読み出される。図１０で
は、下位データＬＳＢＤＴを読み出している場合を示し
ている。上位データＭＳＢＤＴが先に決定する場合に
は、読み出し信号ＲＤ０がＲＤ１に先行するものとすれ
ばよい。

【００５３】一方、上位，下位データＭＳＢＤＴ，ＬＳ
ＢＤＴは、選択回路７２，７３を介して書き込みブロッ
ク７４に供給され、書き込み電圧用の制御信号ＣＶＣＣ
Ｎ，Ｃ３２Ｎ，Ｃ３１，ＣＧＮＤを発生させる。これら
の制御信号により制御される電源回路６４により必要な
書き込み電圧が発生され、これが共通信号線ＤＬを介し
て選択されたビット線に供給されて、４値データが書き
込まれる。

【００５４】書き込みサイクルは、基本的に読み出しサ
イクルと同じである。異なる点は、選択されたカラムに
おいて例えば、読み出し信号ＲＤ０による読み出し動作
に代わって、書き込み信号ＷＴ０により選択回路７２が
データ線ＤＴの書き込みデータを取り込み、これが書き
込みブロック７４に供給されることである。この処理に
より、選択カラムでのメモリセルへのデータ書き込みが
行われる。このとき同時に非選択カラムでは再書き込み
が行われる。

【００５５】以上のようにこの実施の形態のＤＲＡＭで
は、動作モード切換信号ＳＥＬにより２値記憶と４値記
憶の書き込み，読み出し動作を切り換えることができ
る。切り換え信号ＳＥＬを”１”にすると、記憶容量が
１／２に半減するが、ビット線信号レベルが大きくな
り、動作マージンを上げることができ、高速動作も可能
になる。また切換信号ＳＥＬが”１”の場合に下位デー
タ読み出しを省略するようにすれば、より高速動作が可
能になる。またこの実施の形態の場合も、実施の形態
１，２と同様に、動作モード切り換えに際しては、第１
の動作モードで読み出しを行い、第２の動作モードで読
み出したデータの再書き込みを行うことにより、第１の
動作モードで用いられていたデータを保持することがで
きる。以上のようにこの実施の形態のＤＲＡＭは、高速
動作や低電圧動作が要求される場合には２値メモリとし
て用い、動作速度や動作電圧が緩い条件やデータの信頼
性が厳しくは要求されないが記憶容量を大きくしたい場
合には４値メモリとして利用することができる。

【００５６】［実施の形態４］図１１は、図４に示した
実施の形態２を変形した実施の形態４のＤＲＡＭであ
る。メモリセルアレイ４０の各メモリセルＭＣには、４
値に対応する電圧のいずれかが書き込まれる。読み出し
／書き込み回路４１では、ビット線電位からメモリセル
の書き込みデータを得ると共に、再書き込み電圧を発生
させる。ここまでは実施の形態２と同様である。

【００５７】この実施の形態では、同じカラムに属する
隣接する２ビット線対に対して接続の異なる選択回路４
２ａ，４２ｂが設けられている。即ち、ビット線対ＢＬ
（ｍ），ＢＬ（ｍ＋１）側の選択回路４２ａには、最上
位アドレスがそのまま入り、ビット線対ＢＬ（ｍ＋
２），ＢＬ（ｍ＋３）側の選択回路４２ｂには、最上位
アドレスが反転して入る。二つのデータ線ＤＴ（ｎ），
ＤＴ（ｎ＋１）の接続も選択回路４２ａ，４２ｂで逆に
なる。即ち、一方の選択回路４２ａにおける４値データ
の上位データＭＳＢＤＴと下位データＬＳＢＤＴに対応
する端子ＤＴ１，ＤＴ０はそれぞれ、データ線ＤＴ
（ｎ），ＤＴ（ｎ＋１）に接続され、他方の選択回路４
２ｂでは端子ＤＴ１，ＤＴ０とデータ線ＤＴ（ｎ），Ｄ
Ｔ（ｎ＋１）の接続が逆になっている。

【００５８】選択回路４２ａ，４２ｂの機能は、図１２
に示すように、動作モード切換信号ＳＥＬと最上位アド
レスに応じて設定される。２値データの読み出し／書き
込みを行う第１の動作モード（ＳＥＬ＝”１”）では、
選択回路４２ａ，４２ｂは、最上位アドレスと無関係に
隣接する２ビット線対ＢＬ（ｍ），ＢＬ（ｍ＋１）とＢ
Ｌ（ｍ＋２），ＢＬ（ｍ＋３）の２値データが読み出し
／書き込み回路４１と二つのデータ線ＤＴ（ｎ），ＤＴ
（ｎ＋１）との間で同時に転送される。２値データとし
ては、４値データの上位データＭＳＢＤＴが用いられる
が、選択回路４２ａでは上位データＭＳＢＤＴ側の端子
ＤＴ１がデータ線ＤＴ（ｎ）に、選択回路４２ｂではＭ
ＳＢＤＴ側の端子ＤＴ１がデータ線ＤＴ（ｎ＋１）に接
続されている。従って同じカラムの２ビット線対のデー
タが同時に二本のデータ線ＤＴ（ｎ），ＤＴ（ｎ＋１）
との間で転送されることになる。

【００５９】４値データの読み出し／書き込みを行う第
２の動作モード（ＳＥＬ＝”０”）では、隣接する２ビ
ット線対が最上位アドレスにより切り換えられる。即ち
最上位アドレスが”０”のときは、選択回路４２ａが活
性になり、ビット線対ＢＬ（ｍ），ＢＬ（ｍ＋１）側
で、４値データの上位データＭＳＢＤＴと下位データＬ
ＳＢＤＴは読み出し／書き込み回路４１と二つのデータ
線ＤＴ（ｎ），ＤＴ（ｎ＋１）との間で同時に転送され
る。最上位アドレスが”１”の時は、選択回路４２ｂが
活性になり、ビット線対ＢＬ（ｍ＋２），ＢＬ（ｍ＋
３）側で、上位データＭＳＢＤＴと下位データＬＳＢＤ
Ｔが読み出し／書き込み回路４１と二つのデータ線ＤＴ
（ｎ），ＤＴ（ｎ＋１）との間で同時に転送される。

【００６０】この実施の形態によると、４値記憶動作の
場合、上位データと下位データを別々のデータ線を介し
て同時に読み出し／書き込みすることにより、データを
無駄にすることなく、高速の読み出し／書き込みが可能
になる。また２値データ記憶の動作モードでは、１カラ
ム分を同時に読み出し／書き込みすることができる。ま
たこの実施の形態の場合も、先の各実施の形態と同様
に、動作モード切り換えに際しては、第１の動作モード
で読み出しを行い、第２の動作モードで読み出したデー
タの再書き込みを行うことにより、第１の動作モードで
用いられていたデータを保持することができる。なお図
１１では、二つのビット線対に同じ構成の選択回路をそ
れぞれ設ける場合を示したが、二つのビット線対で図１
２の機能を実現する一つの選択回路を構成してもよい。
また図１２では、動作モード切換信号と最上位アドレス
が共に”１”の場合は規定していないが、動作モード切
換信号がＳＥＬ＝”１”の場合には最上位アドレスが”
０”固定となるような回路構成としてもよい。また選択
回路４２ａ，４２ｂにおいて、動作モード切換信号ＳＥ
Ｌ＝”１”、最上位アドレス”１”の場合には、動作モ
ード切換信号ＳＥＬ＝”１”、最上位アドレス”０”の
場合と同じ動作をするように回路を構成してもよい。

【００６１】

【発明の効果】以上述べたようにこの発明によれば、動
作モードを切り換え可能として、使用環境に応じて動作
余裕や動作速度を最適設定できるようにした半導体記憶
装置が得られる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭのブロ
ック構成を示す図である。

【図２】同実施の形態１のＤＲＡＭのメモリセルアレイ
の構成を示す図である。

【図３】同実施の形態１のロウデコーダの構成を示す図
である。

【図４】この発明の実施の形態２によるＤＲＡＭの要部
構成を示す図である。

【図５】同実施の形態２の選択回路の構成を示す図であ
る。

【図６】この発明の実施の形態３によるＤＲＡＭの要部
構成を示す図である。

【図７】同実施の形態３の読み出し／書き込み制御回路
の構成を示す図である。

【図８】図７の読み出しブロックの構成を示す図であ
る。

【図９】図７の書き込みブロックの構成を示す図であ
る。

【図１０】同実施の形態３の動作タイミング図である。

【図１１】この発明の実施の形態４によるＤＲＡＭの要
部構成を示す図である。

【図１２】同実施の形態４の動作モードを示す図であ
る。

【符号の説明】

１…メモリセルアレイ、２…センスアンプ回路、３…ロ
ウデコーダ、４…カラムゲート、５…カラムデコーダ、
６…データバッファ、７…アドレスバッファ、８…制御
回路、３１…ロウアドレス線、３２…デコード用ゲー
ト、３３…モード切換用ゲート、４１…読み出し／書き
込み回路、４２…選択回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 メモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
   セルを選択するデコード回路と、 前記メモリセルアレイの読み出しデータを検知増幅する
   センスアンプ回路とを備え、 １メモリセルで１ビットデータの読み出し／書き込みを
   行う第１の動作モードと複数のメモリセルで１ビットデ
   ータの読み出し／書き込みを行う第２の動作モードとが
   動作モード切換信号により切り換えられることを特徴と
   する半導体記憶装置。
2. 【請求項２】 メモリセルアレイと、 ロウアドレスをデコードして前記メモリセルアレイのワ
   ード線を選択するロウデコーダと、 カラムアドレスをデコードして前記メモリセルアレイの
   ビット線を選択するカラムデコーダと、 前記メモリセルアレイの読み出しデータを検知増幅する
   センスアンプ回路とを備え、 前記ロウデコーダは、 ロウアドレスの各ビットの信号とその反転信号が転送さ
   れるロウアドレス信号線と、 各ワード線毎に設けられて前記ロウアドレス信号線に転
   送されるロウアドレスの組み合わせの一致検出を行っ
   て、ロウアドレスにより選択されたワード線を活性化す
   るデコード用ゲートと、 切換信号が入力されて、前記ロウアドレス信号線のうち
   所定ビットの相補信号が転送されるべき一対のロウアド
   レス信号線に同時に同じ論理レベルの信号を与える切換
   用ゲートと、を有することを特徴とする半導体記憶装
   置。
3. 【請求項３】 １メモリセルで２値データ及び多値デー
   タの記憶を選択的に行うメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
   セルを選択するデコード回路と、 前記メモリセルアレイとの間で２値データの読み出し／
   書き込みを行う第１の動作モードと多値データの読み出
   し／書き込みを行う第２の動作モードとを有する読み出
   し／書き込み回路と、 動作モード切換信号により前記読み出し／書き込み回路
   の第１の動作モードと第２の動作モードの切り換えを制
   御すると共に、第２の動作モードでは前記読み出し／書
   き込み回路と一つのデータ線との間で最上位アドレス
   の”０”，”１”に応じて多値データの上位データと下
   位データの転送切り換えを制御する選択回路と、を備え
   たことを特徴とする半導体記憶装置。
4. 【請求項４】 １メモリセルで２値データ及び多値デー
   タの記憶を選択的に行うメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
   セルを選択するデコード回路と、 前記メモリセルアレイのビット線対に設けられてビット
   線データを検知増幅する第１のセンスアンプ回路と、 前記メモリセルアレイの複数対のビット線に共通に設け
   られて、前記メモリセルアレイの選択されたメモリセル
   の多値データが読み出された時に前記第１のセンスアン
   プ回路による増幅前の信号レベルをセンスノードに一時
   保持する第２のセンスアンプ回路と、 動作モード切換信号により制御されて前記メモリセルア
   レイとの間で１メモリセルで２値データの読み出し／書
   き込みを行う第１の動作モードと１メモリセルで多値デ
   ータの読み出し／書き込みを行う第２の動作モードとを
   有し、多値データ読み出しの際に前記第１のセンスアン
   プ回路による増幅出力を用いて上位データを決定し、前
   記第２のセンスアンプ回路による増幅出力を用いて下位
   データを決定する読み出し／書き込み制御回路と、を備
   えたことを特徴とする半導体記憶装置。
5. 【請求項５】 １メモリセルで２値データ及び多値デー
   タの記憶を選択的に行うメモリセルアレイと、 アドレスをデコードして前記メモリセルアレイのメモリ
   セルを選択するデコード回路と、 前記メモリセルアレイとの間で２値データの読み出し／
   書き込みを行う第１の動作モードと多値データの読み出
   し／書き込みを行う第２の動作モードとを有する読み出
   し／書き込み回路と、 動作モード切換信号により前記読み出し／書き込み回路
   の第１の動作モードと第２の動作モードの切り換えを制
   御すると共に、第１の動作モードでは最上位アドレスと
   無関係に２ビット線対の２値データを前記読み出し／書
   き込み回路と二つのデータ線との間で同時に転送し、第
   ２の動作モードでは前記２ビット線対を最上位アドレス
   により切り換えてそれぞれの多値データの上位データと
   下位データを前記読み出し／書き込み回路と前記二つの
   データ線との間で同時に転送する選択回路と、を備えた
   ことを特徴とする半導体記憶装置。
6. 【請求項６】 第１の動作モードから第２の動作モード
   への切り換えに際して、第１の動作モードでの読み出し
   を行い、第２の動作モードでその読み出しデータの再書
   き込みを行うことにより、第１の動作モードで読み出し
   たデータを保持するようにしたことを特徴とする請求項
   １，３，４，５のいずれかに記載の半導体記憶装置。