CN116564371A - 放大电路、控制方法和存储器 - Google Patents

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CN116564371A CN202210101568.7A CN202210101568A CN116564371A CN 116564371 A CN116564371 A CN 116564371A CN 202210101568 A CN202210101568 A CN 202210101568A CN 116564371 A CN116564371 A CN 116564371A
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Abstract

本公开涉及半导体电路设计领域，特别涉及放大电路、控制方法和存储器，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点；隔离电路，与读出节点、互补读出节点、位线和互补位线耦合；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路，与位线、互补位线、读出节点、互补读出节点耦合；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；处理电路，耦合偏移消除电路，被配置为，获取存储器温度，并基于存储器温度，调整偏移消除阶段的持续时间，以基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。

Description

放大电路、控制方法和存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种放大电路、控制方法和存储器。
背景技术
动态随机存取存储存储器(Dynamic Random Access Memory，DRAM)通过单元电容中的电荷来存储数据；单元电容耦合位线和互补位线，在DRAM中，当执行读写操作或刷新操作时，放大电路需要读出并放大位线和互补位线之间的电压差。
构成放大电路的晶体管可能由于工艺变化、温度等因素而具有不同的器件特征，例如，相适配的晶体管具有不同的阈值电压，这种不同的器件特征会导致放大电路中产生偏移噪声；由于放大电路中存在偏移噪声，会降低放大电路的有效读出裕度，从而降低DRAM的性能。
发明内容
通过在感测放大阶段前新增偏移消除阶段，以消除放大电路中的偏移噪声，但偏移消除阶段需要额外占用数据处理时间，会影响存储器的数据处理时序，如何保证偏移消除的准确性，并减少偏移消除阶段的处理时间，对存储器的性能提升具有重大意义。
本公开实施例提供一种放大电路、控制方法和存储器，在保证偏移消除准确性的同时，基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。
本公开实施例提供了一种放大电路，与位线和互补位线耦合，包括：感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点，在感测放大阶段和偏移消除阶段，第一节点用于接收高电平，第二节点用于接收低电平；隔离电路，与读出节点、互补读出节点、位线和互补位线耦合；隔离电路被配置为，在感测放大阶段，将读出节点耦合至位线，并将互补读出节点耦合至互补位线；偏移消除电路，与位线、互补位线、读出节点、互补读出节点耦合；偏移消除电路被配置为，在偏移消除阶段，将位线耦合至互补读出节点，并将互补位线耦合至读出节点；处理电路，耦合偏移消除电路，被配置为，获取存储器温度，并基于存储器温度，调整偏移消除阶段的持续时间。
存储器温度越高，感测放大电路能更快地完成偏移消除和感测放大，存储器温度越低，感测放大电路需要更长时间完成偏移消除和感测放大。相应地，在存储器温度升高时，适量缩短偏移消除时间，在存储器温度降低时，适量延长偏移消除时间，通过在偏移消除阶段根据存储器温度适应性调节偏移消除阶段的持续时间，实现对存储器偏移消除时间的动态调整，以优化存储器的性能。
另外，处理电路，包括：温度检测电路，被配置为，获取存储器温度；配置电路，耦合温度检测电路，被配置为，基于存储器温度获取对应于存储器温度的偏移消除时间；控制电路，耦合配置电路和偏移消除电路，被配置为，在偏移消除阶段，提供偏移消除时间的偏移消除信号。
另外，若存储器温度升高，处理电路被配置为，基于存储器温度，缩短偏移消除阶段的持续时间；若存储器温度降低，处理电路被配置为，基于存储器温度，延长偏移消除阶段的持续时间。
另外，偏移消除电路，包括：第一偏移消除晶体管，源极或漏极中的其中一端子耦合位线，另一端子耦合互补读出节点，栅极用于接收偏移消除信号；第一偏移消除晶体管被配置为，在偏移消除阶段，基于偏移消除信号导通，将互补读出节点耦合至位线；第二偏移消除晶体管，源极或漏极中的其中一端子耦合互补位线，另一端子耦合读出节点，栅极用于接收偏移消除信号；第二偏移消除晶体管被配置为，在偏移消除阶段，基于偏移消除信号导通，将读出节点耦合至互补位线。
另外，配置电路，包括：存储子电路，被配置为，存储存储器温度与偏移消除时间的逻辑关系；分析子电路，耦合温度检测电路和存储子电路；分析子电路被配置为，基于逻辑关系，获取存储器温度对应的偏移消除时间。
另外，放大电路，还包括：第一电源提供电路，与第一节点耦合，包括电源节点；第一电源提供电路被配置为，在偏移消除阶段和感测放大阶段，将电源节点耦合至第一节点；第二电源提供电路，与第二节点耦合，包括地线节点；第一电源提供电路被配置为，在偏移消除阶段和感测放大阶段，将地线节点耦合至第二节点。
另外，第一电源提供电路包括：第一控制晶体管；第一控制晶体管，源极或漏极的其中一端子耦合电源节点，另一端子耦合第一节点，栅极用于接收控制信号；第二电源提供电路包括：第二控制晶体管；第二控制晶体管，源极或漏极的其中一端子耦合第二节点，另一端子耦合地线节点，栅极用于接收控制信号；控制信号用于，在偏移消除阶段和感测放大阶段，导通第一控制晶体管和第二控制晶体管。
另外，感测放大电路，包括：第一P型晶体管，源极或漏极中的其中一端子耦合第一节点，另一端子耦合互补读出节点，栅极耦合读出节点；第二P型晶体管，源极或漏极中的其中一端子耦合第一节点，另一端子耦合读出节点，栅极耦合互补读出节点；第一N型晶体管，源极或漏极中的其中一端子耦合第二节点，另一端子耦合互补读出节点，栅极耦合位线；第二N型晶体管，源极或漏极中的其中一端子耦合第二节点，另一端子耦合读出节点，栅极耦合互补位线；隔离电路，包括：第一隔离晶体管，源极或漏极中的其中一端子耦合位线，另一端子耦合读出节点，栅极用于接收隔离信号；第一隔离晶体管被配置为，在感测放大阶段，基于隔离信号导通，将读出节点耦合至位线；第二隔离晶体管，源极或漏极中的其中一端子耦合互补位线，另一端子耦合互补读出节点，栅极用于接收隔离信号；第二隔离晶体管被配置为，在感测放大阶段，基于隔离信号导通，将互补读出节点耦合至互补读出位线。
另外，放大电路还包括：预处理电路，耦合至读出节点和互补读出节点；在充电阶段，预处理电路耦合读出节点或互补读出节点中的至少一者，被配置为，基于预充电信号，将位线、互补位线、读出节点和互补读出节点预充电至预设电压；在均衡阶段，预处理电路同时耦合读出节点和互补读出节点，被配置为，基于均衡信号，同步读出节点的节点电压和互补读出节点的节点电压。
另外，预处理电路，包括：充电晶体管，源极或漏极中的其中一端子耦合读出节点或互补读出节点，另一端子耦合提供预设电压的节点，栅极用于接收充电信号；充电晶体管被配置为，在充电阶段，基于充电信号导通，将位线、互补位线、读出节点和互补读出节点预充电至预设电压；均衡晶体管，源极或漏极中的其中一端子耦合读出节点，另一端子耦合互补读出节点，栅极用于接收均衡信号；均衡晶体管被配置为，在均衡阶段，基于均衡信号导通，同步读出节点的节点电压和互补读出节点的节点电压。
本公开实施例还提供了一种控制方法，应用上述实施例提供的放大电路，包括：获取存储器温度；基于存储器温度，调整偏移消除阶段的持续时间，以在保证偏移消除准确性的同时，基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。
另外，基于存储器温度，调整偏移消除阶段的持续时间，包括：若存储器温度升高，基于存储器温度，缩短偏移消除阶段的持续时间；若存储器温度降低，基于存储器温度，延长偏移消除阶段的持续时间。
另外，控制方法还包括：基于存储器温度获取对应于存储器温度的偏移消除时间；基于存储器温度，调整偏移消除阶段的持续时间，包括：基于偏移消除时间调整偏移消除阶段的持续时间。
另外，基于存储器温度获取对应于存储器温度的偏移消除时间，包括：基于逻辑关系获取对应于存储器温度的偏移消除时间。
本公开实施例还提供了一种存储器，包含上述实施例提供的放大电路，放大电路被配置为进行数据的读写操作，以在保证偏移消除准确性的同时，基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的放大电路的虚拟结构示意图；
图2为本公开一实施例提供的放大电路的一种电路结构示意图；
图3为本公开一实施例提供的放大电路的另一种电路结构示意图；
图4为本公开一实施例提供的处理电路的结构示意图；
图5为本公开一实施例提供的配置电路的结构示意图；
图6为本公开一实施例提供的第一电源提供电路的结构示意图；
图7为本公开一实施例提供的第二电源提供电路的结构示意图；
图8为本公开另一实施例提供的放大电路在数据读写时各信号时序示意图；
图9为本公开另一实施例提供的控制方法的流程示意图；
图10为本公开又一实施例提供的存储器的结构示意图。
具体实施方式
构成放大电路的晶体管可能由于工艺变化、温度等因素而具有不同的器件特征，例如，相适配的晶体管具有不同的阈值电压，这种不同的器件特征会导致放大电路中产生偏移噪声；由于放大电路中存在偏移噪声，会降低放大电路的有效读出裕度，从而降低DRAM的性能。
通过在感测放大阶段前新增偏移消除阶段，以消除放大电路中的偏移噪声，但偏移消除阶段需要额外占用数据处理时间，会影响存储器的数据处理时序，如何保证偏移消除的准确性，并减少偏移消除阶段的处理时间，对存储器的性能提升具有重大意义。
本公开一实施例提供了一种放大电路，在保证偏移消除准确性的同时，基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的放大电路的虚拟结构示意图，图2为本实施例提供的放大电路的一种电路结构示意图，图3为本实施例提供的放大电路的另一种电路结构示意图，图4为本实施例提供的处理电路的结构示意图，图5为本实施例提供的配置电路的结构示意图，图6为本实施例提供的第一电源提供电路的结构示意图，图7为本实施例提供的第二电源提供电路的结构示意图，以下结合附图对本实施例提供的放大电路作进一步详细说明，具体如下：
参考图1～图3，放大电路，与位线BL和互补位线BLB耦合，包括：
感测放大电路101，包括读出节点SABL、互补读出节点SABLB、第一节点PCS和第二节点NCS，在感测放大阶段和偏移消除阶段，第一节点PCS用于接收高电平，第二节点NCS用于接收低电平。
具体地，通过将第一节点PCS耦合至电源节点，以接收电源节点提供的高电平；通过将第二节点NCS耦合至地线节点，以接收地线节点提供的低电平。
隔离电路102，与读出节点SABL、互补读出节点SABLB、位线BL和互补位线BLB耦合，隔离电路102被配置为，在感测放大阶段，将读出节点SABL耦合至位线BL，并将互补读出节点SABLB耦合至互补位线BLB。
偏移消除电路103，与读出节点SABL、互补读出节点SABLB、位线BL和互补位线BLB耦合，偏移消除电路103被配置为，在偏移消除阶段，将位线BL耦合至互补读出节点SABLB，并将互补位线BLB耦合至读出节点SABL。
处理电路105，耦合偏移消除电路103，被配置为，获取存储器温度，并基于存储器温度，调整偏移消除阶段的持续时间，其中，存储器温度为放大电路所属存储器的温度。
具体地，若存储器温度升高，处理电路105被配置为，基于存储器温度，缩短偏移消除阶段的持续时间；若存储器温度降低，处理电路105被配置为，基于存储器温度，延长偏移消除阶段的持续时间。
其他条件相同时，存储器温度越高，感测放大电路101能更快地完成偏移消除和感测放大，存储器温度越低，感测放大电路101需要更长时间完成偏移消除和感测放大。相应地，在存储器温度升高时，适量缩短偏移消除时间，在存储器温度降低时，适量延长偏移消除时间，通过在偏移消除阶段根据存储器温度适应性调节偏移消除阶段的持续时间，实现对存储器偏移消除时间的动态调整，以优化存储器的性能。
另外，存储器中的数据在传输过程中，信号传输速率主要由传输导线的导线电阻决定，温度越高，传输导线电阻越大，数据传输需要更长时间；温度越小，传输导线电阻越小，数据传输时间缩短；即存储器温度升高，偏移消除时间减小，但数据传输时间会相应增加，存储器温度降低，偏移消除或时间增加，但数据传输时间会相应减小；即对存储器的偏移消除时间设置为根据温度动态变化的时间，与外围电路的时间变化可以相互抵消，并不会影响存储器的整体数据读出时序。其中，数据传输路径中的传输数据时间(例如，tRCD)也可以对应根据存储器温度进行单独设置。
需要说明的是，在具体应用中，数据传输路径中的传输数据时间可以对应根据存储器温度进行单独设置成不同参数。
参考图2，图2所示的感测放大电路101中仅包括一个第一节点PCS和一个第二节点NCS，参考图3，图3所示的感测放大电路101中包括多个第一节点PCS和多个第二节点NCS，采用多个第一节点PCS和多个第二节点NCS分别提供高电平和低电平；需要说明的是，图3所示电路结构以三个第一节点PCS和三个第二节点NCS为例进行具体说明，并不构成对本实施例的限定。
参考图1～图3，并结合图4，处理电路105，包括：温度检测电路411，被配置为，获取存储器温度。配置电路412，耦合温度检测电路411，被配置为，基于存储器温度获取对应于存储器温度的偏移消除时间。控制电路413，耦合配置电路412和偏移消除电路103，被配置为，在偏移消除阶段，提供偏移消除时间的偏移消除信号(Offset Cancellation，OC)。
参考图2和图3，在本实施例中，偏移消除电路103，包括：第一偏移消除晶体管<21>，源极或漏极中的其中一端子耦合位线BL，另一端子耦合互补读出节点SABLB，栅极用于接收偏移消除信号OC；第一偏移消除晶体管<21>被配置为，在偏移消除阶段，基于偏移消除信号OC导通，将互补读出节点SABLB耦合至位线BL。第二偏移消除晶体管<22>，源极或漏极中的其中一端子耦合互补位线BLB，另一端子耦合读出节点SABL，栅极用于接收偏移消除信号OC；第二偏移消除晶体管<22>被配置为，在偏移消除阶段，基于偏移消除信号OC导通，将读出节点SABL耦合至互补位线BLB。
需要说明的是，第一偏移消除晶体管<21>和第二偏移消除晶体管<22>可以设置为NMOS管，也可以设置为PMOS管，本实施例并不对第一偏移消除晶体管<21>和第二偏移消除晶体管<22>的具体类型进行限定。
具体地，第一偏移消除晶体管<21>和第二偏移消除晶体管<22>基于偏移消除信号OC导通，以使感测放大电路101在位线BL和互补位线BLB之间产生补偿电压，而偏移消除信号OC的提供时间基于偏移消除时间决定，从而根据温度控制偏移消除阶段的时长。
参考图4，并结合图5，配置电路412，包括：存储子电路430，被配置为，存储存储器温度与偏移消除时间的逻辑关系；分析子电路420，耦合温度检测电路411和存储子电路430；分析子电路420被配置为，基于逻辑关系，获取存储器温度对应的偏移消除时间。
具体地，存储电路430中存储有存储存储器温度与偏移消除时间的逻辑关系，逻辑关系用于指示具体的存储器温度所对应的偏移消除时间，在一些实施例中，同一存储器温度区间对应于相同的偏移消除时间，不同存储器温度区间的偏移消除时间不同；在另一些实施例中，每一存储器温度都对应于不同偏移消除时间，即存储器温度与偏移消除时间具备映射关系。分析子电路420根据温度检测电路411获取的存储器温度，再结合存储子电路430中的逻辑关系，获取存储器温度对应的偏移消除时间。
由于上述提到，存储器温度会影响存储器进行偏移消除的时间和数据传输的时间，在一些实施例中，存储器温度与偏移消除时间的逻辑关系被配置为统一不同存储器温度下偏移消除时间和数据传输时间和；具体地，获取预设存储器温度下的预设偏移消除时间和预设数据传输时间，获取不同存储器温度下的数据传输时间，获取不同存储温度下，数据传输时间与预设数据传输时间的数据变化方向和数据变化量，基于预设偏移消除时间、数据变化方向和数据变化量，获取不同存储器温度对应的偏移消除时间。
在一些实施例中，参考图3，放大电路，还包括：参考图6，第一电源提供电路200，与第一节点PCS耦合，包括电源节点V；第一电源提供电路200被配置为，在偏移消除阶段和感测放大阶段，将电源节点V耦合至第一节点PCS；参考图7，第二电源提供电路300，与第二节点NCS耦合，包括地线节点GND；第二电源提供电路300被配置为，在偏移消除阶段和感测放大阶段，将地线节点GND耦合至第二节点NCS。
具体地，第一电源提供电路200包括：第一控制晶体管<41>；第一控制晶体管，源极或漏极的其中一端子耦合电源节点V，另一端子耦合第一节点PCS，栅极用于接收控制信号K；第二电源提供电路300包括：第二控制晶体管<42>；第二控制晶体管，源极或漏极的其中一端子耦合第二节点NCS，另一端子耦合地线节点GND，栅极用于接收控制信号K；控制信号K用于，在偏移消除阶段和感测放大阶段，导通第一控制晶体管<41>和第二控制晶体管<42>。
具体地，在偏移消除阶段和感测放大阶段，第一控制晶体管<41>基于控制信号K导通，将电源节点V耦合至第一节点PCS；第二控制晶体管<42>基于控制信号K导通，将地线节点GND耦合至第二节点NCS。
其中，控制信号K基于放大电路所属的存储器提供，在一些实施例中，第一控制晶体管<41>和第二控制晶体管<42>基于相同的控制信号K导通；在一些实施例中，控制信号K包括多个子控制信号，第一控制晶体管<41>和第二控制晶体管<42>基于不同的自控制信号导通。
需要说明的是，第一控制晶体管<41>可以设置为NMOS管，也可以设置为PMOS管，由于PMOS管的上拉能力相比于NMOS管的上拉能力更优秀，在本实施例中，第一控制晶体管<41>采用PMOS管设置。
需要说明的是，本实施例以第二控制晶体管<42>基于高电平导通，即第二控制晶体管<42>为NMOS管为例，并不构成对本实施例的限定，由于NMOS管的下拉能力相比于PMOS管的下拉能力更优秀，将第二控制晶体管<42>设置为NMOS管可以提高感测放大电路101在位线BL和互补位线BLB之间产生补偿电压的速率；在其他实施例中，第二控制晶体管也可以设置为PMOS管，相应地，此时第一控制电源的电源电压小于第二控制电源的电源电压。
另外，本实施例基于图3所示的电路进行说明，因此适配于图3所示电路的三个第一节点PCS和第二节点NCS，具有三个控制器实现对三个第一控制晶体管<41>和三个第二控制晶体管<42>的控制；在一些实施例中，控制信号K还用于选择导通第一控制晶体管<41>和第二控制晶体管<42>。
继续参考图2和图3，在本实施例中，感测放大电路101，包括：第一P型晶体管<P1>，源极或漏极中的其中一端子耦合第一节点PCS，另一端子耦合互补读出节点SABLB，栅极耦合读出节点SABL；第二P型晶体管<P2>，源极或漏极中的其中一端子耦合第一节点PCS，另一端子耦合读出节点SABL，栅极耦合互补读出节点SABLB；第一N型晶体管<N1>，源极或漏极中的其中一端子耦合第二节点NCS，另一端子耦合另一端子耦合互补读出节点SABLB，栅极耦合位线BL；第二N型晶体管<N2>，源极或漏极中的其中一端子耦合第二节点NCS，另一端子耦合读出节点SABL，栅极耦合互补位线BLB。
继续参考图2和图3，在本实施例中，隔离电路102，包括：第一隔离晶体管<11>，源极或漏极中的其中一端子耦合位线BL，另一端子耦合读出节点SABL，栅极用于接收隔离信号(Isolation Cancellation，ISO)；第一隔离晶体管<11>被配置为，在感测放大阶段，基于隔离信号ISO导通，将读出节点SABL耦合至位线BL。第二隔离晶体管<12>，源极或漏极中的其中一端子耦合互补位线BLB，另一端子耦合互补读出节点SABLB，栅极用于接收隔离信号ISO；第二隔离晶体管<12>被配置为，在感测放大阶段，基于隔离信号ISO导通，将互补读出节点SABLB耦合至互补位线BLB。
需要说明的是，第一隔离晶体管<11>和第二隔离晶体管<12>可以设置为NMOS管，也可以设置为PMOS管，本实施例并不对第一隔离晶体管<11>和第二隔离晶体管<12>的具体类型进行限定。
继续参考图2和图3，在本实施例中，放大电路，还包括：预处理电路104，耦合至读出节点SABL和互补读出节点SABLB；在充电阶段，预处理电路104耦合读出节点SABL或互补读出节点SABLB中的至少一者，被配置为，基于预充电信号(Precharge Cancellation，PRE)，将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd；在均衡阶段，预处理电路104同时耦合读出节点SABL和互补读出节点SABLB，被配置为，基于均衡信号(Equilibrium Cancellation，EQ)，同步读出节点SABL的节点电压和互补读出节点SABLB的节点电压。
需要说明的是，预设电压Vdd为放大电路所属存储器的内部电源电压。
具体地，预处理电路，包括：充电晶体管<31>，源极或漏极中的其中一端子耦合读出节点SABL或互补读出节点SABLB，另一端子耦合提供预设电压Vdd的节点，栅极用于接收充电信号PRE；充电晶体管<31>被配置为，在充电阶段，基于充电信号PRE导通，将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd。均衡晶体管<32>，源极或漏极中的其中一端子耦合读出节点SABL，另一端子耦合互补读出节点SABLB，栅极用于接收均衡信号EQ；均衡晶体管<32>被配置为，在均衡阶段，基于均衡信号EQ导通，同步读出节点SABL的节点电压和互补读出节点SABLB的节点电压。
需要说明的是，充电晶体管<31>和均衡晶体管<32>可以设置为NMOS管，也可以设置为PMOS管，本实施例并不对充电晶体管<31>和均衡晶体管<32>的具体类型进行限定。
存储器温度越高，感测放大电路101能更快地完成偏移消除和感测放大，存储器温度越低，感测放大电路101需要更长时间完成偏移消除和感测放大。相应地，在存储器温度升高时，适量缩短偏移消除时间，在存储器温度降低时，适量延长偏移消除时间，通过在偏移消除阶段根据存储器温度适应性调节偏移消除阶段的持续时间，实现对存储器偏移消除时间的动态调整，以优化存储器的性能。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的放大电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的放大电路实施例。
本公开另一实施例提供一种控制方法，应用上述实施例提供的放大电路，以在保证偏移消除准确性的同时，缩短偏移消除阶段的处理时间，从而优化存储器的性能。
图8为本实施例提供的放大电路在数据读写时各信号时序示意图，图9为本实施例提供的控制方法的流程示意图，以下结合附图对本实施例提供的控制方法作进一步详细说明，具体如下：
参考图8并结合图2和图3，对于上述实施例提供的放大电路：
在S1阶段，即充电阶段，提供隔离信号ISO、偏移消除信号OC、均衡信号EQ，以将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB相互耦合，并提供充电信号PRE以将位线BL、互补位线BLB、读出节点SABL和互补读出节点SABLB预充电至预设电压Vdd。
需要说明的是，预设电压Vdd为放大电路所属存储器的内部电源电压。
在S2阶段，即偏移消除阶段，用于以消除放大电路中的偏移噪声。
具体地，参考图9，在偏移消除阶段，包括：步骤501，获取存储器温度。
步骤502，基于存储器温度，调整偏移消除阶段的持续时间。
具体地，基于存储器温度，调整偏移消除阶段的持续时间，包括：若存储器温度升高，基于存储器温度，缩短偏移消除阶段的持续时间；若存储器温度降低，基于存储器温度，延长偏移消除阶段的持续时间。
在一些实施例中，在步骤501和步骤502之间，还包括：基于存储器温度获取对应于存储器温度的偏移消除时间，基于存储器温度，调整偏移消除阶段的持续时间，包括：基于偏移消除时间调整偏移消除阶段的持续时间。即步骤502为基于偏移消除时间调整偏移消除阶段的持续时间。
具体地，基于存储器温度获取对应于存储器温度的偏移消除时间，包括：基于逻辑关系获取对应于存储器温度的偏移消除时间。在一个例子中，参考图5，存储器中存储有存储存储器温度与偏移消除时间的逻辑关系，逻辑关系用于指示具体的存储器温度所对应的偏移消除时间，从而实现根据获取的存储器温度，再结合逻辑关系，获取存储器温度对应的偏移消除时间。
在一些实施例中，同一存储器温度区间对应于相同的偏移消除时间，不同存储器温度区间的偏移消除时间不同；在另一些实施例中，每一存储器温度都对应于不同偏移消除时间，即存储器温度与偏移消除时间具备映射关系。
另外，存储器温度会影响存储器进行偏移消除的时间和数据传输的时间，在一些实施例中，存储器温度与偏移消除时间的逻辑关系被配置为统一不同存储器温度下偏移消除时间和数据传输时间和；具体地，获取预设存储器温度下的预设偏移消除时间和预设数据传输时间，获取不同存储器温度下的数据传输时间，获取不同存储温度下，数据传输时间与预设数据传输时间的数据变化方向和数据变化量，基于预设偏移消除时间、数据变化方向和数据变化量，获取不同存储器温度对应的偏移消除时间。
在S3阶段，即电荷分享阶段，打开字线WL以导通相应存储单元，将存储单元中存储的电荷分享至位线BL或互补位线BLB上，然后基于隔离信号ISO将位线BL耦合至读出节点SABL，将互补位线BLB耦合至互补读出节点SABLB。
在S4阶段，即感测放大阶段，用于放大位线BL和互补位线BLB之间的电压差。
在S5阶段，即感测放大阶段末尾，用于读出/写入数据。
需要说明的是，上述实施例所提供的控制方法中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的控制方法实施例。
本公开又一实施例提供一种存储器，包含上述实施例提供的放大电路，放大电路被配置为进行数据的读写操作，在保证偏移消除准确性的同时，基于温度动态调整偏移消除阶段的处理时间，以优化存储器的性能。
图10为本实施例的存储器的结构示意图，以下结合附图对本实施例提供的存储器作进一步详细说明，具体如下：
参考图10，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器DRAM、同步动态随机存取存储器SDRAM、双倍数据速率同步动态随机存取存储器DDR SDRAM、低功率双倍数据速率同步动态随机存取存储器LPDDR SDRAM、图形双倍数据速率同步动态随机存取存储器GDDR SDRAM、双倍数据速率类型双同步动态随机存取存储器DDR2 SDRAM、双倍数据速率类型三同步动态随机存取存储器DDR3 SDRAM、双倍数据速率第四代同步动态随机存取存储器DDR4SDRAM、晶闸管随机存取存储器TRAM等；或者可以是非易失性存储器，例如相变随机存取存储器PRAM、磁性随机存取存储器MRAM、电阻式随机存取存储器RRAM等。
存储器装置可以响应于从例如存储器控制器的外部装置接收的控制命令CMD、地址信号Address，而通过数据线DQ输入/输出数据。存储器装置包括存储器单元阵列10、命令解码器30、控制逻辑40、地址缓冲器20、行解码器21、列解码器22、放大电路50以及数据输入输出电路60。
存储器单元阵列10包括以多行多列排列的矩阵形式提供的多个存储器单元。存储器单元阵列10包括连接至存储器单元的多个字线WL和多个位线BL。多个字线WL可以连接至存储器单元的各行，并且多个位线BL可以连接至存储器单元的各列。
命令解码器30可以解码从例如存储器控制器的外部装置接收的写使能信号/WE、行地址选通信号/RAS、列地址选通信号/CAS、片选信号/CS等，并且可以允许控制逻辑40产生对应于控制命令CMD的控制信号。
其中，控制命令CMD可以包括激活命令、读取命令、写入命令、预充电命令等。
地址缓冲器20从作为外部装置的存储器控制器接收地址信号Address。地址信号Address包括对存储器单元阵列10的行进行寻址的行地址RA和对存储器单元阵列10的列进行寻址的列地址CA。地址缓冲器120可以将行地址RA发送至行解码器21，以及将列地址CA发送至列解码器22。
行解码器21可以选择连接至存储器单元阵列10的多个字线WL中的任一个。行解码器21可以解码从地址缓冲器120接收到的行地址RA、选择与行地址RA对应的任一字线并激活所选择的字线WL。
列解码器22可以从存储器单元阵列10的多个位线BL中选择预定数量的位线。列解码器22可以解码从地址缓冲器120接收到的列地址CA，并且选择与接收到的列地址CA对应的预定数量的位线BL。
放大电路50连接至存储器单元阵列10的位线BL。放大电路50可以读出多个位线BL中所选择的位线的电压的变化、放大电压的变化并输出放大的电压变化。
数据输入输出电路60可以基于由放大电路50读出和放大的电压通过数据线DQ输出数据。
放大电路50可以从控制逻辑40接收隔离信号ISO和偏移消除信号OC等。放大电路50可以响应于隔离信号ISO和偏移消除信号OC执行偏移消除操作。例如，偏移表示构成放大电路50的半导体装置之间的特性差异，例如不同半导体装置的阈值电压之间的差。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (15)

1.一种放大电路，与位线和互补位线耦合，其特征在于，包括：
感测放大电路，包括读出节点、互补读出节点、第一节点和第二节点，在感测放大阶段和偏移消除阶段，所述第一节点用于接收高电平，所述第二节点用于接收低电平；
隔离电路，与所述读出节点、所述互补读出节点、所述位线和所述互补位线耦合；所述隔离电路被配置为，在感测放大阶段，将所述读出节点耦合至所述位线，并将所述互补读出节点耦合至所述互补位线；
偏移消除电路，与所述位线、所述互补位线、所述读出节点、所述互补读出节点耦合；所述偏移消除电路被配置为，在偏移消除阶段，将所述位线耦合至所述互补读出节点，并将所述互补位线耦合至所述读出节点；
处理电路，耦合所述偏移消除电路，被配置为，获取存储器温度，并基于所述存储器温度，调整所述偏移消除阶段的持续时间。
2.根据权利要求1所述的放大电路，其特征在于，所述处理电路，包括：
温度检测电路，被配置为，获取所述存储器温度；
配置电路，耦合所述温度检测电路，被配置为，基于所述存储器温度获取对应于所述存储器温度的偏移消除时间；
控制电路，耦合所述配置电路和所述偏移消除电路，被配置为，在所述偏移消除阶段，提供所述偏移消除时间的偏移消除信号。
3.根据权利要求2所述的放大电路，其特征在于，包括：
若所述存储器温度升高，所述处理电路被配置为，基于所述存储器温度，缩短所述偏移消除阶段的持续时间；
若所述存储器温度降低，所述处理电路被配置为，基于所述存储器温度，延长所述偏移消除阶段的持续时间。
4.根据权利要求2所述的放大电路，其特征在于，包括：
所述偏移消除电路，包括：
第一偏移消除晶体管，源极或漏极中的其中一端子耦合所述位线，另一端子耦合所述互补读出节点，栅极用于接收所述偏移消除信号；
所述第一偏移消除晶体管被配置为，在所述偏移消除阶段，基于所述偏移消除信号导通，将所述互补读出节点耦合至所述位线；
第二偏移消除晶体管，源极或漏极中的其中一端子耦合所述互补位线，另一端子耦合所述读出节点，栅极用于接收所述偏移消除信号；
所述第二偏移消除晶体管被配置为，在所述偏移消除阶段，基于所述偏移消除信号导通，将所述读出节点耦合至所述互补位线。
5.根据权利要求2所述的放大电路，其特征在于，所述配置电路，包括：
存储子电路，被配置为，存储存储器温度与偏移消除时间的逻辑关系；
分析子电路，耦合所述温度检测电路和所述存储子电路；所述分析子电路被配置为，基于所述逻辑关系，获取所述存储器温度对应的所述偏移消除时间。
6.根据权利要求1所述的放大电路，其特征在于，还包括：
第一电源提供电路，与所述第一节点耦合，包括电源节点；所述第一电源提供电路被配置为，在所述偏移消除阶段和所述感测放大阶段，将所述电源节点耦合至所述第一节点；
第二电源提供电路，与所述第二节点耦合，包括地线节点；所述第一电源提供电路被配置为，在所述偏移消除阶段和所述感测放大阶段，将所述地线节点耦合至所述第二节点。
7.根据权利要求6所述的放大电路，其特征在于，包括：
所述第一电源提供电路包括：第一控制晶体管；
第一控制晶体管，源极或漏极的其中一端子耦合所述电源节点，另一端子耦合所述第一节点，栅极用于接收控制信号；
所述第二电源提供电路包括：第二控制晶体管；
第二控制晶体管，源极或漏极的其中一端子耦合所述第二节点，另一端子耦合所述地线节点，栅极用于接收所述控制信号；
所述控制信号用于，在所述偏移消除阶段和所述感测放大阶段，导通所述第一控制晶体管和所述第二控制晶体管。
8.根据权利要求1所述的放大电路，其特征在于，所述感测放大电路，包括：
第一P型晶体管，源极或漏极中的其中一端子耦合所述第一节点，另一端子耦合所述互补读出节点，栅极耦合所述读出节点；
第二P型晶体管，源极或漏极中的其中一端子耦合所述第一节点，另一端子耦合所述读出节点，栅极耦合所述互补读出节点；
第一N型晶体管，源极或漏极中的其中一端子耦合所述第二节点，另一端子耦合所述互补读出节点，栅极耦合所述位线；
第二N型晶体管，源极或漏极中的其中一端子耦合所述第二节点，另一端子耦合所述读出节点，栅极耦合所述互补位线；
所述隔离电路，包括：
第一隔离晶体管，源极或漏极中的其中一端子耦合所述位线，另一端子耦合所述读出节点，栅极用于接收隔离信号；
所述第一隔离晶体管被配置为，在所述感测放大阶段，基于所述隔离信号导通，将所述读出节点耦合至所述位线；
第二隔离晶体管，源极或漏极中的其中一端子耦合所述互补位线，另一端子耦合所述互补读出节点，栅极用于接收所述隔离信号；
所述第二隔离晶体管被配置为，在所述感测放大阶段，基于所述隔离信号导通，将所述互补读出节点耦合至所述互补读出位线。
9.根据权利要求1所述的放大电路，其特征在于，还包括：预处理电路，耦合至所述读出节点和所述互补读出节点；
在充电阶段，所述预处理电路耦合所述读出节点或所述互补读出节点中的至少一者，被配置为，基于预充电信号，将所述位线、所述互补位线、所述读出节点和所述互补读出节点预充电至预设电压；
在均衡阶段，所述预处理电路同时耦合所述读出节点和所述互补读出节点，被配置为，基于均衡信号，同步所述读出节点的节点电压和所述互补读出节点的节点电压。
10.根据权利要求9所述的放大电路，其特征在于，所述预处理电路，包括：
充电晶体管，源极或漏极中的其中一端子耦合所述读出节点或所述互补读出节点，另一端子耦合提供所述预设电压的节点，栅极用于接收所述充电信号；
所述充电晶体管被配置为，在所述充电阶段，基于所述充电信号导通，将所述位线、所述互补位线、所述读出节点和所述互补读出节点预充电至预设电压；
均衡晶体管，源极或漏极中的其中一端子耦合所述读出节点，另一端子耦合所述互补读出节点，栅极用于接收所述均衡信号；
所述均衡晶体管被配置为，在所述均衡阶段，基于所述均衡信号导通，同步所述读出节点的节点电压和所述互补读出节点的节点电压。
11.一种控制方法，应用权利要求1～10任一项所述的放大电路，其特征在于，包括：
获取存储器温度；
基于所述存储器温度，调整所述偏移消除阶段的持续时间。
12.根据权利要求11所述的控制方法，其特征在于，所述基于所述存储器温度，调整所述偏移消除阶段的持续时间，包括：
若所述存储器温度升高，基于所述存储器温度，缩短所述偏移消除阶段的持续时间；
若所述存储器温度降低，基于所述存储器温度，延长所述偏移消除阶段的持续时间。
13.根据权利要求11所述的控制方法，其特征在于，还包括：
基于所述存储器温度获取对应于所述存储器温度的偏移消除时间；
所述基于所述存储器温度，调整所述偏移消除阶段的持续时间，包括：基于所述偏移消除时间调整所述偏移消除阶段的持续时间。
14.根据权利要求13所述的控制方法，其特征在于，所述基于所述存储器温度获取对应于所述存储器温度的所述偏移消除时间，包括：基于逻辑关系获取对应于所述存储器温度的所述偏移消除时间。
15.一种存储器，其特征在于，包含如权利要求1～10任一项所述的放大电路，所述放大电路被配置为进行数据的读写操作。
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