JPH0387000A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0387000A
JPH0387000A JP1223419A JP22341989A JPH0387000A JP H0387000 A JPH0387000 A JP H0387000A JP 1223419 A JP1223419 A JP 1223419A JP 22341989 A JP22341989 A JP 22341989A JP H0387000 A JPH0387000 A JP H0387000A
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memory device
semiconductor memory
test mode
data
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Takeshi Nakayama
武志 中山
Yasushi Terada
寺田　康
Masanori Hayashigoe
正紀 林越
Kazuo Kobayashi
和男 小林
Yoshikazu Miyawaki
宮脇　好和
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は半導体記憶装置に関し、特に誤り訂正機能を
有する半導体記憶装置に関する。
［従来の技術］ 電気的に書換え可能な不揮発性メモリ、特にＥＥＰＲＯ
Ｍ（Ｅｌｅｃｔｒｉｃａｌｌｙ　　Ｅｒａｓａｂｌｅ　
　ａｎｄ　　ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ　　０
ｎｌｙ　　Ｍｅｍｏｒｙ）は、１万回以上の書換え回数
を保証するために誤り訂正回路（以下、ＥＣＣ（Ｅｒｒ
ｏｒ　　Ｃｏｒｒｅｃｔｉｎｇ　　Ｃｏｄｅ）回路と呼
ぶ）を内蔵することが多い。このようなメモリにおいて
、数ビットのビット不良が発生した場合には、このＥＣ
Ｃ回路により、そのビット不良が検出および訂正され、
正しいデータが読出される。
第８図は、ＥＣＣ回路を内蔵した従来の半導体記憶装置
の構成を示すブロック図である。第８図の半導体記憶装
置においては、誤り訂正符号としてＳＥＣ（Ｓｉｎｇｌ
ｅ　　Ｅｒｒｏｒ　　Ｃｏｒｒｅｃｔｉｎｇ）符号が用
いられる。
第８図において、メモリアレイ１は、複数行および複数
列に配列された複数のメモリセルを含む。
各メモリセルは、たとえばＥＥＰＲＯＭセルからなる。
アドレスバッファ２は、外部から与えられるアドレス信
号ＡＤを受け、それをロウデコーダ３およびコラムデコ
ーダ４に与える。ロウデコーダ３は、アドレス信号に応
答してメモリアレイ１内の１行を選択する。コラムデコ
ーダ４は、アドレス信号に応答してメモリアレイ１内の
複数列、たとえば１２列を選択する。その結果、メモリ
アレイ１内の１２のメモリセルが選択される。
書込時には、その選択されたメモリセルに、センスアン
プ／書込ドライバ５内の書込ドライバを介してデータが
書込まれる。読出時には、その選択されたメモリセルに
記憶されるデータが、センスアンプ／書込ドライバ５内
のセンスアンプにより増幅されて出力される。
この半導体記憶装置は、ＥＣＣエンコーダ７、ＥＣＣデ
コーダ８、シンドロームデコーダ９および訂正回路１０
からなるＥＣＣ回路を内蔵している。第８図のＥＣＣ回
路では、８ビツト（１バイト）の情報ビットに対して４
ビツトのチエツクビットが発生される。
次に、第８図の半導体記憶装置の読出動作および書込動
作を説明する。
まず、書込時には、外部から与えられる８ビツトのデー
タＷＤＯ−ＷＤ７がＩ１０バッファ６を介してＥＣＣエ
ンコーダ７に入力される。ＥＣＣエンコーダ７は、その
入力された８ビツトのデータＷＤＯ−ＷＤ７に基づいて
４ビツトのチエツクビットＷＤＥＯ〜ＷＤＥ３を発生す
る。同時に、外部からアドレスバッファ２にアドレス信
号が与えられ、そのアドレス信号に応答してロウデコー
ダ３およびコラムデコーダ４により１２ビツトのメモリ
セルが選択される。上記の８ビツトのデータＷＤ　Ｏ−
ＷＤ　７および４ビツトのチエツクビットＷＤＥＯ〜Ｗ
ＤＥ３がセンスアンプ／書込ドライバ５に転送され、メ
モリアレイ１内の選択されたメモリセルに書込まれる。
続出時には、ロウデコーダ３およびコラムデコーダ４に
より選択されたメモリセルに記憶される１２ビツトのデ
ータＲＤＯ−ＲＤ７．ＲＤＥＯ〜ＲＤＥ３が読出され、
センスアンプ／書込ドライバ５において増幅された後、
ＥＣＣデコーダ８に与えられる。
ＥＣＣデコーダ８は、読出された１２ビツトのデータＲ
ＤＯ〜ＲＤ７．ＲＤＥＯ〜ＲＤＥ３に基づいて４ビツト
のシンドロームＳＯ〜Ｓ３を発生する。シンドロームデ
コーダ９は、このシンドロームＳＯ〜Ｓ３をデコードし
、８ビツトのデータＳＤＯ〜ＳＤ７を発生する。読出さ
れ゛たデータＲＤｏ−ＲＤ７の中に誤りが存在すると、
８ビツトのデータ５ＤＯ−５Ｄ７内の対応するビットが
アクティブとなっている。そのため、訂正回路１０は、
読出データＲＤＯ−ＲＤ７において、８ビツトのデータ
ＳＤＯ〜ＳＤ７内のアクティブとなっているビットに対
応するビットを反転する。上記の動作により、訂正され
たデータＲＤＣＯ〜ＲＤＣ７がＩ１０バッファ６を介し
て外部に出力される。
［発明が解決しようとする課題〕 上記の従来の半導体記憶装置においては、数ビットのビ
ット不良が発生してもそれがＥＣＣ回路により訂正され
て正しいデータが外部に読出される。そのため、チップ
が不良となる前にそれを予知して事前にそのチップを新
たなチップと交換することができない。
そこで、ＥＣＣ回路によりビット不良が訂正されるごと
に、その訂正回数がカウンタによりカウントされる半導
体記憶装置が提案されている。その半導体記憶装置は、
昭和６２年１０月１５日に特願昭６２−２５１９３０号
として特許出願されている。
しかし、その半導体記憶装置においては、チップ内部で
発生するビット不良の数を把握するためには、チップ内
のすべてのメモリセルに対応するアドレス信号を順次外
部から与える必要がある。
そのため、簡単な操作でチップの劣化状態を知ることが
できない。
また、ＥＣＣ回路により訂正されるビット不良の数を知
りたいときには、その都度上記のような操作を実行する
必要がある。さらに、ＥＣＣ回路により訂正されるビッ
ト不良の数を知ることができても、その数に基づいてユ
ーザ自身がチップ不良の発生を事前に判断することがで
きるとは限らない。
そこで、この発明の目的は、チップの劣化状態を外部よ
り簡単に把握することができる半導体記憶装置を得るこ
とである。
この発明の他の目的は、毎回テストを実行することなく
、チップの劣化状態を知りたいときにそれを容易に知る
ことができる半導体記憶装置を得ることである。
さらに他の目的は、チップ不良が発生する前にその不良
の発生を簡単に予知することができる半導体記憶装置を
得ることである。
［課題を解決するための手段］ 第１の発明に係る半導体記憶装置は、複数の情報を記憶
する記憶手段、テストモード設定手段、誤り訂正手段、
カウント手段および出力手段を備える。テストモード設
定手段は、その半導体記憶装置をテストモードに設定す
る。選択手段は、テストモード時に、記憶手段に記憶さ
れる複数の情報を順次選択する。誤り訂正手段は、選択
手段により選択される情報の誤りを訂正する。カウント
手段は、誤り訂正手段による誤り訂正を必要とする情報
の数をカウントする。出力手段は、カウント手段による
カウント結果を外部に出力する。
第２の発明に係る半導体記憶装置は、記憶手段、誤り訂
正手段、カウント手段、カウント数記憶手段および出力
手段を備える。カウント数記憶手段は、カウント手段に
よるカウント結果を不揮発に記憶する。出力手段は、カ
ウント数記憶手段に記憶されたカウント結果を外部に出
力する。
第３の発明に係る半導体記憶装置は、記憶手段、誤り訂
正手段、カウント手段および比較手段を備える。比較手
段は、カウント手段によるカウント結果を所定の数と比
較し、カウント結果が所定の数よりも大きい場合にエラ
ーフラグを外部に出力する。
［作用］ 第１の発明に係る半導体記憶装置においては、その半導
体記憶装置をテストモードに設定すると、記憶手段に記
憶された複数の情報が順に選択され、誤り訂正を必要と
する情報の数がカウントされる。
そして、そのカウント結果は外部に出力される。
したがって、誤り訂正される情報の数をチップの外部よ
り簡単に知ることができ、チップの劣化状態を容易に把
握することが可能となる。
第２の発明に係る半導体記憶装置においては、誤り訂正
を必要とする情報の数がカウントされ、そのカウント結
果が不揮発に記憶される。したがって、−度テストを行
なえば、誤り訂正される情報の数を知りたいときに、い
つでもその数を知ることができ、チップの劣化状態を容
易に把握することができる。
第３の発明に係る半導体記憶装置においては、誤り訂正
を必要とする情報の数がカウントされ、そのカウント結
果が所定の値よりも大きい場合にエラーフラグが出力さ
れる。したがって、チップの劣化状態をチップの外部か
ら容易に把握することができ、不良が発生する前にその
不良の発生を予知することができる。
［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に説
明する。
第１図は、この発明の第１の実施例による半導体記憶装
置の構成を示すブロック図である。
第１図において、メモリアレイ１、アドレスバッファ２
、ロウデコーダ３、コラムデコーダ４、センスアンプ／
書込ドライバ５、Ｉ１０バッファ６、ＥＣＣエンコーダ
７、ＦＣＣデコーダ８、シンドロームデコーダ９、およ
び訂正回路１０は、第８図の従来の半導体記憶装置の対
応する部分と同様である。また、それらの部分の動作も
第８図の従来の半導体記憶装置の対応する部分の動作と
同様である。
第１図の半導体記憶装置には、テストモード検出回路１
１、アドレススイッチ１２、アドレスカウンタ１３、デ
ータカウンタ１４およびデータスイッチ１５がさらに設
けられている。なお、第１図の半導体記憶装置の各部分
はチップＣＨ上に形成される。
この半導体記憶装置は、通常モードおよび内部テストモ
ードを有する。アドレススイッチ１２は、通常モード時
にはアドレスバッファ２から出力されるアドレス信号を
ロウデコーダ３およびコラムデコーダ４に与え、内部テ
ストモード峙にはアドレスカウンタ１３から出力される
アドレス信号をロウデコーダ３およびコラムデコーダ４
に与える。
また、データスイッチ１５は、通常モード時には、訂正
回路１０から出力されるデータＲＤＣＯ〜ＲＤＣ７をＩ
１０バッファ６に与え、内部テストモード時には、デー
タカウンタ１４から出力されるデータＣＢＯ〜ＣＢ７を
Ｉ１０バッファ６に与える。通常モード時の書込動作お
よび読出動作は、第８図の従来の半導体記憶装置の書込
動作および読出動作と同様である。
テストモード検出回路１１に外部からテストモードイネ
ーブル信号ＴＥが与えられると、テストモード検出回路
１１はテストモード設定信号ＴＳをアドレススイッチ１
２、アドレスカウンタ１３およびデータスイッチ１５に
与える。これにより、その半導体記憶装置は内部テスト
モードに設定される。アドレスカウンタ１３は、テスト
モード設定信号ＴＳに応答して、まず最下位アドレスに
対応するアドレス信号を発生し、カウントアツプ動作を
開始する。アドレススイッチ１２は、テストモード設定
信号ＴＳに応答してアドレスカウンタ１３の出力がロウ
デコーダ３およびコラムデコーダ４に与えられるように
切換えを行なう。この動作により、メモリアレイ１内の
アドレス指定がアドレスカウンタ１３により行なわれる
。その結果、ロウデコーダ３およびコラムデコーダ４に
より選択されたメモリセルから１２ビツトのデータＲＤ
Ｏ〜ＲＤ７．ＲＤＥＯ−ＲＤＥ３が読出され、センスア
ンプ／書込ドライバ５内のセンスアンプにより増幅され
る。
ＦＣＣデコーダ８は、センスアンプにより増幅された１
２ビツトのデータＲＤＯ〜ＲＤ７．ＲＤＥＯ〜ＲＤＥ３
に基づいて４ビツトのシンドロームＳＯ〜Ｓ３を発生す
る。シンドロームデコーダ９は、そのシンドローム５ｏ
−５３をデコードし、データＳＤＯ〜ＳＤ７を出力する
。データＳＤＯ〜ＳＤ７の中にアクティブなビットが７
ｊ在すれば、そのとき読出されているデータＲＤＯ−Ｒ
Ｄ７の中にビット不良が存在するのでそのビット不良が
訂正回路１０により訂正される。この場合、データカウ
ンタ１４の内容が１つカウントアツプされる。
以上のサイクルをアドレスカウンタ１３がカウントアツ
プするたびに繰返す。最後のアドレスについてのサイク
ルが終了したときに、データカウンタ１４には訂正回路
１０により訂正されたバイト数が入っていることになる
。
データスイッチ１５はテストモード設定信号ＴＳに応答
してデータカウンタ１４の出力がＩ１０バッファ６に与
えられるように切換えを行なうので、訂正回路１０によ
り訂正されたバイト数（ＥＣＣ使用バイト数）がＩ１０
バッファ６から外部に出力される。
上記の実施例によれば、外部からテストモードイネーブ
ル信号ＴＥを与えるだけで、チップ内部で続出テストが
行なわれ、ＥＣＣ使用バイト数が自動的にカウントされ
る。そのため、チップ内部で訂正回路１０により訂正さ
れるバイト数を外部より簡単に知ることができ、チップ
不良が発生する前にチップを交換することが可能になる
。
第２図は、この発明の第２の実施例による半導体記憶装
置の構成を示すブロック図である。
第２図の半導体記憶装置が第１図の半導体記憶装置と異
なるのは、不揮発性ラッチ１６およびラッチ読出モード
検出回路１７がさらに設けられている点である。不揮発
性ラッチ１６は、内部テストモード時にデータカウンタ
１４によるカウントデータを不揮発に記憶するものであ
り、たとえばＥＥＰＲＯＭにより構成される。
第２図の半導体記憶装置における通常モード時の動作お
よび内部テストモード時の動作は、以下の点を除いて第
１図の半導体記憶装置と同様である。
アドレスカウンタ１３が最後のアドレス信号を出力して
、全メモリセルについてのテストが終了した後、データ
カウンタ１４がその内容を不揮発性ラッチ１６に与える
。その結果、不揮発性ラッチ１６には、チ・シブ内部で
訂正回路１０により訂正されるバイト数が不揮発に記憶
される。
不揮発性ラッチ１６に記憶されているデータを読出す場
合には、ラッチ読出モード検出回路１７に外部からラッ
チ読出モードイネーブル信号ＬＥが与えられる。それに
より、その半導体記憶装置はラッチ続出モードに設定さ
れる。この場合、データスイッチ１５は不揮発性ラッチ
１６から出力されるデータをＩ１０バッファ６に与える
ように切換えを行なう。したがって、不揮発性ラッチ１
６に記憶されたデータがＩ１０バッファ６から外部に出
力される。
上記の実施例によれば、−度の内部テストモードにより
得られたＥＣＣ使用バイト数が不揮発に記憶されている
ので、何度も内部テストモードを実行する必要がなくな
る。
第３図は、この発明の第３の実施例による半導体記憶装
置の構成を示すブロック図である。
第３図の半導体記憶装置が第１図の半導体記憶装置と異
なるのは、定数メモリ書込モード検出回路１８、定数書
込ドライバ１つ、定数メモリ２０、コンパレータ２１お
よびエラーフラグバッファ２２がさらに設けられている
点である。
なお、第３図では、テストモード検出回路１１およびデ
ータスイッチ１５は省略されている。
定数メモリ２０には、ＥＣＣ使用バイト数の上限値を示
す定数が記憶される。その上限値は、チップの不良率が
所定のパーセントを越える値である。コンパレータ２１
は、定数メモリ２０に記憶された定数とデータカウンタ
１４の内容とを比較し、データカウンタ１４の内容が定
数メモリ２０に記憶される定数よりも大きい場合に出力
をアクティブにする。エラーフラグバッファ２２は、コ
ンパレータ２１の出力がアクティブになると、エラーフ
ラグＦＬを外部に出力する・ 定数メモリ２０は、たとえばＥＥＰＲＯＭなどの不揮発
性メモリからなる。なお、定数メモリ２０が書換え不可
能なＲＯＭからなる場合には、定数メモリ書込モード検
出回路１８および定数書込ドライバ１９は必要ではない
。
第３図の半導体記憶装置における通常モード時の動作お
よび内部テストモード時の動作は、次の点を除いて第１
図の半導体記憶装置の動作と同様である。
定数メモリ書込モード検出回路１８に、外部からメモリ
書込モードイネーブル信号ＭＥが与えられると、定数メ
モリ書込モード検出回路１８は定数書込ドライバ１つに
メモリ書込モード設定信号ＭＳを与える。それにより、
その半導体記憶装置は定数メモリ書込モードに設定され
る。書込ドライバ１９は、外部からＩ１０バッファ６に
与えられる定数を定数メモリ２０に与える。それにより
、定数メモリ２０には、その定数が記憶される。
内部テストモード時には、コンパレータ２１が、データ
カウンタ１４の内容と定数メモリ２０に記憶される定数
とを比較する。データカウンタ１４の内容が定数メモリ
２０に記憶される定数よりも大きいときに、コンパレー
タ２１の出力がアクティブとなる。それにより、エラー
フラグバッファ２２からエラーフラグＦＬが出力される
。
上記の実施例によれば、訂正回路１０により訂正される
バイト数が所定の定数よりも大きい場合にエラーフラグ
ＦＬが出力されるので、チップ不良が発生する前にその
不良の発生を予知することが可能となる。したがって、
チップを交換すべきかどうかの判定が容易となる。
第４図は、この発明の第４の実施例による半導体記憶装
置の構成を示すブロック図である。
第４図の半導体記憶装置が第１図の半導体記憶装置と異
なるのは、連続カウントアツプ検出器２３、エラーフラ
グバッファ２４、インバータ２５およびクロック発生回
路２６がさらに設けられている点である。連続カウント
アツプ検出器２３は、データカウンタ１４のカウントア
ツプがいくつ連続したかを検出し、その連続値と所定の
上限値とを比較する。連続カウントアツプ検出器２３は
、その連続値が所定の上限値よりも大きい場合にその出
力をアクティブにする。エラーフラグバッファ２４は、
連続カウントアツプ検出器２３の出力がアクティブとな
った場合に、エラーフラグＦＬを外部に出力する。
第４図の半導体記憶装置における通常モード時の動作お
よび内部テストモード時の動作は、次の点を除いて第１
図の半導体記憶装置における動作と同様である。
内部テストモード時には、アドレスカウンタ１３による
アドレス指定はメモリアレイ１内の物理的な位置におい
て隣接するアドレスへと進んでいく。そのため、訂正回
路１０による訂正が連続して行なわれる場合には、メモ
リアレイ１内のいずれかの部分に不良が集中しているこ
とになる。したがって、ＥＣＣ回路使用バイト数が、そ
のチップ全体に定められている上限値よりも低い場合で
も、そのチップが不良に至る可能性があると考えられる
。
この実施例においては、訂正回路１０による訂正が３回
連続して行なわれる場合に連続カウントアツプ検出器２
３の出力がアクティブになる。データカウンタ１４は、
アドレスカウンタ１３のカウントアツプに応答してカウ
ントアツプ動作を行なう。データカウンタ１４のカウン
トアツプが３回連続した場合に、連続カウントアツプ検
出器２３の出力がアクティブとなる。それにより、エラ
ーフラグバッファ２４からエラーフラグＦＬが外部に出
力される。
次に、連続カウントアツプ検出器２３の構成および動作
を第６図のタイミングチャートを参照しながら説明する
。
連続カウントアツプ検出器２３は、たとえば３つのレジ
スタ２３　ａ、　　２３　ｂ、　　２３　ｃからなる３
ビツトのシフトレジスタから構成される。アドレスカウ
ンタ１３は、クロック発生回路２６から発生されるクロ
ック信号ＣＬＫに応答してカウントアツプ動作を行なう
。連続カウントアツプ検出器２３の入力端子ＩＮには、
クロック発生回路２６から発生されるクロック信号ＣＬ
Ｋが与えられる。
クロック信号ＣＬＫの１周期Ｔｃは、アドレスアクセス
の時間Ｔａよりも長く設定されている。連続カウントア
ツプ検出器２３のリセット端子Ｒ３Ｔには、ＥＣＣイネ
ーブル信号−「て１Σｒト”が与えられる。ＥＣＣＣＣ
イネ−プルτでで１は、シンドロームデコーダ９−から
出力されるデータＳＤＯ〜ＳＤ７の少なくとも１つがア
クティブになると、ｒＬＪレベルになる。
第６図において、アドレスカウンタ１３から出力される
アドレス信号の最下位ビットＡＤＣは、クロック信号Ｃ
ＬＫの立上がりに応答して反転する。第６図に示すよう
に、たとえば、アドレス信号の最下位ビットＡＤＣが「
Ｌ」レベルに立下がってからアドレスアクセスの時間Ｔ
ａの後に、シンドロームデコーダ９から出力されるデー
タ５ＤＯ−ＳＤ７のうち少なくとも１つがｒＨＪレベル
に立上がる。それにより、ＥＣＣＣＣイネ−プルＥＣＣ
ＥＮが「Ｌ」レベルに立下がる。その結果、連続カウン
トアツプ検出器２３のレジスタ２３ａ〜２３ｃがイネー
ブル状態になる。それにより、ＥＣＣＣＣイネ−プルＥ
ＣＣＥＮがｒＬＪレベルの期間に、入力端子ＩＮに与え
られるクロック信号ＣＬＫか順次出力側にシフトされる
。
したがって、ＥＣＣＣＣイネ−プルＥＣＣＥＮがクロッ
ク信号ＣＬ　Ｋの３周期の間ｒＬＪレベルであれば、連
続カウントアツプ検出器２３の出力端子ＯＵＴからはｒ
ＨＪレベルの信号が出力される。すなわち、訂正回路１
０による訂正が３回連続して行なわれると、連続カウン
トアツプ検出器２３の出力はアクティブとなる。
一方、訂正回路１０による訂正が３回連続して行なわれ
ない場合には、連続カウントアツプ検出器２３の入力端
子ＩＮに人力されたクロック信号ＣＬ　Ｋが出力端子Ｏ
ＵＴまでシフトされる前に連続カウントアツプ検出器２
３がリセットされるので、連続カウントアツプ検出器２
３の出力はアクティブとはならない。
上記の実施例にによれば、ＥＣＣ使用バイトが所定の回
数だけ連続した場合に、エラーフラグＦＬが外部に出力
されるので、メモリアレイ１内で集中的に起こるビット
不良を検出することが可能となる。そのため、１カ所に
集中したビット不良によるチップ不良が発生する前に、
そのチップを交換することができる。
第５図は、この発明の第５の実施例による半導体記憶装
置の構成を示すブロック図である。
第５図の半導体記憶装置が第２図の半導体記憶装置と異
なるのは、演算回路２７、定数メモリ２８、コンパレー
タ２９およびエラーフラグバッファ３０がさらに設けら
れている点である。第５図においては、簡略化のために
ラッチ読出モード検出回路１７は示されていない。
演算回路２７は、データカウンタ１４から出力されるカ
ウントデータと不揮発性ラッチ１６に記憶されるデータ
との差を求める減算回路である。
すなわち、演算回路２７は、今回のテストにおけるＥＣ
Ｃ使用バイト数と前回のテストにおけるＥＣＣ使用バイ
ト数との差を求める。定数メモリ２８には、今回のテス
トにおけるＥＣＣ使用バイト数と前回のテストにおける
ＥＣＣ使用バイト数との差の上限値が記憶される。定数
メモリ２８は、たとえばＥＥＦＲＯＭＳＲＯＭなどから
構成される。コンパレータ２９は、演算回路２７により
求められた差と定数メモリ２８に記憶された上限値とを
比較し、演算回路２７により求められた差の方が定数メ
モリ２８に記憶される上限値よりも大きい場合に、出力
をアクティブにする。
第５図の半導体記憶装置の通常モード時の動作および内
部テストモード時の動作は、次の点を除いて第２図の半
導体記憶装置の動作と同様である。
内部テストモード時に、アドレスカウンタ１３が最後の
アドレス信号を出力してデータカウンタ１４にチップ全
体におけるＥＣＣ使用バイト数が入った後、データカウ
ンタ１４の内容が不揮発性ラッチ１６に送られる。ここ
では、半導体記憶装置の切換えが１０００回行なわれる
ごとに、内部テストモードが実行されるものとする。
次に、書換え動作が１０００回行なわれた後、この半導
体記憶装置が内部テストモードに設定される。前回の内
部テストモードと同様に、データカウンタ１４にＥＣＣ
使用バイト数が入ったときに、データカウンタ１４によ
りカウントされたカウントデータと不揮発性ラッチ１６
に記憶されたデータとの差が演算回路２７により求めら
れる。
その差が定数メモリ２８に記憶される上限値よりも大き
い場合には、コンパレータ２９の出力がアクティブとな
る。それにより、エラーフラグバッファ３０からエラー
フラグＦＬが出力される。
寿命がそれほど長くないチップにおいては、書換え回数
が成る回数になるとビット不良が急激に増加する傾向が
ある。上記実施例によれば、ビット不良が急激に増加し
たことを検出することが可能となる。したがって、寿命
が長くないチ・ツブを検出することができる。
なお、上記第１〜第５の実施例においては、ＥＣＣ使用
バイト数の検出をシンドロームデコーダ９から出力され
るデータＳＤＯ〜ＳＤ７に基づいて行なっているが、こ
れに限られない。たとえば、４ビツトのシンドロームＳ
Ｏ〜Ｓ３のＯＲ論理をとることにより得られる信号に基
づいて、ＥＣＣ使用バイト数を検出してもよい。
また、上記第１〜第５の実施例においては、データカウ
ンタ１４が８ビツト構戊のデータカウンタとなっている
。しかし、８ビツト構成のデータカウンタによれば２５
６までしかカウントできないので、データカウンタ１４
を１６ビツト構成のデータカウンタとしてもよい。この
場合、データスイッチ１５として１６ビツトに対応でき
るデータスイッチを用い、１６ビツトのデータを上位ビ
ットおよび下位ビットに分けてＩ１０バッファ６から出
力する方法を用いてもよい。
さらに、ＥＣＣ使用バイト数が１桁、すなわち０〜っで
あれば、出力データの最下位ビットが“１”となり、Ｅ
ＣＣｌｆｆ１用バイト数が２桁、すなわち０〜９つであ
れば、出力データの第２番目のビットが“１″となるよ
うにすれば、より多くの数までカウントすることが可能
となる。
また、第７図に示すように、データカウンタ１４として
、２２個の２進カウンタを用い、２つおきのカウンタの
出力を８ビツトのデータスイッチ１５に送ってもよい。
第７図の例では、２２２個程度の不良バイト数を出力す
ることが可能となる。
そのため、第７図の例によれば、チップの大容量化にも
対応することが可能となる。
なお、上記実施例では、この発明がＥＥＰＲＯＭなどの
不揮発性の半導体記憶装置に適用される場合について説
明されているが、この発明はＥＣＣ回路を内蔵する半導
体記憶装置であればその他の種類の半導体記憶装置にも
適用することができる。
［発明の効果］ 第１の発明によれば、半導体記憶装置のチップ内部でテ
ストが行なわれ、誤り訂正される情報の数がカウントさ
れて出力されるので、誤り訂正される情報の数を外部よ
り簡単に認識することができ、チップの劣化状態を容易
に把握することができる。したがって、チップ不良が発
生する前にそのチップを別のチップと交換することがで
きる。
第２の発明によれば、誤り訂正される情報の数がチップ
内部でカウントされ、そのカウント結果が不揮発に記憶
されるので、何度もテストを行なうことなく、誤り訂正
される情報の数を知りたいときに知ることができる。
第３の発明によれば、誤り訂正される情報の数がチップ
内部でカウントされ、そのカウント結果が所定の数より
も大きいときにエラーフラグが出力されるので、チップ
に不良が発生する前に、その不良の発生を簡単に予知す
ることができる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例による半導体記憶装置
の構成を示すブロック図である。第２図はこの発明の第
２の実施例による半導体記憶装置の構成を示すブロック
図である。第３図はこの発明の第３の実施例による半導
体記憶装置の構成を示すブロック図である。第４図はこ
の発明の第４の実施例による半導体記憶装置の構成を示
すブロック図である。第５図はこの発明の第５の実施例
による半導体記憶装置の構成を示すブロック図である。 第６図は連続カウントアツプ油出器の動作を説明するた
めのタイミングチャートである。第７図はデータカウン
タのデータの出力方法の一例を示す図である。第８図は
従来の半導体記憶装置の構成を示すブロック図である。 図において、１はメモリアレイ、７はＦＣＣエンコーダ
、８はＥＣＣデコーダ、９はシンドロームテコーダ、１
０は訂正回路、１１はテストモード検出回路、１２はア
ドレススイッチ、１３はアドレスカウンタ、１４はデー
タカウンタ、１５はデータスイッチ、１６は不揮発性ラ
ッチ、１７はラッチ読出モード検出回路、１８は定数メ
モリ書込モード検出回路、１つは定数書込ドライバ、２
０は定数メモリ、２１はコンパレータ、２２はエラーフ
ラグバッファである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (3)

    【特許請求の範囲】
  1. （１）誤り訂正機能を有する半導体記憶装置であって、 複数の情報を記憶する記憶手段、 前記半導体記憶装置をテストモードに設定するテストモ
    ード設定手段、 前記テストモード時に、前記記憶手段に記憶される複数
    の情報を順次選択する選択手段、 前記選択手段により選択される情報の誤りを訂正する誤
    り訂正手段、 前記誤り訂正手段による誤り訂正を必要とする情報の数
    をカウントするカウント手段、および前記カウント手段
    によるカウント結果を外部に出力する出力手段を備えた
    、半導体記憶装置。
  2. （２）誤り訂正機能を有する半導体記憶装置であって、 複数の情報を記憶する記憶手段、 前記記憶手段に記憶される情報の誤りを訂正する誤り訂
    正手段、 前記誤り訂正手段による誤り訂正を必要とする情報の数
    をカウントするカウント手段、 前記カウント手段によるカウント結果を不揮発に記憶す
    るカウント結果記憶手段、および 前記カウント結果記憶手段に記憶されたカウント結果を
    外部に出力する出力手段を備えた、半導体記憶装置。
  3. （３）誤り訂正機能を有する半導体記憶装置であって、 複数の情報を記憶する記憶手段、 前記記憶手段に記憶される情報の誤りを訂正する誤り訂
    正手段、 前記誤り訂正手段による誤り訂正を必要とする情報の数
    をカウントするカウント手段、および前記カウント手段
    によるカウント結果を所定の数と比較し、前記カウント
    結果が前記所定の数よりも大きい場合にエラーフラグを
    出力する比較手段を備えた、半導体記憶装置。
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