JP2000251494A - 半導体メモリ装置のテスタのテスト方法及びその装置 - Google Patents
半導体メモリ装置のテスタのテスト方法及びその装置Info
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- G11C2029/0405—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals comprising complete test loop
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 n単位で規則的に増加しない半導体メモリ装
置のテスト時に、所望大きさのアドレスを正確に発生で
き、テストプログラムの作成が不要の半導体メモリ装置
のテスタのテスト方法及びその装置の提供。 【解決手段】 半導体メモリ装置にテストパターンを書
込み、該パターンを読出して期待値パターンと比較し、
そこからメモリ装置の不良情報を検出して解析するテス
タで、アドレス発生回路が、半導体メモリ装置のテスト
予定の大きさに対応のアドレスの最小値Xmin,Yminを貯
蔵する最小値アドレス貯蔵部40,50と、該装置のテスト
大きさに対応のアドレスの最大値Xmax,Ymaxを貯蔵する
貯蔵部42,52と、最小値からカウントアップしながらア
ドレスXai,YAiを発生するアドレス計数部44,54と、アド
レス計数部から出力のアドレスと最大値アドレス貯蔵部
の出力信号が同一ならキャリ信号XCARRY,YCARRYを発
生、アドレス計数部をリセットするキャリ信号発生部6
0,62とで構成する。
置のテスト時に、所望大きさのアドレスを正確に発生で
き、テストプログラムの作成が不要の半導体メモリ装置
のテスタのテスト方法及びその装置の提供。 【解決手段】 半導体メモリ装置にテストパターンを書
込み、該パターンを読出して期待値パターンと比較し、
そこからメモリ装置の不良情報を検出して解析するテス
タで、アドレス発生回路が、半導体メモリ装置のテスト
予定の大きさに対応のアドレスの最小値Xmin,Yminを貯
蔵する最小値アドレス貯蔵部40,50と、該装置のテスト
大きさに対応のアドレスの最大値Xmax,Ymaxを貯蔵する
貯蔵部42,52と、最小値からカウントアップしながらア
ドレスXai,YAiを発生するアドレス計数部44,54と、アド
レス計数部から出力のアドレスと最大値アドレス貯蔵部
の出力信号が同一ならキャリ信号XCARRY,YCARRYを発
生、アドレス計数部をリセットするキャリ信号発生部6
0,62とで構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
のテスタに係るもので、特に2n単位では規則的に容量が
増加しないメモリセルを備えた半導体メモリ装置をテス
トするに際して、テスタを使用する使用者がテストプロ
グラムを修正せずにテストを行い得る半導体メモリ装置
のテスタのテスト方法及びその装置に関する。
のテスタに係るもので、特に2n単位では規則的に容量が
増加しないメモリセルを備えた半導体メモリ装置をテス
トするに際して、テスタを使用する使用者がテストプロ
グラムを修正せずにテストを行い得る半導体メモリ装置
のテスタのテスト方法及びその装置に関する。
【０００２】
【従来の技術】従来、半導体メモリ装置のテスタは、2n
単位で規則的に容量が増加する半導体メモリ装置をテス
トすることができるようにアドレスを発生させていた。
即ち、従来の半導体メモリ装置のテスタは、2n単位で規
則的に容量が増加しない半導体メモリ装置をテストする
に際して、例えば、メモリセルの容量が2nから2n+1まで
の範囲にある2n+αである場合、リード、ライト、及び
リフレッシュアドレスを発生するカウンタが2n+αまで
計数できないので、2n+1までを計数することにより半導
体メモリ装置の全てのメモリセルをテストするようにし
ている。
単位で規則的に容量が増加する半導体メモリ装置をテス
トすることができるようにアドレスを発生させていた。
即ち、従来の半導体メモリ装置のテスタは、2n単位で規
則的に容量が増加しない半導体メモリ装置をテストする
に際して、例えば、メモリセルの容量が2nから2n+1まで
の範囲にある2n+αである場合、リード、ライト、及び
リフレッシュアドレスを発生するカウンタが2n+αまで
計数できないので、2n+1までを計数することにより半導
体メモリ装置の全てのメモリセルをテストするようにし
ている。
【０００３】図４は、一般的な半導体メモリ装置のテス
タのブロック図であって、半導体メモリ装置100と、比
較回路10、テストパターン発生器12、不良解析メモリ1
4、及び制御装置16からなるテスタ200とが図示されてい
る。
タのブロック図であって、半導体メモリ装置100と、比
較回路10、テストパターン発生器12、不良解析メモリ1
4、及び制御装置16からなるテスタ200とが図示されてい
る。
【０００４】このように構成されたテスタ200の各ブロ
ックの機能を説明する。
ックの機能を説明する。
【０００５】テストパターン発生器12は、半導体メモリ
装置100に書き込む試験パターンとその書き込み位置を
指定するアドレス及び制御信号を出力する。又、テスト
パターン発生器12は、比較回路10に期待値パターンを出
力する。比較回路10は、半導体メモリ装置100から出力
される試験パターンとテストパターン発生器12から出力
される期待値パターンとを比較する。比較回路10は、不
一致を検出する度毎に、その不良情報を不良解析メモリ
14の不良の発生した該当アドレスに書き込み、不良解析
メモリ14に不良セルの位置情報を記憶する。制御装置16
は、制御信号を比較回路10、テストパターン発生器12、
及び不良解析メモリ14に印加して制御する。
装置100に書き込む試験パターンとその書き込み位置を
指定するアドレス及び制御信号を出力する。又、テスト
パターン発生器12は、比較回路10に期待値パターンを出
力する。比較回路10は、半導体メモリ装置100から出力
される試験パターンとテストパターン発生器12から出力
される期待値パターンとを比較する。比較回路10は、不
一致を検出する度毎に、その不良情報を不良解析メモリ
14の不良の発生した該当アドレスに書き込み、不良解析
メモリ14に不良セルの位置情報を記憶する。制御装置16
は、制御信号を比較回路10、テストパターン発生器12、
及び不良解析メモリ14に印加して制御する。
【０００６】半導体メモリ装置100を試験するときは、
制御装置16の制御下にアドレスを指定し、半導体メモリ
装置100にテストパターン発生器12から出力された試験
パターンを書き込む。半導体メモリ装置100から読み出
された試験パターンは、テストパターン発生器12から出
力された期待値パターンと一緒に比較回路10に印加され
る。パターンの不一致から不良を検出すると、不良解析
メモリ14の該当アドレスに不良情報を書き込む。半導体
メモリ装置100に対する不良情報の書き込みが終了する
と、試験が終了した半導体メモリ装置100の不良情報は
不良解析メモリ14から制御装置16により読み出され、制
御装置16は半導体メモリ装置100の不良解析を行う。
制御装置16の制御下にアドレスを指定し、半導体メモリ
装置100にテストパターン発生器12から出力された試験
パターンを書き込む。半導体メモリ装置100から読み出
された試験パターンは、テストパターン発生器12から出
力された期待値パターンと一緒に比較回路10に印加され
る。パターンの不一致から不良を検出すると、不良解析
メモリ14の該当アドレスに不良情報を書き込む。半導体
メモリ装置100に対する不良情報の書き込みが終了する
と、試験が終了した半導体メモリ装置100の不良情報は
不良解析メモリ14から制御装置16により読み出され、制
御装置16は半導体メモリ装置100の不良解析を行う。
【０００７】図５は、図４のテストパターン発生器12の
構成を示したブロック図であって、命令語貯蔵メモリ2
0、アドレス発生回路22、データ発生回路24、制御信号
発生回路26、タイミング信号発生回路28、及びシーケン
ス制御回路30から構成されている。
構成を示したブロック図であって、命令語貯蔵メモリ2
0、アドレス発生回路22、データ発生回路24、制御信号
発生回路26、タイミング信号発生回路28、及びシーケン
ス制御回路30から構成されている。
【０００８】上述のように構成されたテストパターン発
生器12の各部機能を説明する。
生器12の各部機能を説明する。
【０００９】命令語貯蔵メモリ20は、アドレス、デー
タ、制御信号及びタイミング信号発生回路を制御するた
めの制御信号を発生する。データ発生回路24は、命令語
貯蔵メモリ20からの制御信号に応じて、アドレス発生回
路22からのアドレスに該当するデータを出力する。制御
信号発生回路26は、命令語貯蔵メモリ20からの制御信号
に応じて、リードR、ライトW及び制御信号Cを発生す
る。タイミング信号発生回路28は、命令語貯蔵メモリ20
からの制御信号に応じて、タイミング制御信号TSを発生
する。シーケンス制御回路30は、制御装置16からの制御
信号に応じて、命令語貯蔵メモリ20を制御して制御信号
を出力する。
タ、制御信号及びタイミング信号発生回路を制御するた
めの制御信号を発生する。データ発生回路24は、命令語
貯蔵メモリ20からの制御信号に応じて、アドレス発生回
路22からのアドレスに該当するデータを出力する。制御
信号発生回路26は、命令語貯蔵メモリ20からの制御信号
に応じて、リードR、ライトW及び制御信号Cを発生す
る。タイミング信号発生回路28は、命令語貯蔵メモリ20
からの制御信号に応じて、タイミング制御信号TSを発生
する。シーケンス制御回路30は、制御装置16からの制御
信号に応じて、命令語貯蔵メモリ20を制御して制御信号
を出力する。
【００１０】図６は、従来のアドレス発生回路22の構成
を示したブロック図であって、X,Yアドレス最小値レジ
スタ40,50、X,Yアドレス最大値レジスタ42,52、X,Yアド
レスカウンタ44,54、及び最上位ビット伝送ゲート46,56
からなっている。
を示したブロック図であって、X,Yアドレス最小値レジ
スタ40,50、X,Yアドレス最大値レジスタ42,52、X,Yアド
レスカウンタ44,54、及び最上位ビット伝送ゲート46,56
からなっている。
【００１１】上述のように構成されたアドレス発生回路
22の各部機能を説明する。
22の各部機能を説明する。
【００１２】X,Yアドレス最小値レジスタ40,50は、X,Y
アドレス最小値Xmin,Yminをそれぞれ貯蔵する。X,Yアド
レス最大値レジスタ42,52は、X,Yアドレスの最大値Xma
x,Ymaxをそれぞれ貯蔵する。最小値Xmin,Ymin及び最大
値Xmax,Ymaxはプログラムにより設定される。Xアドレス
カウンタ44は、ロード信号LOADに応じてＸアドレス最小
値レジスタ40に貯蔵された最小値Xminを入力し、クリア
信号CLEARに応じてリセットされ、クロック信号XCLKに
応じてカウントアップして、iビットのXアドレスXAiを
発生する。Yアドレスカウンタ54は、ロード信号LOADに
応じてＹアドレス最小値レジスタ50に貯蔵された最小値
Yminを入力し、クリア信号CLEARに応じてリセットさ
れ、クロック信号YCLKに応じてカウントアップして、i
ビットのYアドレスYAiを発生する。最上位ビット伝送ゲ
ート46は、Ｘアドレス最大値レジスタ42に貯蔵された最
上位ビット信号に応じて、Xアドレスカウンタ44の出力
信号をXキャリ信号XCARRYとして発生し、Xアドレスカウ
ンタ44をリセットする。最上位ビット伝送ゲート56は、
Ｙアドレス最大値レジスタ52に貯蔵された最上位ビット
信号に応じて、Ｙアドレスカウンタ54の出力信号をYキ
ャリ信号YCARRYとして発生し、Yアドレスカウンタ54を
リセットする。
アドレス最小値Xmin,Yminをそれぞれ貯蔵する。X,Yアド
レス最大値レジスタ42,52は、X,Yアドレスの最大値Xma
x,Ymaxをそれぞれ貯蔵する。最小値Xmin,Ymin及び最大
値Xmax,Ymaxはプログラムにより設定される。Xアドレス
カウンタ44は、ロード信号LOADに応じてＸアドレス最小
値レジスタ40に貯蔵された最小値Xminを入力し、クリア
信号CLEARに応じてリセットされ、クロック信号XCLKに
応じてカウントアップして、iビットのXアドレスXAiを
発生する。Yアドレスカウンタ54は、ロード信号LOADに
応じてＹアドレス最小値レジスタ50に貯蔵された最小値
Yminを入力し、クリア信号CLEARに応じてリセットさ
れ、クロック信号YCLKに応じてカウントアップして、i
ビットのYアドレスYAiを発生する。最上位ビット伝送ゲ
ート46は、Ｘアドレス最大値レジスタ42に貯蔵された最
上位ビット信号に応じて、Xアドレスカウンタ44の出力
信号をXキャリ信号XCARRYとして発生し、Xアドレスカウ
ンタ44をリセットする。最上位ビット伝送ゲート56は、
Ｙアドレス最大値レジスタ52に貯蔵された最上位ビット
信号に応じて、Ｙアドレスカウンタ54の出力信号をYキ
ャリ信号YCARRYとして発生し、Yアドレスカウンタ54を
リセットする。
【００１３】即ち、X,Yアドレス最大値レジスタ42,52に
は、テストされる半導体メモリ装置のX,Yアドレスの最
大値が1080であるとすれば、1080を貯蔵するようにプロ
グラムするのでなく、2048を貯蔵するようにプログラム
する。即ち、X,Yアドレス最大値レジスタ42,52に"(MSB)
100000000000(LSB)"が貯蔵されるようになる。最上位ビ
ット伝送ゲート46,56は、X,Yアドレスカウンタ44,54が2
048を計数すると、X,Yキャリ信号XCARRY,YCARRYをそれ
ぞれ発生する。
は、テストされる半導体メモリ装置のX,Yアドレスの最
大値が1080であるとすれば、1080を貯蔵するようにプロ
グラムするのでなく、2048を貯蔵するようにプログラム
する。即ち、X,Yアドレス最大値レジスタ42,52に"(MSB)
100000000000(LSB)"が貯蔵されるようになる。最上位ビ
ット伝送ゲート46,56は、X,Yアドレスカウンタ44,54が2
048を計数すると、X,Yキャリ信号XCARRY,YCARRYをそれ
ぞれ発生する。
【００１４】図７は、図６に示したアドレス発生回路22
の実施例の回路図であって、16ビットのX,Yアドレスを
発生するためのアドレス発生回路の構成を示している。
図７において、レジスタ40,42,50,52は17ビットレジス
タをそれぞれ示し、X,Yアドレスカウンタ44,54は17ビッ
トカウンタをそれぞれ示す。
の実施例の回路図であって、16ビットのX,Yアドレスを
発生するためのアドレス発生回路の構成を示している。
図７において、レジスタ40,42,50,52は17ビットレジス
タをそれぞれ示し、X,Yアドレスカウンタ44,54は17ビッ
トカウンタをそれぞれ示す。
【００１５】最上位ビット伝送ゲート46は、Xアドレス
最大値レジスタ42の出力信号にそれぞれ応じてオンされ
て、Xアドレスカウンタ44の17ビットの出力データをビ
ット単位にそれぞれ伝送するためのNMOS伝送ゲートXN1,
XN2,...,XN17と、NMOS伝送ゲートの各出力信号を論理和
演算してXキャリ信号XCARRYを発生するためのORゲートO
R1とからなっている。
最大値レジスタ42の出力信号にそれぞれ応じてオンされ
て、Xアドレスカウンタ44の17ビットの出力データをビ
ット単位にそれぞれ伝送するためのNMOS伝送ゲートXN1,
XN2,...,XN17と、NMOS伝送ゲートの各出力信号を論理和
演算してXキャリ信号XCARRYを発生するためのORゲートO
R1とからなっている。
【００１６】そして、最上位ビット伝送ゲート56は、Y
アドレス最大値レジスタ52の出力信号にそれぞれ応じて
オンされて、Yアドレスカウンタ54の17ビットの出力デ
ータをビット単位にそれぞれ伝送するためのNMOS伝送ゲ
ートYN1,YN2,...,YN17と、NMOS伝送ゲートの各出力信号
を論理和演算してYキャリ信号YCARRYを発生するためのO
RゲートOR2とからなっている。
アドレス最大値レジスタ52の出力信号にそれぞれ応じて
オンされて、Yアドレスカウンタ54の17ビットの出力デ
ータをビット単位にそれぞれ伝送するためのNMOS伝送ゲ
ートYN1,YN2,...,YN17と、NMOS伝送ゲートの各出力信号
を論理和演算してYキャリ信号YCARRYを発生するためのO
RゲートOR2とからなっている。
【００１７】上述のように構成されたアドレス発生回路
22の動作を説明する。
22の動作を説明する。
【００１８】まず、テストプログラムにより設定された
X,Yアドレスの最小値Xmin,Yminと最大値Xmax,Ymaxとが
レジスタ40,42,50,52にそれぞれ貯蔵される。次いで、
ロード信号LOADが印加されると、X,Yアドレスカウンタ4
4,54はX,Yアドレス最小値レジスタ40,50に貯蔵された最
小値をそれぞれロードする。
X,Yアドレスの最小値Xmin,Yminと最大値Xmax,Ymaxとが
レジスタ40,42,50,52にそれぞれ貯蔵される。次いで、
ロード信号LOADが印加されると、X,Yアドレスカウンタ4
4,54はX,Yアドレス最小値レジスタ40,50に貯蔵された最
小値をそれぞれロードする。
【００１９】もし、Xアドレスの最大値Xmaxが1080で、Y
アドレスの最大値Ymaxが1080である半導体メモリ装置を
Xスキャン方法によりテストを行うとすれば、テストプ
ログラムにより最小値Xmin,Yminをそれぞれ0に、最大値
Xmax,Ymaxをそれぞれ2048に設定する。このとき、もし
最大値Xmax,Ymaxをそれぞれ1080に設定すると、X,Yキャ
リ信号XCARRY,YCARRYを正確に発生できないようにな
る。
アドレスの最大値Ymaxが1080である半導体メモリ装置を
Xスキャン方法によりテストを行うとすれば、テストプ
ログラムにより最小値Xmin,Yminをそれぞれ0に、最大値
Xmax,Ymaxをそれぞれ2048に設定する。このとき、もし
最大値Xmax,Ymaxをそれぞれ1080に設定すると、X,Yキャ
リ信号XCARRY,YCARRYを正確に発生できないようにな
る。
【００２０】Xスキャン方法によりテストを行う場合、X
アドレスカウンタ44はクロック信号XCLKに応じて１ずつ
増加しながらXアドレスを発生し、Ｙアドレスカウンタ5
4は最小値Yminを維持する。Xアドレスカウンタ44はクロ
ック信号XCLKに応じて2047までカウントアップする。そ
して、Xアドレスカウンタ44が2048を計数すると、Xアド
レス最大値レジスタ42の出力信号に応じてオン状態を維
持するNMOSトランジスタN12により1の信号が伝送され、
ORゲートOR1は1の信号をXキャリ信号XCARRYとして発生
する。Xキャリ信号XCARRYが発生されると、Xアドレスカ
ウンタ44はリセットされ、Yアドレスを増加させるため
にクロック信号YCLKを発生する。
アドレスカウンタ44はクロック信号XCLKに応じて１ずつ
増加しながらXアドレスを発生し、Ｙアドレスカウンタ5
4は最小値Yminを維持する。Xアドレスカウンタ44はクロ
ック信号XCLKに応じて2047までカウントアップする。そ
して、Xアドレスカウンタ44が2048を計数すると、Xアド
レス最大値レジスタ42の出力信号に応じてオン状態を維
持するNMOSトランジスタN12により1の信号が伝送され、
ORゲートOR1は1の信号をXキャリ信号XCARRYとして発生
する。Xキャリ信号XCARRYが発生されると、Xアドレスカ
ウンタ44はリセットされ、Yアドレスを増加させるため
にクロック信号YCLKを発生する。
【００２１】次いで、Yアドレスカウンタ54がカウント
アップしてYアドレスを１増加し、再度Xアドレスカウン
タ44はXクロック信号XCLKに応じてXアドレスを0から204
8に向けてカウントアップする。
アップしてYアドレスを１増加し、再度Xアドレスカウン
タ44はXクロック信号XCLKに応じてXアドレスを0から204
8に向けてカウントアップする。
【００２２】上述のような動作を反復して、テストされ
る半導体メモリ装置に対するアドレスをXスキャン方法
により発生する。
る半導体メモリ装置に対するアドレスをXスキャン方法
により発生する。
【００２３】そして、Yスキャン方法によりアドレスを
発生する場合は、Xアドレスが固定された状態でYアドレ
スを増加しながらアドレスを発生する。即ち、Yアドレ
スカウンタ54がクロック信号YCLKに応じてYアドレスを
最大値Ymaxまでカウントアップし、Yキャリ信号YCARRY
が発生すると、クロック信号XCLKに応じてXアドレスを
１つカウントアップする。このような動作を反復的に行
うことにより、テストされる半導体メモリ装置に対する
アドレスをYスキャン方法により発生する。
発生する場合は、Xアドレスが固定された状態でYアドレ
スを増加しながらアドレスを発生する。即ち、Yアドレ
スカウンタ54がクロック信号YCLKに応じてYアドレスを
最大値Ymaxまでカウントアップし、Yキャリ信号YCARRY
が発生すると、クロック信号XCLKに応じてXアドレスを
１つカウントアップする。このような動作を反復的に行
うことにより、テストされる半導体メモリ装置に対する
アドレスをYスキャン方法により発生する。
【００２４】即ち、従来の半導体メモリ装置のテスタ
は、最上位ビット伝送ゲート46,56の構成が最上位ビッ
トだけを伝送するように構成されているので、テストさ
れる半導体メモリ装置の大きさが(2n+α)×(2n+β)の場
合は、最大値として2n+1を指定しカウンタが2n+1までを
計数しなければ、(2n+α)×(2n+β)の大きさの半導体メ
モリ装置をテストできないように構成されている。
は、最上位ビット伝送ゲート46,56の構成が最上位ビッ
トだけを伝送するように構成されているので、テストさ
れる半導体メモリ装置の大きさが(2n+α)×(2n+β)の場
合は、最大値として2n+1を指定しカウンタが2n+1までを
計数しなければ、(2n+α)×(2n+β)の大きさの半導体メ
モリ装置をテストできないように構成されている。
【００２５】従って、図８に示したような(2n+α)×(2n
+β)の大きさを有した半導体メモリ装置をテストするた
めには、従来のアドレス発生回路は、図８に点線で表示
した2n+1×2n+1までのアドレスを発生しなければならな
いという問題点があった。
+β)の大きさを有した半導体メモリ装置をテストするた
めには、従来のアドレス発生回路は、図８に点線で表示
した2n+1×2n+1までのアドレスを発生しなければならな
いという問題点があった。
【００２６】図８において、X方向の矢印がXスキャン方
法によるアドレス発生を、Y方向の矢印がYスキャン方法
によるアドレス発生をそれぞれ示している。
法によるアドレス発生を、Y方向の矢印がYスキャン方法
によるアドレス発生をそれぞれ示している。
【００２７】勿論、上述のようにテストせずに、メイン
セルアレイブロック（図８の）とスペアセルアレイブ
ロック（図８の,,）を別途にテストできる。
セルアレイブロック（図８の）とスペアセルアレイブ
ロック（図８の,,）を別途にテストできる。
【００２８】しかし、この場合もスペアセルアレイブロ
ックの大きさが規則的でないと、スペアセルアレイブロ
ック（図８の）をテストするためには、スペアセルア
レイブロック（図８の）とブロック（図８の）に対
するアドレスの全てを発生させるように最小値と最大値
アドレスをテストプログラムにより指定し、スペアセル
アレイブロック（図８の）をテストするためには、ス
ペアセルアレイブロック（図８の）とブロック（図８
の）に対するアドレスの全てを発生させるように最小
値と最大値アドレスをテストプログラムにより指定し、
スペアセルアレイブロック（図８の）をテストするた
めには、スペアセルアレイブロック（図８の）とブロ
ック（図８の）に対するアドレスの全てを発生させる
ように最小値と最大値アドレスをテストプログラムによ
り指定する必要がある。
ックの大きさが規則的でないと、スペアセルアレイブロ
ック（図８の）をテストするためには、スペアセルア
レイブロック（図８の）とブロック（図８の）に対
するアドレスの全てを発生させるように最小値と最大値
アドレスをテストプログラムにより指定し、スペアセル
アレイブロック（図８の）をテストするためには、ス
ペアセルアレイブロック（図８の）とブロック（図８
の）に対するアドレスの全てを発生させるように最小
値と最大値アドレスをテストプログラムにより指定し、
スペアセルアレイブロック（図８の）をテストするた
めには、スペアセルアレイブロック（図８の）とブロ
ック（図８の）に対するアドレスの全てを発生させる
ように最小値と最大値アドレスをテストプログラムによ
り指定する必要がある。
【００２９】例を上げて説明すると、もしスペアセルア
レイブロック（図８の）に対するテストを行うために
は、α×2nの大きさに該当するアドレスを指定するので
なく、2m×2nの大きさに該当するアドレスを指定する必
要がある。言い換えれば、αの値が156である場合、2n
の値を最小値として、2n+155の値を最大値として貯蔵す
るのでなく、2n+(2m-1)の値、すなわち2n+(28-1)=2n+25
5を最大値として指定しなければならない。
レイブロック（図８の）に対するテストを行うために
は、α×2nの大きさに該当するアドレスを指定するので
なく、2m×2nの大きさに該当するアドレスを指定する必
要がある。言い換えれば、αの値が156である場合、2n
の値を最小値として、2n+155の値を最大値として貯蔵す
るのでなく、2n+(2m-1)の値、すなわち2n+(28-1)=2n+25
5を最大値として指定しなければならない。
【００３０】即ち、従来の半導体メモリ装置のテスタ
は、X,Yアドレス発生回路を構成する最大値レジスタに
規則的な大きさの最上位ビットの１ビットだけが１であ
る最大値を入力して、カウンタが最大値を出力すればキ
ャリ信号を発生するように構成されていた。即ち、最大
値として2n単位に増加するアドレスを入力してカウンタ
がこの値を計数すると、キャリ信号を発生するように構
成されていた。
は、X,Yアドレス発生回路を構成する最大値レジスタに
規則的な大きさの最上位ビットの１ビットだけが１であ
る最大値を入力して、カウンタが最大値を出力すればキ
ャリ信号を発生するように構成されていた。即ち、最大
値として2n単位に増加するアドレスを入力してカウンタ
がこの値を計数すると、キャリ信号を発生するように構
成されていた。
【００３１】従って、従来の半導体メモリ装置のテスタ
は2n単位で増加する大きさのアドレスを発生するように
構成されている。
は2n単位で増加する大きさのアドレスを発生するように
構成されている。
【００３２】
【発明が解決しようとする課題】ところが、このように
2n単位の規則的でない半導体メモリ装置をテストするた
めには、テスタの使用者がテストプログラムを作成し直
さなければならないので、多くの時間と努力が掛かり、
テストを受けた半導体メモリ装置の信頼性についても余
り満足できないという問題点があった。
2n単位の規則的でない半導体メモリ装置をテストするた
めには、テスタの使用者がテストプログラムを作成し直
さなければならないので、多くの時間と努力が掛かり、
テストを受けた半導体メモリ装置の信頼性についても余
り満足できないという問題点があった。
【００３３】本発明の目的は、2n単位で規則的に増加し
ない半導体メモリ装置をテストするに際して、所望大き
さのアドレスを正確に発生させることができ、テストプ
ログラムを作成し直さなくてもよい半導体メモリ装置の
テスタのテスト方法を提供することにある。
ない半導体メモリ装置をテストするに際して、所望大き
さのアドレスを正確に発生させることができ、テストプ
ログラムを作成し直さなくてもよい半導体メモリ装置の
テスタのテスト方法を提供することにある。
【００３４】本発明の他の目的は、前記目的を達成する
ための半導体メモリ装置のテスタを提供することにあ
る。
ための半導体メモリ装置のテスタを提供することにあ
る。
【００３５】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係る半導体メモリ装置のテスタのテス
ト方法は、半導体メモリ装置にテストパターンを書き込
み、該書き込まれたテストパターンを読み出して期待値
パターンと比較し、その比較結果から前記半導体メモリ
装置の不良情報を検出して該不良情報を解析する半導体
メモリ装置のテスタのテスト装置において、前記半導体
メモリ装置のアドレスの発生が、前記半導体メモリ装置
のテストしようとする大きさに基づいて最小値及び最大
値を設定する段階と、前記設定された最小値から最大値
までを計数する計数段階と、前記計数値の最大値になる
とキャリ信号を発生する段階と、前記キャリ信号が発生
されれば前記計数値をリセットする段階とにより行われ
ることを特徴とする。
るため、本発明に係る半導体メモリ装置のテスタのテス
ト方法は、半導体メモリ装置にテストパターンを書き込
み、該書き込まれたテストパターンを読み出して期待値
パターンと比較し、その比較結果から前記半導体メモリ
装置の不良情報を検出して該不良情報を解析する半導体
メモリ装置のテスタのテスト装置において、前記半導体
メモリ装置のアドレスの発生が、前記半導体メモリ装置
のテストしようとする大きさに基づいて最小値及び最大
値を設定する段階と、前記設定された最小値から最大値
までを計数する計数段階と、前記計数値の最大値になる
とキャリ信号を発生する段階と、前記キャリ信号が発生
されれば前記計数値をリセットする段階とにより行われ
ることを特徴とする。
【００３６】前記他の目的を達成するため、本発明に係
る半導体メモリ装置のテスタは、半導体メモリ装置にテ
ストパターンを書き込み、該書き込まれたテストパター
ンを読み出して期待値パターンと比較し、その比較結果
から前記半導体メモリ装置の不良情報を検出して解析す
る半導体メモリ装置のテスタにおいて、前記半導体メモ
リ装置のテストしようとする大きさに対応するアドレス
の最小値を貯蔵する最小値アドレス貯蔵手段と、前記半
導体メモリ装置のテストしようとする大きさに対応する
アドレスの最大値を貯蔵する最大値アドレス貯蔵手段
と、前記最小値からカウントアップしながらアドレスを
発生するアドレス計数手段と、前記アドレス計数手段か
ら出力されるアドレスと前記最大値アドレス貯蔵手段の
出力信号とが同一であれば、キャリ信号を発生して、前
記アドレス計数手段をリセットするキャリ信号発生手段
とを備えることを特徴とする。
る半導体メモリ装置のテスタは、半導体メモリ装置にテ
ストパターンを書き込み、該書き込まれたテストパター
ンを読み出して期待値パターンと比較し、その比較結果
から前記半導体メモリ装置の不良情報を検出して解析す
る半導体メモリ装置のテスタにおいて、前記半導体メモ
リ装置のテストしようとする大きさに対応するアドレス
の最小値を貯蔵する最小値アドレス貯蔵手段と、前記半
導体メモリ装置のテストしようとする大きさに対応する
アドレスの最大値を貯蔵する最大値アドレス貯蔵手段
と、前記最小値からカウントアップしながらアドレスを
発生するアドレス計数手段と、前記アドレス計数手段か
ら出力されるアドレスと前記最大値アドレス貯蔵手段の
出力信号とが同一であれば、キャリ信号を発生して、前
記アドレス計数手段をリセットするキャリ信号発生手段
とを備えることを特徴とする。
【００３７】
【発明の実施の形態】以下、本発明に係る実施の形態の
半導体メモリ装置のテスタ及びテスト方法を説明する。
半導体メモリ装置のテスタ及びテスト方法を説明する。
【００３８】図１は、本発明に係る実施の形態の半導体
メモリ装置のテスタのアドレス発生回路のブロック図で
あって、X,Yアドレス最小値発生回路40,50、X,Yアドレ
ス最大値発生回路42,52、X,Yアドレスカウンタ44,54、
及び比較回路60,62からなっている。
メモリ装置のテスタのアドレス発生回路のブロック図で
あって、X,Yアドレス最小値発生回路40,50、X,Yアドレ
ス最大値発生回路42,52、X,Yアドレスカウンタ44,54、
及び比較回路60,62からなっている。
【００３９】図１に示したアドレス発生回路は、図６に
示した従来のアドレス発生回路の構成の最上位ビット伝
送ゲート46,56の代わりに、比較回路60,62を用いて構成
したことが相異している。
示した従来のアドレス発生回路の構成の最上位ビット伝
送ゲート46,56の代わりに、比較回路60,62を用いて構成
したことが相異している。
【００４０】以下、上述のように構成された半導体メモ
リ装置のテスタのアドレス発生回路の動作を説明する。
リ装置のテスタのアドレス発生回路の動作を説明する。
【００４１】まず、テストプログラムにより設定された
X,Yアドレス最小値Xmin,YminがX,Yアドレス最小値レジ
スタ40,50にそれぞれ貯蔵され、X,Yアドレス最大値Xma
x,YmaxがX,Yアドレス最大値レジスタ42,52にそれぞれ貯
蔵される。このとき、最大値レジスタ42,52に貯蔵され
る最大値は半導体メモリ装置の大きさに該当するX,Yア
ドレスの最大値となる。例えば、半導体メモリ装置のX
アドレスの最大値が2n+αで、Yアドレスの最大値が2n+
βであれば、X,Yアドレス最大値レジスタ40,50にそれぞ
れ(2n+α)-1、(2n+β)-1をそれぞれ貯蔵する。
X,Yアドレス最小値Xmin,YminがX,Yアドレス最小値レジ
スタ40,50にそれぞれ貯蔵され、X,Yアドレス最大値Xma
x,YmaxがX,Yアドレス最大値レジスタ42,52にそれぞれ貯
蔵される。このとき、最大値レジスタ42,52に貯蔵され
る最大値は半導体メモリ装置の大きさに該当するX,Yア
ドレスの最大値となる。例えば、半導体メモリ装置のX
アドレスの最大値が2n+αで、Yアドレスの最大値が2n+
βであれば、X,Yアドレス最大値レジスタ40,50にそれぞ
れ(2n+α)-1、(2n+β)-1をそれぞれ貯蔵する。
【００４２】そして、X,Yアドレスカウンタ44,54は、ロ
ード信号LOADに応じて最小値を入力し、クリア信号CLEA
Rに応じてリセットされ、それぞれクロック信号XCLK,YC
LKに応じて最小値からカウントアップする。比較回路6
0,62は、X,Yアドレスカウンタ44,54のカウント出力がそ
れぞれX,Yアドレスの最大値Xmax,Ymaxになると、X,Yキ
ャリ信号XCARRY,YCARRYをそれぞれ発生する。このと
き、発生されるX,Yキャリ信号XCARRY,YCARRYはX,Yアド
レスカウンタ44,54をリセットする。
ード信号LOADに応じて最小値を入力し、クリア信号CLEA
Rに応じてリセットされ、それぞれクロック信号XCLK,YC
LKに応じて最小値からカウントアップする。比較回路6
0,62は、X,Yアドレスカウンタ44,54のカウント出力がそ
れぞれX,Yアドレスの最大値Xmax,Ymaxになると、X,Yキ
ャリ信号XCARRY,YCARRYをそれぞれ発生する。このと
き、発生されるX,Yキャリ信号XCARRY,YCARRYはX,Yアド
レスカウンタ44,54をリセットする。
【００４３】従って、本発明に係る実施の形態の半導体
メモリ装置のテスタのアドレス発生回路は、X,Yアドレ
ス最大値レジスタ42,52に半導体メモリ装置のアドレス
の最大値から１を引いたアドレスを貯蔵し、X,Yアドレ
スカウンタ44,54が最大値から１を引いたアドレスまで
をカウントすると、X,Yキャリ信号XCARRY,YCARRYを発生
し、カウンタ44,54をそれぞれリセットされる。
メモリ装置のテスタのアドレス発生回路は、X,Yアドレ
ス最大値レジスタ42,52に半導体メモリ装置のアドレス
の最大値から１を引いたアドレスを貯蔵し、X,Yアドレ
スカウンタ44,54が最大値から１を引いたアドレスまで
をカウントすると、X,Yキャリ信号XCARRY,YCARRYを発生
し、カウンタ44,54をそれぞれリセットされる。
【００４４】アドレスの発生方法は、上述のようなXス
キャン又はYスキャン方法により発生してもよいし、そ
の他の方法によって発生してもよい。
キャン又はYスキャン方法により発生してもよいし、そ
の他の方法によって発生してもよい。
【００４５】従って、本発明に係る実施の形態の半導体
メモリ装置のテスタのアドレス発生回路は、テストされ
る半導体メモリ装置の大きさが2n単位でなく不規則であ
っても、その不規則な大きさに該当するアドレスまでを
カウントするだけでテストを行い得る。
メモリ装置のテスタのアドレス発生回路は、テストされ
る半導体メモリ装置の大きさが2n単位でなく不規則であ
っても、その不規則な大きさに該当するアドレスまでを
カウントするだけでテストを行い得る。
【００４６】図２は、図１に示したアドレス発生回路の
実施の形態例の回路図であって、16ビットのX,Yアドレ
スを発生するアドレス発生回路の構成を示している。
実施の形態例の回路図であって、16ビットのX,Yアドレ
スを発生するアドレス発生回路の構成を示している。
【００４７】図２において、レジスタ40,42,50,52は17
ビットレジスタをそれぞれ示し、X,Yアドレスカウンタ4
4,54は17ビットカウンタをそれぞれ示している。
ビットレジスタをそれぞれ示し、X,Yアドレスカウンタ4
4,54は17ビットカウンタをそれぞれ示している。
【００４８】比較回路60は、Xアドレスカウンタ44の出
力データの各ビットとXアドレス最大値レジスタ42の出
力データの各ビットとを否排他的論理和演算するXEXNOR
ゲート(XEXNOR1,XEXNOR2,...,XEXNOR17)、及びXEXNORゲ
ートの出力信号を論理積するANDゲートAND1からなって
いる。
力データの各ビットとXアドレス最大値レジスタ42の出
力データの各ビットとを否排他的論理和演算するXEXNOR
ゲート(XEXNOR1,XEXNOR2,...,XEXNOR17)、及びXEXNORゲ
ートの出力信号を論理積するANDゲートAND1からなって
いる。
【００４９】比較回路62は、Yアドレスカウンタ50の出
力データの各ビットとYアドレス最大値レジスタ52の出
力データの各ビットとを否排他的論理和演算するYEXNOR
ゲート(YEXNOR1,YEXNOR2,...,YEXNOR17)、及びYEXNORゲ
ートの出力信号を論理積するANDゲートAND2からなって
いる。
力データの各ビットとYアドレス最大値レジスタ52の出
力データの各ビットとを否排他的論理和演算するYEXNOR
ゲート(YEXNOR1,YEXNOR2,...,YEXNOR17)、及びYEXNORゲ
ートの出力信号を論理積するANDゲートAND2からなって
いる。
【００５０】以下、上述のように構成された半導体メモ
リ装置のテスタのアドレス発生回路の動作を説明する。
リ装置のテスタのアドレス発生回路の動作を説明する。
【００５１】先ず、テストプログラムにより設定された
X,Yアドレスの最小値Xmin,Yminと最大値Xmax,Ymaxがレ
ジスタ40,42,50,52にそれぞれ貯蔵される。次いで、ロ
ード信号LOADが印加されると、カウンタ44,54にはX,Yア
ドレス最小値レジスタ40,50に貯蔵された最小値がそれ
ぞれロードされる。
X,Yアドレスの最小値Xmin,Yminと最大値Xmax,Ymaxがレ
ジスタ40,42,50,52にそれぞれ貯蔵される。次いで、ロ
ード信号LOADが印加されると、カウンタ44,54にはX,Yア
ドレス最小値レジスタ40,50に貯蔵された最小値がそれ
ぞれロードされる。
【００５２】もし、Xアドレスの最大値Xmaxが1080で、Y
アドレスの最大値Ymaxが1080である半導体メモリ装置を
Xスキャン方法によりテストを行うとすれば、テストプ
ログラムにより最小値Xmin,Yminはそれぞれ0に、最大値
Xmax,Ymaxはそれぞれ1079に設定する。
アドレスの最大値Ymaxが1080である半導体メモリ装置を
Xスキャン方法によりテストを行うとすれば、テストプ
ログラムにより最小値Xmin,Yminはそれぞれ0に、最大値
Xmax,Ymaxはそれぞれ1079に設定する。
【００５３】Xスキャン方法によりテストを行う場合、X
アドレスカウンタ44はクロック信号XCLKに応じて１ずつ
増加しながらカウントし、Yアドレスカウンタ54は最小
値Yminを維持する。Xアドレスカウンタ44はクロック信
号XCLKに応じて1078までをカウントアップする。次い
で、Xアドレスカウンタ44が1079をカウントすると、XEX
NORゲートXEXNOR1, XEXNOR2,...,XEXNORnの出力信号が
全て"1"となる。ANDゲートAND1はXEXNORゲートの出力信
号の全てが"1"となると、"1"のXキャリ信号XCARRYを発
生する。Xキャリ信号XCARRYが発生されると、Xアドレス
カウンタ40はリセットされ、Yアドレスを増加させるた
めにクロック信号YCLKが発生される。
アドレスカウンタ44はクロック信号XCLKに応じて１ずつ
増加しながらカウントし、Yアドレスカウンタ54は最小
値Yminを維持する。Xアドレスカウンタ44はクロック信
号XCLKに応じて1078までをカウントアップする。次い
で、Xアドレスカウンタ44が1079をカウントすると、XEX
NORゲートXEXNOR1, XEXNOR2,...,XEXNORnの出力信号が
全て"1"となる。ANDゲートAND1はXEXNORゲートの出力信
号の全てが"1"となると、"1"のXキャリ信号XCARRYを発
生する。Xキャリ信号XCARRYが発生されると、Xアドレス
カウンタ40はリセットされ、Yアドレスを増加させるた
めにクロック信号YCLKが発生される。
【００５４】次いで、Yアドレスカウンタ54がカウント
アップしてYアドレスを１増加し、Xアドレスカウンタ44
はXクロック信号XCLKに応じて、再度Xアドレスを0から1
079までカウントアップする。
アップしてYアドレスを１増加し、Xアドレスカウンタ44
はXクロック信号XCLKに応じて、再度Xアドレスを0から1
079までカウントアップする。
【００５５】上述のような動作を反復的に行うことによ
り、Yアドレスカウンタ54が最大値(1079)をカウントす
るまで動作が行われれば、比較回路62は"1"のYキャリ信
号YCARRYを発生する。従って、全メモリセルに対するア
ドレスのアクセスが可能になる。
り、Yアドレスカウンタ54が最大値(1079)をカウントす
るまで動作が行われれば、比較回路62は"1"のYキャリ信
号YCARRYを発生する。従って、全メモリセルに対するア
ドレスのアクセスが可能になる。
【００５６】そして、Yスキャン方法によりアドレスを
発生する場合は、Xアドレスの固定された状態でYアドレ
スを増加させながらアドレスを発生する。即ち、Yアド
レスカウンタ54がクロック信号YCLKに応じてYアドレス
を最大値Ymaxの1079までカウントアップし、Yキャリ信
号YCARRYが発生されると、クロック信号XCLKに応じてX
アドレスをカウントアップする。このような動作を、X
アドレスカウンタ44が最大値Xmaxの1079までカウントア
ップするまで反復的に行う。
発生する場合は、Xアドレスの固定された状態でYアドレ
スを増加させながらアドレスを発生する。即ち、Yアド
レスカウンタ54がクロック信号YCLKに応じてYアドレス
を最大値Ymaxの1079までカウントアップし、Yキャリ信
号YCARRYが発生されると、クロック信号XCLKに応じてX
アドレスをカウントアップする。このような動作を、X
アドレスカウンタ44が最大値Xmaxの1079までカウントア
ップするまで反復的に行う。
【００５７】そして、図３を参照すると、メインセルア
レイブロック（図３の）とスペアセルアレイブロック
（図３の）を別途にテストできる。このとき、メ
インセルアレイブロック（図３の）をテストする場合
は、ブロック（図３の）に該当する最小値と最大値を
テストプログラムにより指定し、スペアセルアレイブロ
ック（図３の）をそれぞれテストする場合は、各
ブロックに該当する最小値と最大値をテストプログラム
により指定してテストを行えばよい。
レイブロック（図３の）とスペアセルアレイブロック
（図３の）を別途にテストできる。このとき、メ
インセルアレイブロック（図３の）をテストする場合
は、ブロック（図３の）に該当する最小値と最大値を
テストプログラムにより指定し、スペアセルアレイブロ
ック（図３の）をそれぞれテストする場合は、各
ブロックに該当する最小値と最大値をテストプログラム
により指定してテストを行えばよい。
【００５８】従って、本発明に係る実施の形態の半導体
メモリ装置のテスタは、図３に示したような(2n+α)×
(2n+β)の大きさを有した半導体メモリ装置をテストす
るときに、テストされる半導体メモリ装置の大きさに該
当するアドレスを発生できる。
メモリ装置のテスタは、図３に示したような(2n+α)×
(2n+β)の大きさを有した半導体メモリ装置をテストす
るときに、テストされる半導体メモリ装置の大きさに該
当するアドレスを発生できる。
【００５９】即ち、本発明に係る実施の形態の半導体メ
モリ装置のテスタは、2n単位でない不規則な大きさを有
する半導体メモリ装置をテストするときにも、正確な大
きさのアドレスを発生できる。
モリ装置のテスタは、2n単位でない不規則な大きさを有
する半導体メモリ装置をテストするときにも、正確な大
きさのアドレスを発生できる。
【００６０】上述の実施の形態例においてはテスタの行
及び列アドレス発生回路に対し説明したが、リフレッシ
ュアドレスを発生する場合も本発明のアドレス発生方法
が適用される。
及び列アドレス発生回路に対し説明したが、リフレッシ
ュアドレスを発生する場合も本発明のアドレス発生方法
が適用される。
【００６１】本発明は上述の実施例のみに限定されず、
本発明の思想から外れない範囲内で多様な変更と修正が
可能である。
本発明の思想から外れない範囲内で多様な変更と修正が
可能である。
【００６２】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置のテスト方法及びそのテスタは、半導体メ
モリ装置の大きさが2n単位でなく不規則であっても該当
する大きさのアドレスを正確に発生できる。
体メモリ装置のテスト方法及びそのテスタは、半導体メ
モリ装置の大きさが2n単位でなく不規則であっても該当
する大きさのアドレスを正確に発生できる。
【００６３】従って、テスタの使用者がテストプログラ
ムを再作成しなくてもよいので、テストし易く、且つテ
ストの結果に対する信頼性が向上する。
ムを再作成しなくてもよいので、テストし易く、且つテ
ストの結果に対する信頼性が向上する。
【図１】本発明に係る実施の形態の半導体メモリ装置の
テスタのアドレス発生回路のブロック図である。
テスタのアドレス発生回路のブロック図である。
【図２】図１に示したアドレス発生回路の実施の形態例
を示す回路図である。
を示す回路図である。
【図３】本発明に係る実施の形態の半導体メモリ装置の
テスタのアドレス発生方法を説明するためのメモリブロ
ックを示す図である。
テスタのアドレス発生方法を説明するためのメモリブロ
ックを示す図である。
【図４】一般的な半導体メモリ装置のテスタのブロック
図である。
図である。
【図５】図４に示したテストパターン発生器のブロック
図である。
図である。
【図６】従来の半導体メモリ装置のテスタのアドレス発
生回路のブロック図である。
生回路のブロック図である。
【図７】図６に示したアドレス発生回路の具体例の回路
図である。
図である。
【図８】従来の半導体メモリ装置のテスタのアドレス発
生方法を説明するためのメモリブロックを示す図であ
る。
生方法を説明するためのメモリブロックを示す図であ
る。
Claims (15)
- 【請求項１】 半導体メモリ装置にテストパターンを書
き込み、該書き込まれたテストパターンを読み出して期
待値パターンと比較し、該比較結果から前記半導体メモ
リ装置の不良情報を検出して解析する半導体メモリ装置
のテスタのテスト方法において、 前記半導体メモリ装置へのアドレスの発生が、 前記半導体メモリ装置のテストしようとする大きさに基
づいて最小値及び最大値を設定する段階と、 前記設定された最小値から最大値までを計数する計数段
階と、 前記計数値が最大値になるとキャリ信号を発生する段階
と、 前記キャリ信号が発生されると、前記計数値をリセット
する段階とにより行われることを特徴とする半導体メモ
リ装置のテスタのテスト方法。 - 【請求項２】 前記半導体メモリ装置のテストしようと
する大きさが2n(nは正の整数)単位の規則的な大きさで
あることを特徴とする請求項１に記載の半導体メモリ装
置のテスタのテスト方法。 - 【請求項３】 前記半導体メモリ装置のテストしようと
する大きさが2n(nは正の整数)単位の規則的な大きさで
ないことを特徴とする請求項１に記載の半導体メモリ装
置のテスタのテスト方法。 - 【請求項４】 半導体メモリ装置にアドレス及び該アド
レスに該当するテストパターンを発生するテストパター
ン発生手段と、 前記テストパターン発生手段から発生される期待値パタ
ーンと前記半導体メモリ装置から発生されるデータとを
比較する比較手段と、 前記比較手段の比較結果のデータを貯蔵する不良解析メ
モリと、 前記テストパターン発生手段、比較手段、及び不良解析
メモリを制御するための制御手段とを具備する半導体メ
モリ装置のテスタであって、 前記テストパターン発生手段が、 前記半導体メモリ装置のテストしようとする大きさに対
応するX,Yアドレスのそれぞれの最小値を貯蔵するため
のX,Y最小値アドレス貯蔵手段と、 前記半導体メモリ装置のテストしようとする大きさに対
応するX,Yアドレスのそれぞれの最大値を貯蔵するため
のX,Y最大値アドレス貯蔵手段と、 前記X,Yアドレスの最小値からそれぞれカウントアップ
しながらX,Yアドレスを発生するためのX,Yアドレス計数
手段と、 前記X,Yアドレス計数手段から出力されるX,Yアドレスの
それぞれと前記X,Y最大値アドレス貯蔵手段のそれぞれ
の出力信号とが同一であれば、X,Yキャリ信号をそれぞ
れ発生させて、前記X,Yアドレス計数手段のそれぞれを
リセットするX,Yキャリ信号発生手段とを具備すること
を特徴とする半導体メモリ装置のテスタ。 - 【請求項５】 前記半導体メモリ装置のテストしようと
する大きさが2n(nは正の整数)単位の規則的な大きさで
あることを特徴とする請求項４に記載の半導体メモリ装
置のテスタ。 - 【請求項６】 前記半導体メモリ装置のテストしようと
する大きさが2n(nは正の整数)単位の規則的な大きさで
ないことを特徴とする請求項４に記載の半導体メモリ装
置のテスタ。 - 【請求項７】 前記X,Yキャリ信号発生手段のそれぞれ
は、 前記X,Yアドレス計数手段の出力信号と前記X,Y最大値ア
ドレス貯蔵手段のX,Y最大値のそれぞれのビットデータ
とを否排他的論理和演算するX,Y否排他的論理和演算手
段と、 前記X,Y否排他的論理和演算手段のそれぞれの出力信号
を論理積演算して、X,Yキャリ信号を発生するX,Y論理積
手段とを具備することを特徴とする請求項４に記載の半
導体メモリ装置のテスタ。 - 【請求項８】 半導体メモリ装置にテストパターンを書
き込み、該書き込まれたテストパターンを読み出して期
待値パターンと比較し、該比較結果から前記半導体メモ
リ装置の不良情報を検出して解析する半導体メモリ装置
のテスタにおいて、 前記半導体メモリ装置のテストしようとする大きさに対
応するX,Yアドレスのそれぞれの最小値を貯蔵するため
のX,Y最小値アドレス貯蔵手段と、 前記半導体メモリ装置のテストしようとする大きさに対
応するX,Yアドレスのそれぞれの最大値を貯蔵するため
のX,Y最大値アドレス貯蔵手段と、 前記X,Y最小値からそれぞれカウントアップしながらX,Y
アドレスを発生するためのX,Yアドレス計数手段と、 前記X,Yアドレス計数手段から出力されるX,Yアドレスの
それぞれと前記X,Y最大値アドレス貯蔵手段のそれぞれ
の出力信号とが同一であると、X,Yキャリ信号をそれぞ
れ発生させて、前記X,Yアドレス計数手段のそれぞれを
リセットするX,Yキャリ信号発生手段とを具備すること
を特徴とする半導体メモリ装置のテスタ。 - 【請求項９】 前記半導体メモリ装置のテストしようと
する大きさが2n(nは正の整数)単位の規則的な大きさで
あることを特徴とする請求項８に記載の半導体メモリ装
置のテスタ。 - 【請求項１０】 前記半導体メモリ装置のテストしよう
とする大きさが2n(nは正の整数)単位の規則的な大きさ
でないことを特徴とする請求項８に記載の半導体メモリ
装置のテスタ。 - 【請求項１１】 前記X,Yキャリ信号発生手段のそれぞ
れは、 前記X,Yアドレス計数手段の出力信号と前記X,Y最大値ア
ドレス貯蔵手段のX,Y最大値のそれぞれのビットデータ
とを否排他的論理和演算するX,Y否排他的論理和演算手
段と、 前記X,Y否排他的論理和演算手段のそれぞれの出力信号
をそれぞれ論理積演算して、X,Yキャリ信号をそれぞれ
発生するX,Y論理積演算手段とを具備することを特徴と
する請求項８に記載の半導体メモリ装置のテスタ。 - 【請求項１２】 半導体メモリ装置にテストパターンを
書き込み、該書き込まれたテストパターンを読み出して
期待値パターンと比較し、該比較結果から前記半導体メ
モリ装置の不良情報を検出して解析する半導体メモリ装
置のテスタにおいて、 前記半導体メモリ装置のテストしようとする大きさに対
応するアドレスの最小値を貯蔵するための最小値アドレ
ス貯蔵手段と、 前記半導体メモリ装置のテストしようとする大きさに対
応するアドレスの最大値を貯蔵するための最大値アドレ
ス貯蔵手段と、 前記最小値からカウントアップしながらアドレスを発生
するアドレス計数手段と、 前記アドレス計数手段から出力されるアドレスと前記最
大値アドレス貯蔵手段の出力信号とが同一であれば、キ
ャリ信号を発生させて、前記アドレス計数手段をリセッ
トするためのキャリ信号発生手段とを具備することを特
徴とする半導体メモリ装置のテスタ。 - 【請求項１３】 前記半導体メモリ装置のテストしよう
とする大きさが2n(nは正の整数)単位の規則的な大きさ
であることを特徴とする請求項１２に記載の半導体メモ
リ装置のテスタ。 - 【請求項１４】 前記半導体メモリ装置のテストしよう
とする大きさが2n(nは正の整数)単位の規則的な大きさ
でないことを特徴とする請求項１２に記載の半導体メモ
リ装置のテスタ。 - 【請求項１５】 前記キャリ信号発生手段は、 前記アドレス計数手段の出力信号と前記最大値アドレス
貯蔵手段の最大値のビットデータとを否排他的論理和演
算する否排他的論理和演算手段と、 前記否排他的論理和演算手段の出力信号を論理積演算し
てキャリ信号を発生する論理積演算手段とを具備するこ
とを特徴とする請求項１２に記載の半導体メモリ装置の
テスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990006088A KR100305679B1 (ko) | 1999-02-24 | 1999-02-24 | 반도체 메모리 장치의 테스터의 테스터 방법 및 그 장치 |
| KR99-6088 | 1999-02-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251494A true JP2000251494A (ja) | 2000-09-14 |
Family
ID=19574922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11225718A Pending JP2000251494A (ja) | 1999-02-24 | 1999-08-09 | 半導体メモリ装置のテスタのテスト方法及びその装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6625766B1 (ja) |
| JP (1) | JP2000251494A (ja) |
| KR (1) | KR100305679B1 (ja) |
| TW (1) | TW459239B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3530457B2 (ja) * | 2000-04-07 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | メモリｌｓｉ不良解析装置および解析方法 |
| US6732305B2 (en) * | 2000-10-05 | 2004-05-04 | United Memories, Inc. | Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry |
| US7237156B1 (en) | 2001-08-03 | 2007-06-26 | Netlogic Microsystems, Inc. | Content addressable memory with error detection |
| US7257763B1 (en) | 2001-08-03 | 2007-08-14 | Netlogic Microsystems, Inc. | Content addressable memory with error signaling |
| US7283380B1 (en) | 2001-08-03 | 2007-10-16 | Netlogic Microsystems, Inc. | Content addressable memory with selective error logging |
| US7043673B1 (en) * | 2001-08-03 | 2006-05-09 | Netlogic Microsystems, Inc. | Content addressable memory with priority-biased error detection sequencing |
| JP2003123499A (ja) * | 2001-10-16 | 2003-04-25 | Mitsubishi Electric Corp | 半導体試験装置および半導体装置の試験方法、並びに半導体装置の製造方法 |
| US7301961B1 (en) | 2001-12-27 | 2007-11-27 | Cypress Semiconductor Corportion | Method and apparatus for configuring signal lines according to idle codes |
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| US8990631B1 (en) | 2011-03-03 | 2015-03-24 | Netlogic Microsystems, Inc. | Packet format for error reporting in a content addressable memory |
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| US6137188A (en) * | 1999-05-28 | 2000-10-24 | 3Com Corporation | Method for shared voltage regulation with multiple devices |
-
1999
- 1999-02-24 KR KR1019990006088A patent/KR100305679B1/ko not_active IP Right Cessation
- 1999-08-09 JP JP11225718A patent/JP2000251494A/ja active Pending
-
2000
- 2000-01-17 TW TW089100636A patent/TW459239B/zh not_active IP Right Cessation
- 2000-02-24 US US09/512,158 patent/US6625766B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| TW459239B (en) | 2001-10-11 |
| KR100305679B1 (ko) | 2001-09-26 |
| KR20000056612A (ko) | 2000-09-15 |
| US6625766B1 (en) | 2003-09-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| RD02 | Notification of acceptance of power of attorney |
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|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090826 |
|
| A02 | Decision of refusal |
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