JPH0690266B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0690266B2 JPH0690266B2 JP61264817A JP26481786A JPH0690266B2 JP H0690266 B2 JPH0690266 B2 JP H0690266B2 JP 61264817 A JP61264817 A JP 61264817A JP 26481786 A JP26481786 A JP 26481786A JP H0690266 B2 JPH0690266 B2 JP H0690266B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えば、RAM等の半導体メモリ部を有した
半導体集積回路装置に係わり、特に半導体メモリ部をテ
ストするためのアドレス信号を出力するためのアドレス
信号出力手段に関するものである。
半導体集積回路装置に係わり、特に半導体メモリ部をテ
ストするためのアドレス信号を出力するためのアドレス
信号出力手段に関するものである。
第３図は従来のランダムアクセスメモリ（以下、RAMと
称す）のテスト用補助回路を示す回路図である。第３図
において、１はRAMであり、２はそのライトイネーブル
端子、３はそのチップセレクト端子、４はそのデータ入
力端子、５はそのデータ出力端子、６はそのアドレス端
子である。また７はスキャンパスであり、８はそのモー
ド設定端子、９はそのシフトインデータ端子、10はその
シフトロック端子、12はそのパラレル入力データ端子、
11はスキャンパス７を構成するスキャンレジスタであ
る。
称す）のテスト用補助回路を示す回路図である。第３図
において、１はRAMであり、２はそのライトイネーブル
端子、３はそのチップセレクト端子、４はそのデータ入
力端子、５はそのデータ出力端子、６はそのアドレス端
子である。また７はスキャンパスであり、８はそのモー
ド設定端子、９はそのシフトインデータ端子、10はその
シフトロック端子、12はそのパラレル入力データ端子、
11はスキャンパス７を構成するスキャンレジスタであ
る。
次に動作について説明する。通常動作時は、モード設定
端子８の制御によりスキャンパス７をパラレル動作モー
ドにする。このモードでは、パラレル入力データ端子12
の情報はRAM1のアドレス端子６にそのまま伝わり、RAM1
は、パラレル入力データ端子12に接続された論理回路の
出力情報をアドレスとして所望の通常動作を行う。
端子８の制御によりスキャンパス７をパラレル動作モー
ドにする。このモードでは、パラレル入力データ端子12
の情報はRAM1のアドレス端子６にそのまま伝わり、RAM1
は、パラレル入力データ端子12に接続された論理回路の
出力情報をアドレスとして所望の通常動作を行う。
これに対し、RAM1のテスト時には、モード設定端子８の
制御によりスキャンパス７をシリアル動作モードにす
る。このモードでは、シフトインデータ端子９にアドレ
ス情報を１ビットずつセットし、シフトクロック端子10
にクロックを与えるという動作をくり返す事により、所
望のアドレス情報をスキャンインすると、そのアドレス
情報がRAM1のアドレス端子６に伝わる。つまり、テスト
時には、パラレル入力データ端子12に接続された論理回
路の出力情報とは無関係に、シフトインデータ端子９と
シフトクロック端子10を用いて、テストに必要な任意の
アドレス情報をRAM1に与え、そのテストを行う事ができ
る。
制御によりスキャンパス７をシリアル動作モードにす
る。このモードでは、シフトインデータ端子９にアドレ
ス情報を１ビットずつセットし、シフトクロック端子10
にクロックを与えるという動作をくり返す事により、所
望のアドレス情報をスキャンインすると、そのアドレス
情報がRAM1のアドレス端子６に伝わる。つまり、テスト
時には、パラレル入力データ端子12に接続された論理回
路の出力情報とは無関係に、シフトインデータ端子９と
シフトクロック端子10を用いて、テストに必要な任意の
アドレス情報をRAM1に与え、そのテストを行う事ができ
る。
第３図に示したような半導体集積回路装置のRAMである
半導体メモリ部のテストを行う場合、アドレスのビット
数をｎビットと仮定すると、１つのアドレス設定にｎ回
のスキャンイン動作を行うのが一般的である。この方法
で全アドレスをアクセスするには22×ｎ、即ち（アドレ
スの総数）×（１つのアドレス設定に要するスキャンイ
ン回数）回のスキャンイン動作が必要である。
半導体メモリ部のテストを行う場合、アドレスのビット
数をｎビットと仮定すると、１つのアドレス設定にｎ回
のスキャンイン動作を行うのが一般的である。この方法
で全アドレスをアクセスするには22×ｎ、即ち（アドレ
スの総数）×（１つのアドレス設定に要するスキャンイ
ン回数）回のスキャンイン動作が必要である。
一方、アドレスとして擬似乱数をスキャンインする事
で、全てのアドレスをアクセスするのに要するスキャン
イン動作の回数を減らす事ができる方法がある。この方
法を第４図，第５図，第６図を用いて説明する。
で、全てのアドレスをアクセスするのに要するスキャン
イン動作の回数を減らす事ができる方法がある。この方
法を第４図，第５図，第６図を用いて説明する。
第４図の回路は、リニアフィードバックシフトレジスタ
（以下LFSRと称す）と呼ばれる回路であり、擬似乱数の
発生などに用いられている。第４図において、13はフリ
ップフロップ、14はそのクロック端子、15は排他的論理
和回路である。
（以下LFSRと称す）と呼ばれる回路であり、擬似乱数の
発生などに用いられている。第４図において、13はフリ
ップフロップ、14はそのクロック端子、15は排他的論理
和回路である。
ここでまず第４図の回路の動作を第５図を用いて説明す
る。第４図の回路において、初期状態（クロックサイク
ル＝０）としてQ3＝1,Q2＝0,Q1＝0,Q0＝０が設定されて
いたとすると、クロック端子14にクロックを与える毎に
排他的論理和回路15の演算結果がスキャンインされる。
第５図は、クロックを与える毎のLFSRの内部状態を示し
ており、10進表示を参照すればクロックサイクル毎に乱
数が更新されている事がわかる。第５図において、クロ
ックサイクル15でクロックサイクル０と同じ内容に戻っ
ている。つまり、クロックサイクル15以降はクロックサ
イクル０から14と同じ内容が繰り返されるので真の乱数
ではなく擬似乱数と呼ばれる。
る。第４図の回路において、初期状態（クロックサイク
ル＝０）としてQ3＝1,Q2＝0,Q1＝0,Q0＝０が設定されて
いたとすると、クロック端子14にクロックを与える毎に
排他的論理和回路15の演算結果がスキャンインされる。
第５図は、クロックを与える毎のLFSRの内部状態を示し
ており、10進表示を参照すればクロックサイクル毎に乱
数が更新されている事がわかる。第５図において、クロ
ックサイクル15でクロックサイクル０と同じ内容に戻っ
ている。つまり、クロックサイクル15以降はクロックサ
イクル０から14と同じ内容が繰り返されるので真の乱数
ではなく擬似乱数と呼ばれる。
第４図のようなLFSRにより発生される擬似乱数は、隣り
合う乱数が互いにシフト動作と１ビットデータのスキャ
ンインで作成できるという特徴があり、第３図に示した
ようなスキャンパスに対してスキャンインすれば擬似乱
数を１つのシフトクロックで更新できるという利点があ
る。
合う乱数が互いにシフト動作と１ビットデータのスキャ
ンインで作成できるという特徴があり、第３図に示した
ようなスキャンパスに対してスキャンインすれば擬似乱
数を１つのシフトクロックで更新できるという利点があ
る。
また、この種のLFSRは排他的論理和回路とフリップフロ
ップとの接続を、適切なフィードバック回路を選んで行
う事によって、ｎビットのLFSRでは（2n−１）個の擬似
乱数を繰り返し発生する事ができる。
ップとの接続を、適切なフィードバック回路を選んで行
う事によって、ｎビットのLFSRでは（2n−１）個の擬似
乱数を繰り返し発生する事ができる。
この第４図のLFSRの例では、ｎ＝４ビットであり、第５
図に示すようにQ3＝0,Q2＝0,Q1＝0,Q0＝０以外の15（＝
24−１）個の擬似乱数を繰り返し発生することができ
る。
図に示すようにQ3＝0,Q2＝0,Q1＝0,Q0＝０以外の15（＝
24−１）個の擬似乱数を繰り返し発生することができ
る。
通常、RAMのテストにおいては、全アドレスに対してア
クセスする必要があり、ｎビットのアドレス端子を持つ
RAMに対しては、2n個のアドレスを与えなければならな
い。
クセスする必要があり、ｎビットのアドレス端子を持つ
RAMに対しては、2n個のアドレスを与えなければならな
い。
一方、前述の擬似乱数をアドレスとして用いる場合は、
（2n−１）個のアドレスに対してしかアクセスできない
ので、完全なテストを行う事ができない。第６図は、こ
の擬似乱数の欠点を解決したテスト方法を示した回路図
である。図中１〜12は第３図と同一の部分を示し、14は
第４図と同一の部分を示す。また、16は第４図と同様の
LFSRを示している。この例ではｎビットのLFSRを示して
いる。17は上記欠点を解決するために付加したフリップ
フロップである。
（2n−１）個のアドレスに対してしかアクセスできない
ので、完全なテストを行う事ができない。第６図は、こ
の擬似乱数の欠点を解決したテスト方法を示した回路図
である。図中１〜12は第３図と同一の部分を示し、14は
第４図と同一の部分を示す。また、16は第４図と同様の
LFSRを示している。この例ではｎビットのLFSRを示して
いる。17は上記欠点を解決するために付加したフリップ
フロップである。
第６図において、LFSRが０番地以外の（2n−１）個のア
ドレスを発生するものと仮定すると、RAMのテストを行
う場合、０番地をスキャンパス７に設定する工夫が必要
であり、この目的でフリップフロップ17を付加してい
る。LFSR16に“100…0"、即ち最上位ビットのみ“1",残
りの（ｎ−１）ビットは“0"の値を設定し、フリップフ
ロップ17に“0"を設定した状態を初期状態とすれば、ｎ
個のクロックをクロック端子14に与える事により“00…
0"、即ちｎビットの“0"がスキャンパス７に設定され、
アドレスとして０番地が設定された事になる。以後、ク
ロック端子14にクロックを与える毎にスキャンパス７内
の擬似乱数が更新され、（2n−１）個の擬似乱数がアド
レスとして与えられるので、RAMのテストに必要な2n個
のアドレスを全てRAMに与える事ができる。
ドレスを発生するものと仮定すると、RAMのテストを行
う場合、０番地をスキャンパス７に設定する工夫が必要
であり、この目的でフリップフロップ17を付加してい
る。LFSR16に“100…0"、即ち最上位ビットのみ“1",残
りの（ｎ−１）ビットは“0"の値を設定し、フリップフ
ロップ17に“0"を設定した状態を初期状態とすれば、ｎ
個のクロックをクロック端子14に与える事により“00…
0"、即ちｎビットの“0"がスキャンパス７に設定され、
アドレスとして０番地が設定された事になる。以後、ク
ロック端子14にクロックを与える毎にスキャンパス７内
の擬似乱数が更新され、（2n−１）個の擬似乱数がアド
レスとして与えられるので、RAMのテストに必要な2n個
のアドレスを全てRAMに与える事ができる。
第６図に示した手法を用いた場合、全アドレスをRAMに
与えるには、０番地の設定にｎ個のクロック、その他の
（2n−１）個の番地設定に対して（2n−１）個のクロッ
クを要し、合計（ｎ＋2n−１）個のクロックが必要であ
る。
与えるには、０番地の設定にｎ個のクロック、その他の
（2n−１）個の番地設定に対して（2n−１）個のクロッ
クを要し、合計（ｎ＋2n−１）個のクロックが必要であ
る。
アドレスを順次スキャンインし、全アドレスに対し繰り
返す方法では、先に述べたように全アドレスに対してア
クセスを行うために（2n×ｎ）回のスキャンイン動作が
必要であったが、第６図に示した方法によれば（ｎ＋2n
−１）回のスキャンイン動作で済む。
返す方法では、先に述べたように全アドレスに対してア
クセスを行うために（2n×ｎ）回のスキャンイン動作が
必要であったが、第６図に示した方法によれば（ｎ＋2n
−１）回のスキャンイン動作で済む。
ｎ２に対しては2n×ｎ＞ｎ＋2n−１なので擬似乱数を
アドレスとしてスキャンインするテスト方法はスキャン
イン動作の回数を減少させる事ができ、テスト時間の短
縮を可能とし、半導体装置の製造コストを減少させる事
ができる。
アドレスとしてスキャンインするテスト方法はスキャン
イン動作の回数を減少させる事ができ、テスト時間の短
縮を可能とし、半導体装置の製造コストを減少させる事
ができる。
このように第６図に示した擬似乱数を用いるテスト手法
は従来の手法に比べ短時間でRAMのテストができるとい
う利点がある。
は従来の手法に比べ短時間でRAMのテストができるとい
う利点がある。
しかし、前述の擬似乱数による方法は、RAMのアドレス
一義性のテストには利用する事ができない。
一義性のテストには利用する事ができない。
第７図はRAMのアドレス一義性テストの一例を示すフロ
ーチャートである。このアドレス一義性テストは先ず全
てのアドレスに対しデータ“0"を書込んだ後（ステップ
S1）、アドレスＡ（ｉ）に対し読出しを行い“0"が書か
れていることをテストし、該アドレスＡ（ｉ）に対し
“1"を書込む操作を、ｉ＝0,…,N−１の順に行い（ステ
ップS2〜S5）、アドレスＡ（ｉ）に対し読出しを行い
“1"が書かれていることをテストし、該アドレスＡ
（ｉ）に対し“0"を書込む操作をｉ＝Ｎ−1,…,0の順に
行う（ステップS6〜S9）ものである。但しこの第７図は
Ｎ（通常Ｎ＝2n，但しｎはアドレスのビット数）個のア
ドレスを持つRAMに対するテストフローを示している。
また、ｉ≠ｊの関係にあるi,jに関しＡ（ｉ）≠Ａ
（ｊ）になるようにＡ（ｉ）が選ばれているものとす
る。
ーチャートである。このアドレス一義性テストは先ず全
てのアドレスに対しデータ“0"を書込んだ後（ステップ
S1）、アドレスＡ（ｉ）に対し読出しを行い“0"が書か
れていることをテストし、該アドレスＡ（ｉ）に対し
“1"を書込む操作を、ｉ＝0,…,N−１の順に行い（ステ
ップS2〜S5）、アドレスＡ（ｉ）に対し読出しを行い
“1"が書かれていることをテストし、該アドレスＡ
（ｉ）に対し“0"を書込む操作をｉ＝Ｎ−1,…,0の順に
行う（ステップS6〜S9）ものである。但しこの第７図は
Ｎ（通常Ｎ＝2n，但しｎはアドレスのビット数）個のア
ドレスを持つRAMに対するテストフローを示している。
また、ｉ≠ｊの関係にあるi,jに関しＡ（ｉ）≠Ａ
（ｊ）になるようにＡ（ｉ）が選ばれているものとす
る。
従来のアドレス一義性のテストはＡ（ｉ）＝ｉとなるよ
うにＡ（ｉ）を設定しテストを行っていた。これは一般
にマーチテストと呼ばれるものである。従ってこのテス
トを第３図のような従来の半導体集積回路装置に対して
行おうとすると、１つのアドレスの設定にｎ（但しｎは
アドレスのビット数）回のスキャンイン動作が必要であ
り、第７図のテストフローを完了させるためにはｎ×2n
（全アドレスに“0"書込み）＋ｎ×2n（ｉ＝0,1,…Ｎ−
１の順にアドレスＡ（ｉ）に対して“0"読出し“1"書込
み）＋ｎ×2n（ｉ＝Ｎ−1,N−2,…,0の順にアドレスＡ
（ｉ）に対して“1"読出し“0"書込み）の合計（３（ｎ
×2n））回のスキャン動作を必要とする。
うにＡ（ｉ）を設定しテストを行っていた。これは一般
にマーチテストと呼ばれるものである。従ってこのテス
トを第３図のような従来の半導体集積回路装置に対して
行おうとすると、１つのアドレスの設定にｎ（但しｎは
アドレスのビット数）回のスキャンイン動作が必要であ
り、第７図のテストフローを完了させるためにはｎ×2n
（全アドレスに“0"書込み）＋ｎ×2n（ｉ＝0,1,…Ｎ−
１の順にアドレスＡ（ｉ）に対して“0"読出し“1"書込
み）＋ｎ×2n（ｉ＝Ｎ−1,N−2,…,0の順にアドレスＡ
（ｉ）に対して“1"読出し“0"書込み）の合計（３（ｎ
×2n））回のスキャン動作を必要とする。
ここでＡ（ｉ）＝ｉとせずに、第６図で示した擬似乱数
を用いたテストを行えば、このスキャン動作回数を減ら
す事ができる。この場合、第７図のテストフローを完了
するには、ｎ＋2n−１（全アドレスに“0"書込み）＋ｎ
＋2n−１（ｉ＝0,1,…,N−１の順にアドレスＡ（ｉ）に
対して“0"読出し“1"書込み）＋ｎ＋2n（ｉ＝Ｎ−1,N
−2,…,0の順にアドレスＡ（ｉ）に対して“1"読出し
“0"書込み）の合計｛2n＋（ｎ＋２）・2n−２｝回のス
キャン動作で済む。
を用いたテストを行えば、このスキャン動作回数を減ら
す事ができる。この場合、第７図のテストフローを完了
するには、ｎ＋2n−１（全アドレスに“0"書込み）＋ｎ
＋2n−１（ｉ＝0,1,…,N−１の順にアドレスＡ（ｉ）に
対して“0"読出し“1"書込み）＋ｎ＋2n（ｉ＝Ｎ−1,N
−2,…,0の順にアドレスＡ（ｉ）に対して“1"読出し
“0"書込み）の合計｛2n＋（ｎ＋２）・2n−２｝回のス
キャン動作で済む。
ここで問題となるのは、ｉ＝Ｎ−1,N−2,…,0の順にア
ドレスＡ（ｉ）をアクセスするには、ｉ＝0,1,…,N−１
の順にアドレスＡ（ｉ）をアクセスする時と全く逆のア
ドレス順序になるので、第３図のような１方向のみのス
キャンパスでは逆のアドレス順序で擬似乱数をスキャン
インする事ができず、１つのアドレスにつきｎビットの
スキャンイン動作が必要であり、結果として（ｎ×2n）
回のスキャン動作が必要である。そのため、擬似乱数を
用いる事によるテスト時間短縮などの利点は充分に発揮
できない。
ドレスＡ（ｉ）をアクセスするには、ｉ＝0,1,…,N−１
の順にアドレスＡ（ｉ）をアクセスする時と全く逆のア
ドレス順序になるので、第３図のような１方向のみのス
キャンパスでは逆のアドレス順序で擬似乱数をスキャン
インする事ができず、１つのアドレスにつきｎビットの
スキャンイン動作が必要であり、結果として（ｎ×2n）
回のスキャン動作が必要である。そのため、擬似乱数を
用いる事によるテスト時間短縮などの利点は充分に発揮
できない。
従来の半導体集積回路装置は以上のように構成されてい
るので、RAMのアドレス一義性テストを行う場合、擬似
乱数をアドレスとして用いても、逆のアドレス順序に関
しては全アドレスビット分をスキャンインする必要があ
り、テスト時間の増加を招き、半導体集積回路装置の製
造コストを増大させるという問題があった。
るので、RAMのアドレス一義性テストを行う場合、擬似
乱数をアドレスとして用いても、逆のアドレス順序に関
しては全アドレスビット分をスキャンインする必要があ
り、テスト時間の増加を招き、半導体集積回路装置の製
造コストを増大させるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、例えばRAM等の半導体メモリ部のアドレス一
義性テストを行う場合、擬似乱数をアドレスとして用い
た高速なテストが可能で、テスト時間を減少させる事が
でき、製造コストの安価な半導体集積回路装置を得るこ
とを目的とする。
たもので、例えばRAM等の半導体メモリ部のアドレス一
義性テストを行う場合、擬似乱数をアドレスとして用い
た高速なテストが可能で、テスト時間を減少させる事が
でき、製造コストの安価な半導体集積回路装置を得るこ
とを目的とする。
この発明は、半導体メモリ部にアドレス信号を出力する
ためのアドレス信号出力部を、半導体メモリ部のｎ個の
アドレス入力部に対応して設けられたｎ個のレジスタ部
とを有し、通常モード時は、ｎ個のレジスタ部はそれぞ
れ対応した通常アドレス入力ノードに入力された通常ア
ドレス信号のアドレス情報を対応したアドレス出力ノー
ドに出力し、第１のテストモード時は、ｎ個のレジスタ
部は正方向のスキャンパスを形成し、第１のテストアド
レス入力ノードに入力されたシリアルなテストアドレス
信号を第１のクロック信号に応答してシフトし、それぞ
れのレジスタ部はスキャンインされたテストアドレス情
報を対応したアドレス出力ノードに出力し、第２のテス
トモード時は、ｎ個のレジスタ部は逆方向のスキャンパ
スを形成し、第２のテストアドレス入力ノードに入力さ
れたシリアルなテストアドレス信号を第２のクロック信
号に応答してシフトし、それぞれのレジスタ部はスキャ
ンインされたテストアドレス情報を対応したアドレス出
力ノードに出力するものとしたものである。
ためのアドレス信号出力部を、半導体メモリ部のｎ個の
アドレス入力部に対応して設けられたｎ個のレジスタ部
とを有し、通常モード時は、ｎ個のレジスタ部はそれぞ
れ対応した通常アドレス入力ノードに入力された通常ア
ドレス信号のアドレス情報を対応したアドレス出力ノー
ドに出力し、第１のテストモード時は、ｎ個のレジスタ
部は正方向のスキャンパスを形成し、第１のテストアド
レス入力ノードに入力されたシリアルなテストアドレス
信号を第１のクロック信号に応答してシフトし、それぞ
れのレジスタ部はスキャンインされたテストアドレス情
報を対応したアドレス出力ノードに出力し、第２のテス
トモード時は、ｎ個のレジスタ部は逆方向のスキャンパ
スを形成し、第２のテストアドレス入力ノードに入力さ
れたシリアルなテストアドレス信号を第２のクロック信
号に応答してシフトし、それぞれのレジスタ部はスキャ
ンインされたテストアドレス情報を対応したアドレス出
力ノードに出力するものとしたものである。
［作用］ この発明においては、アドレス信号出力手段が第１のテ
ストモード時に正方向のスキャンパスを形成し、第２の
テストモード時に逆方向のスキャンパスを形成するた
め、第６図に示したような擬似乱数によるアドレス発生
と逆の順序のアドレスを１つのクロックでスキャンイン
し更新する事ができるので、アドレス一義性テストを短
時間で行え、製造コストの安価な半導体集積回路装置を
得ることができる。
ストモード時に正方向のスキャンパスを形成し、第２の
テストモード時に逆方向のスキャンパスを形成するた
め、第６図に示したような擬似乱数によるアドレス発生
と逆の順序のアドレスを１つのクロックでスキャンイン
し更新する事ができるので、アドレス一義性テストを短
時間で行え、製造コストの安価な半導体集積回路装置を
得ることができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体集積回路装置を示
し、図において、１〜6,8〜10,12は第３図と同一の部分
を示す。7aは双方向シフト可能な双方向スキャンパス、
11aはその双方向スキャンレジスタ、18はその逆方向シ
フトインデータ端子、19はその逆方向シフトクロック端
子である。なおこの双方向スキャンパスは各双方向スキ
ャンレジスタ11a間にトランジスタ等の図示しないスイ
ッチ手段が設けられており、シフトインデータを同図の
右方向（正方向）あるいは左方向（逆方向）にシフトさ
れるよう該スイッチ手段により相隣るスキャンレジスタ
間の接続を切換えるように構成されている。
図は本発明の一実施例による半導体集積回路装置を示
し、図において、１〜6,8〜10,12は第３図と同一の部分
を示す。7aは双方向シフト可能な双方向スキャンパス、
11aはその双方向スキャンレジスタ、18はその逆方向シ
フトインデータ端子、19はその逆方向シフトクロック端
子である。なおこの双方向スキャンパスは各双方向スキ
ャンレジスタ11a間にトランジスタ等の図示しないスイ
ッチ手段が設けられており、シフトインデータを同図の
右方向（正方向）あるいは左方向（逆方向）にシフトさ
れるよう該スイッチ手段により相隣るスキャンレジスタ
間の接続を切換えるように構成されている。
また、RAMからなる半導体メモリ部のｎ個のアドレス入
力ノードとなるｎ個のアドレス端子６に対応して設けら
れ、対応したアドレス端子６に接続されて対応したアド
レス端子６にアドレス情報（ｎビットのアドレス信号の
うちの対応したビットの情報）を出力するためのｎ個の
アドレス出力ノードと、これらｎ個のアドレス出力ノー
ドに対応して設けられ、通常モード時にｎビットのパラ
レルな通常アドレス信号の対応した通常アドレス情報が
入力されるｎ個の通常アドレス入力ノードであるｎ個の
パラレル入力データ端子12と、ｎ個のパラレル入力デー
タ端子12及びｎ個のアドレス出力ノードに対応して設け
られたｎ個のレジスタ部である双方向スキャンレジスタ
11aを有する双方向スキャンパス7aと、通常モードと第
１及び第２のテストモードのいずれかのモードを設定す
るための信号が入力されるモード設定ノード８と、第１
のテストモード時にシリアルなテストアドレス信号が入
力される第１のテストアドレス入力ノードとなるシフト
データイン端子９と、第１のテストモード時に第１のク
ロック信号が入力される第１のクロック入力ノードとな
るシフトクロック端子10と、第２のテストモード時にシ
リアルなテストアドレス信号が入力される第２のテスト
アドレス入力ノードとなる逆方向シフトデータイン端子
18と、第２のテストモード時に第２のクロック信号が入
力される第２のクロック入力ノードとなる逆方向シフト
クロック端子19とによって、通常モード時にｎ個のパラ
レル入力データ端子12に入力されたｎビットのパラレル
な通常アドレス信号をRAM1のｎ個のアドレス端子６にｎ
ビットの通常アドレス信号として伝達し、第１のテスト
モード時にシフトデータイン端子９に入力されたシリア
ルなテストアドレス信号をRAM1のｎ個のアドレス端子６
にｎビットのパラレルなテストアドレス信号として出力
し、第２のテストモード時に逆方向シフトデータイン端
子18に入力されたシリアルなテストアドレス信号をRAM1
のｎ個のアドレス端子６にｎビットのパラレルなテスト
アドレス信号として出力するアドレス信号出力手段を構
成しているものである。
力ノードとなるｎ個のアドレス端子６に対応して設けら
れ、対応したアドレス端子６に接続されて対応したアド
レス端子６にアドレス情報（ｎビットのアドレス信号の
うちの対応したビットの情報）を出力するためのｎ個の
アドレス出力ノードと、これらｎ個のアドレス出力ノー
ドに対応して設けられ、通常モード時にｎビットのパラ
レルな通常アドレス信号の対応した通常アドレス情報が
入力されるｎ個の通常アドレス入力ノードであるｎ個の
パラレル入力データ端子12と、ｎ個のパラレル入力デー
タ端子12及びｎ個のアドレス出力ノードに対応して設け
られたｎ個のレジスタ部である双方向スキャンレジスタ
11aを有する双方向スキャンパス7aと、通常モードと第
１及び第２のテストモードのいずれかのモードを設定す
るための信号が入力されるモード設定ノード８と、第１
のテストモード時にシリアルなテストアドレス信号が入
力される第１のテストアドレス入力ノードとなるシフト
データイン端子９と、第１のテストモード時に第１のク
ロック信号が入力される第１のクロック入力ノードとな
るシフトクロック端子10と、第２のテストモード時にシ
リアルなテストアドレス信号が入力される第２のテスト
アドレス入力ノードとなる逆方向シフトデータイン端子
18と、第２のテストモード時に第２のクロック信号が入
力される第２のクロック入力ノードとなる逆方向シフト
クロック端子19とによって、通常モード時にｎ個のパラ
レル入力データ端子12に入力されたｎビットのパラレル
な通常アドレス信号をRAM1のｎ個のアドレス端子６にｎ
ビットの通常アドレス信号として伝達し、第１のテスト
モード時にシフトデータイン端子９に入力されたシリア
ルなテストアドレス信号をRAM1のｎ個のアドレス端子６
にｎビットのパラレルなテストアドレス信号として出力
し、第２のテストモード時に逆方向シフトデータイン端
子18に入力されたシリアルなテストアドレス信号をRAM1
のｎ個のアドレス端子６にｎビットのパラレルなテスト
アドレス信号として出力するアドレス信号出力手段を構
成しているものである。
次に第１図に示した半導体集積回路装置の動作、特にRA
M1のアドレス端子６にアドレス信号を与える動作につい
て説明する。
M1のアドレス端子６にアドレス信号を与える動作につい
て説明する。
第１図の半導体集積回路装置は、従来例として示した第
３図の半導体集積回路装置におけるアドレス信号出力手
段を改良したものであり、シフトインデータ端子９に与
えられた情報をシフトクロック端子10に与えられるクロ
ックに同期してスキャンインする事ができるのは第３図
に示した半導体集積回路装置のアドレス信号出力手段と
同じである。この第１図に示した半導体集積回路装置の
アドレス信号出力手段は、逆方向シフトインデータ端子
18に与えられた情報を逆方向シフトクロック端子19に与
えられるクロックに同期してスキャンインする事がで
き、双方向シフト可能なスキャンパスとなっている。
３図の半導体集積回路装置におけるアドレス信号出力手
段を改良したものであり、シフトインデータ端子９に与
えられた情報をシフトクロック端子10に与えられるクロ
ックに同期してスキャンインする事ができるのは第３図
に示した半導体集積回路装置のアドレス信号出力手段と
同じである。この第１図に示した半導体集積回路装置の
アドレス信号出力手段は、逆方向シフトインデータ端子
18に与えられた情報を逆方向シフトクロック端子19に与
えられるクロックに同期してスキャンインする事がで
き、双方向シフト可能なスキャンパスとなっている。
前述のように擬似乱数をアドレスとして用い、アドレス
一義性テストを行う場合、逆の順序のアドレスを１つの
クロックで更新できれば短時間でテストが行えるので、
双方向シフト可能なスキャンパスを用いる事でこれを実
現できる。この事を第５図を用いて説明する。
一義性テストを行う場合、逆の順序のアドレスを１つの
クロックで更新できれば短時間でテストが行えるので、
双方向シフト可能なスキャンパスを用いる事でこれを実
現できる。この事を第５図を用いて説明する。
第５図において、例えばクロックサイクル１に着目し、
スキャンパス内にこの値、つまり“1100"（２進）が設
定されていたとすると、シフトインデータ端子９に“1"
を設定し、シフトクロック端子10に１つのクロックを与
える事でクロックサイクル２の状態（1110（２進））に
移行する事ができ、また、逆方向シフトインデータ端子
18に“0"を設定し、逆方向シフトクロック端子19に１つ
のクロックを与える事でクロックサイクル０の状態（10
00（２進））に移行する事ができる。この事は１つのク
ロックで、擬似乱数アドレスを通常の順とその逆の順の
どちらにでも更新できる事を意味し、第７図に示したよ
うなアドレス一義性テストを短時間で行う事ができる。
この場合、第７図のテストフローを完了するにはｎ＋2n
−１（全アドレスに“0"書込み）＋ｎ＋2n−１（ｉ＝0,
1,…,N−１の順にアドレスＡ（ｉ）に対して“0"読出し
“1"書込み）＋ｎ＋2n−１（ｉ＝Ｎ−1,N−2,…,0の順
にアドレスＡ（ｉ）に対し“1"読出し“0"書込み）、の
合計３×（ｎ＋2n−１）回のスキャンイン動作で済ませ
ることができる。
スキャンパス内にこの値、つまり“1100"（２進）が設
定されていたとすると、シフトインデータ端子９に“1"
を設定し、シフトクロック端子10に１つのクロックを与
える事でクロックサイクル２の状態（1110（２進））に
移行する事ができ、また、逆方向シフトインデータ端子
18に“0"を設定し、逆方向シフトクロック端子19に１つ
のクロックを与える事でクロックサイクル０の状態（10
00（２進））に移行する事ができる。この事は１つのク
ロックで、擬似乱数アドレスを通常の順とその逆の順の
どちらにでも更新できる事を意味し、第７図に示したよ
うなアドレス一義性テストを短時間で行う事ができる。
この場合、第７図のテストフローを完了するにはｎ＋2n
−１（全アドレスに“0"書込み）＋ｎ＋2n−１（ｉ＝0,
1,…,N−１の順にアドレスＡ（ｉ）に対して“0"読出し
“1"書込み）＋ｎ＋2n−１（ｉ＝Ｎ−1,N−2,…,0の順
にアドレスＡ（ｉ）に対し“1"読出し“0"書込み）、の
合計３×（ｎ＋2n−１）回のスキャンイン動作で済ませ
ることができる。
従来の第３図に示した半導体集積回路装置のアドレス信
号出力手段では、少なくとも｛2n＋（ｎ＋２）・2n−
２｝回のスキャン動作が必要であった。
号出力手段では、少なくとも｛2n＋（ｎ＋２）・2n−
２｝回のスキャン動作が必要であった。
ｎ＞１に対しては、 2n＋（ｎ＋２）・2n−２＞2n＋３×（2n−１）であり、
通常のRAM1のアドレス端子６の数ｎはｎ＞１であるか
ら、第１図に示した半導体集積回路装置のアドレス信号
出力手段の回路を用いればスキャンイン動作の回数が少
なく、短時間でアドレス一義性テストを行う事ができ、
RAMのテスト時間を減少させ製造コストの安価な半導体
集積回路装置を得ることができる。
通常のRAM1のアドレス端子６の数ｎはｎ＞１であるか
ら、第１図に示した半導体集積回路装置のアドレス信号
出力手段の回路を用いればスキャンイン動作の回数が少
なく、短時間でアドレス一義性テストを行う事ができ、
RAMのテスト時間を減少させ製造コストの安価な半導体
集積回路装置を得ることができる。
また、第２図は、第１図の逆方向シフトインデータ端子
18をシフトインデータ端子９と共通に接続したものであ
り、その他の符号は同一部分を示している。第２図の構
成とすれば、第１図と同様の効果の他に外部端子数を減
少させ半導体装置の製造コストを一層減少できる効果が
ある。
18をシフトインデータ端子９と共通に接続したものであ
り、その他の符号は同一部分を示している。第２図の構
成とすれば、第１図と同様の効果の他に外部端子数を減
少させ半導体装置の製造コストを一層減少できる効果が
ある。
また、上記実施例ではRAM1及びRAM1への通常アドレス信
号をパラレル入力データ端子12に与える論理回路を内蔵
した半導体集積回路装置について説明したが、これに限
られるものではなく、通常のRAM、つまり、通常アドレ
ス信号を集積回路装置外部から与えられる半導体集積回
路装置にも適用でき、上記実施例と同様の効果を奏す
る。即ち、通常のRAMに本発明のテスト用回路を内蔵す
ることによりテスト時５本あるいは４本のピンだけでア
ドレスを入力できるので、本来のアドレス入力ピンにア
ドレス入力する場合に比し少ないピン数でアドレスを入
力でき、テスタに同時に接続できるRAMの個数を大幅に
増大できるので、テストコスト，時間を大幅に低減で
き、これにより安価なRAMを得ることができる。
号をパラレル入力データ端子12に与える論理回路を内蔵
した半導体集積回路装置について説明したが、これに限
られるものではなく、通常のRAM、つまり、通常アドレ
ス信号を集積回路装置外部から与えられる半導体集積回
路装置にも適用でき、上記実施例と同様の効果を奏す
る。即ち、通常のRAMに本発明のテスト用回路を内蔵す
ることによりテスト時５本あるいは４本のピンだけでア
ドレスを入力できるので、本来のアドレス入力ピンにア
ドレス入力する場合に比し少ないピン数でアドレスを入
力でき、テスタに同時に接続できるRAMの個数を大幅に
増大できるので、テストコスト，時間を大幅に低減で
き、これにより安価なRAMを得ることができる。
〔発明の効果〕 以上のように、この発明は、アドレス信号出力手段が、
通常動作時に、通常アドレス入力ノードに入力された通
常アドレス信号を半導体メモリ部のアドレス入力部に伝
達し、第１のテストモード時に正方向のスキャンパスを
形成して第１のクロック信号に応答して第１のテストア
ドレス入力ノードから入力されたシリアルなテストアド
レス信号をパラレルに半導体メモリ部のアドレス入力部
に出力し、第２のテストモード時に逆方向のスキャンパ
スを形成して第２のクロック信号に応答して第２のテス
トアドレス入力ノードから入力されたシリアルなテスト
アドレス信号をパラレルに半導体メモリ部のアドレス入
力部に出力するので、半導体メモリ部のテストを短時間
に行えるという効果がある。
通常動作時に、通常アドレス入力ノードに入力された通
常アドレス信号を半導体メモリ部のアドレス入力部に伝
達し、第１のテストモード時に正方向のスキャンパスを
形成して第１のクロック信号に応答して第１のテストア
ドレス入力ノードから入力されたシリアルなテストアド
レス信号をパラレルに半導体メモリ部のアドレス入力部
に出力し、第２のテストモード時に逆方向のスキャンパ
スを形成して第２のクロック信号に応答して第２のテス
トアドレス入力ノードから入力されたシリアルなテスト
アドレス信号をパラレルに半導体メモリ部のアドレス入
力部に出力するので、半導体メモリ部のテストを短時間
に行えるという効果がある。
第１図はこの発明の一実施例によるRAMテスト用補助回
路を示す図、第２図はこの発明の他の実施例によるRAM
テスト用補助回路を示す図、第３図は従来のRAMテスト
用補助回路を示す図、第４図はLFSR（リニアフィードバ
ックシフトレジスタ）の回路例を示す図、第５図は第４
図の回路の動作内部状態を示す図、第６図はLFSRにより
発生される擬似乱数をRAMテスト用補助回路にスキャン
インする場合の構成図、第７図はアドレス一義性テスト
の一例を示すフローチャート図である。 図において、１はRAM、２はライトイネーブル端子、３
はチップセレクト端子、４はデータ入力端子、５はデー
タ種端子、６はアドレス端子、７はスキャンパス、８は
モード指定端子、９はシフトインデータ端子、10はシフ
トクロック端子、11はスキャンレジスタ、12はパラレル
入力データ端子、13はフリップフロップ、14はクロック
端子、15は排他的論理和回路、16はｎビットLFSR、17は
フリップフロップ、18は逆方向シフトインデータ端子、
19は逆方向シフトインデータ端子、7aは双方向スキャン
パス、11aは双方向スキャンレジスタである。 なお図中同一符号は同一又は相当部分を示す。
路を示す図、第２図はこの発明の他の実施例によるRAM
テスト用補助回路を示す図、第３図は従来のRAMテスト
用補助回路を示す図、第４図はLFSR（リニアフィードバ
ックシフトレジスタ）の回路例を示す図、第５図は第４
図の回路の動作内部状態を示す図、第６図はLFSRにより
発生される擬似乱数をRAMテスト用補助回路にスキャン
インする場合の構成図、第７図はアドレス一義性テスト
の一例を示すフローチャート図である。 図において、１はRAM、２はライトイネーブル端子、３
はチップセレクト端子、４はデータ入力端子、５はデー
タ種端子、６はアドレス端子、７はスキャンパス、８は
モード指定端子、９はシフトインデータ端子、10はシフ
トクロック端子、11はスキャンレジスタ、12はパラレル
入力データ端子、13はフリップフロップ、14はクロック
端子、15は排他的論理和回路、16はｎビットLFSR、17は
フリップフロップ、18は逆方向シフトインデータ端子、
19は逆方向シフトインデータ端子、7aは双方向スキャン
パス、11aは双方向スキャンレジスタである。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】それぞれが記憶情報を記憶する複数の記憶
素子と、それぞれがｎビツトのアドレス信号のうちの対
応したビットのアドレス情報が入力されるｎ個のアドレ
ス入力ノードとを有し、上記ｎ個のアドレス入力ノード
に入力されたｎビットのアドレス信号によって上記記憶
素子が選択される半導体メモリ部と、 上記ｎ個のアドレス入力ノードに対応して設けられ、対
応したアドレス入力ノードにアドレス情報を出力するた
めのｎ個のアドレス出力ノードと、これらｎ個のアドレ
ス出力ノードに対応して設けられたｎ個の通常アドレス
入力ノードと、テストアドレス信号が入力される第１及
び第２のテストアドレス入力ノードと、上記ｎ個の通常
アドレス入力ノード及び上記ｎ個のアドレス出力ノード
に対応して設けられたｎ個のレジスタ部とを有し、 通常モード時は、ｎ個のレジスタ部はそれぞれ対応した
通常アドレス入力ノードに入力された通常アドレス信号
のアドレス情報を対応したアドレス出力ノードに出力
し、 第１のテストモード時は、ｎ個のレジスタ部は正方向の
スキャンパスを形成し、第１のテストアドレス入力ノー
ドに入力されたシリアルなテストアドレス信号を第１の
クロック信号に応答してシフトし、それぞれのレジスタ
部はスキャンインされたテストアドレス情報を対応した
アドレス出力ノードに出力し、 第２のテストモード時は、ｎ個のレジスタ部は逆方向の
スキャンパスを形成し、第２のテストアドレス入力ノー
ドに入力されたシリアルなテストアドレス信号を第２の
クロック信号に応答してシフトし、それぞれのレジスタ
部はスキャンインされたテストアドレス情報を対応した
アドレス出力ノードに出力するアドレス信号出力手段を
備えた半導体集積回路装置。 - 【請求項２】第１のテストアドレス入力ノードと、第２
のテストアドレス入力ノードとは、共通接続されている
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264817A JPH0690266B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61264817A JPH0690266B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63117276A JPS63117276A (ja) | 1988-05-21 |
| JPH0690266B2 true JPH0690266B2 (ja) | 1994-11-14 |
Family
ID=17408620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61264817A Expired - Lifetime JPH0690266B2 (ja) | 1986-11-05 | 1986-11-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690266B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0481097B1 (en) * | 1990-09-15 | 1995-06-14 | International Business Machines Corporation | Method and apparatus for testing a VLSI device |
| JPH097394A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ダイナミックｂｔ可能な半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5930073A (ja) * | 1982-08-12 | 1984-02-17 | Fujitsu Ltd | 双方向シフトレジスタ型論理回路診断方式 |
| JPS60262247A (ja) * | 1984-06-07 | 1985-12-25 | Fujitsu Ltd | 双方向シフト、スキヤン方式 |
-
1986
- 1986-11-05 JP JP61264817A patent/JPH0690266B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63117276A (ja) | 1988-05-21 |
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