JP3099774B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はメモリと論理回路よ
り構成される半導体集積回路のメモリテストに関する。
り構成される半導体集積回路のメモリテストに関する。
【０００２】
【従来の技術】近年、半導体プロセスの微細化に伴い、
さまざまな機能を持つ論理回路およびメモリを１チップ
に集積した大規模な半導体集積回路が開発されている。
大規模な半導体集積回路では、テストに要する時間を短
縮させるため、テスト容易化のための各種テスト方式を
用いている。テスト容易化のためのテスト方式の一例と
して、スキャン方式がある。スキャン方式では、論理回
路内のフリップフロップをスキャンフリップフロップで
構成し、各スキャンフリッププロップにデータを順にシ
フトさせるためのスキャンチェーンを備える。スキャン
チェーンを用いることにより、任意のデータを各スキャ
ンフリップフロップへ書き込むことができると共に、ス
キャンチェーンから各スキャンフリップフロップのデー
タを読み出すことができ、論理回路のテストを容易にす
る。
さまざまな機能を持つ論理回路およびメモリを１チップ
に集積した大規模な半導体集積回路が開発されている。
大規模な半導体集積回路では、テストに要する時間を短
縮させるため、テスト容易化のための各種テスト方式を
用いている。テスト容易化のためのテスト方式の一例と
して、スキャン方式がある。スキャン方式では、論理回
路内のフリップフロップをスキャンフリップフロップで
構成し、各スキャンフリッププロップにデータを順にシ
フトさせるためのスキャンチェーンを備える。スキャン
チェーンを用いることにより、任意のデータを各スキャ
ンフリップフロップへ書き込むことができると共に、ス
キャンチェーンから各スキャンフリップフロップのデー
タを読み出すことができ、論理回路のテストを容易にす
る。
【０００３】また、スキャン方式は論理回路のテストに
加えて、メモリのテストにも用いられる。通常、メモリ
テストは特定のパターンの書き込みおよび読み出しによ
り行われる。スキャン方式でメモリテストを行う場合、
メモリ周辺のレジスタにスキャンチェーンを備え、スキ
ャンチェーンを用いて書き込みおよび読み出しを行う。
スキャンチェーンを論理回路と共通化すれば、メモリテ
スト用の端子追加を必要としない。しかし、スキャンチ
ェーンを論理回路と共通化した場合、スキャンチェーン
の長さを増大させる。スキャン方式でメモリテストを行
う場合、１回のメモリアクセスに最大スキャンチェーン
の長さ分のシフトを必要とするため、テストに要する時
間が遅くなるという問題がある。特に、大規模なメモリ
のテストを行う場合、テストに要するメモリアクセス回
数は膨大であり、１回のメモリアクセスに必要なシフト
数を少なくする必要がある。
加えて、メモリのテストにも用いられる。通常、メモリ
テストは特定のパターンの書き込みおよび読み出しによ
り行われる。スキャン方式でメモリテストを行う場合、
メモリ周辺のレジスタにスキャンチェーンを備え、スキ
ャンチェーンを用いて書き込みおよび読み出しを行う。
スキャンチェーンを論理回路と共通化すれば、メモリテ
スト用の端子追加を必要としない。しかし、スキャンチ
ェーンを論理回路と共通化した場合、スキャンチェーン
の長さを増大させる。スキャン方式でメモリテストを行
う場合、１回のメモリアクセスに最大スキャンチェーン
の長さ分のシフトを必要とするため、テストに要する時
間が遅くなるという問題がある。特に、大規模なメモリ
のテストを行う場合、テストに要するメモリアクセス回
数は膨大であり、１回のメモリアクセスに必要なシフト
数を少なくする必要がある。
【０００４】スキャンチェーンを論理回路と共通化した
従来のスキャン方式によるメモリテストに一例として、
特開昭５６−１６８２７０号公報の論理装置がある。上
記した従来例では、スキャンチェーンの先頭にメモリの
アドレスおよびデータ入力を格納するレジスタを配置
し、スキャンチェーンの最後にメモリのデータ出力を格
納するレジスタを配置する。これにより、論理回路と共
通化した長いスキャンチェーンでも、少ないシフト数で
メモリアクセスを行うことができる。
従来のスキャン方式によるメモリテストに一例として、
特開昭５６−１６８２７０号公報の論理装置がある。上
記した従来例では、スキャンチェーンの先頭にメモリの
アドレスおよびデータ入力を格納するレジスタを配置
し、スキャンチェーンの最後にメモリのデータ出力を格
納するレジスタを配置する。これにより、論理回路と共
通化した長いスキャンチェーンでも、少ないシフト数で
メモリアクセスを行うことができる。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、例えば、メモリへの書き込み時、アドレ
スおよびデータ入力を指定するために、少なくともアド
レスのビット数にデータ入力のビット数を加えた値のシ
フトを必要とする。大規模なメモリのテストを行う場
合、１回のメモリアクセスに必要なシフト数を最小限に
することが望ましい。
うな構成では、例えば、メモリへの書き込み時、アドレ
スおよびデータ入力を指定するために、少なくともアド
レスのビット数にデータ入力のビット数を加えた値のシ
フトを必要とする。大規模なメモリのテストを行う場
合、１回のメモリアクセスに必要なシフト数を最小限に
することが望ましい。
【０００６】そこで、本発明は、メモリのアドレスとデ
ータ入出力を格納するレジスタを別のスキャンチェーン
とすることにより、少ないシフト数でメモリアクセスを
行うことができる点に新たに着目して得られたものであ
る。
ータ入出力を格納するレジスタを別のスキャンチェーン
とすることにより、少ないシフト数でメモリアクセスを
行うことができる点に新たに着目して得られたものであ
る。
【０００７】また、本発明は、メモリのアドレスとデー
タ入出力のビット数が異なる場合、ビット数の大きい方
を分割して、それぞれにスキャンチェーンを備えるが、
分割後のレジスタのビット数を小さい方のビット数以下
とすることにより、さらに少ないシフト数でメモリアク
セスを行うことができる点に新たに着目して得られたも
のである。
タ入出力のビット数が異なる場合、ビット数の大きい方
を分割して、それぞれにスキャンチェーンを備えるが、
分割後のレジスタのビット数を小さい方のビット数以下
とすることにより、さらに少ないシフト数でメモリアク
セスを行うことができる点に新たに着目して得られたも
のである。
【０００８】従って本発明は上記問題点に鑑み、その目
的は、メモリテスト用の入出力端子を追加することな
く、効率良いメモリテストを実現する半導体集積回路を
提供することにある。
的は、メモリテスト用の入出力端子を追加することな
く、効率良いメモリテストを実現する半導体集積回路を
提供することにある。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに、請求項１に係わる本発明の半導体集積回路は、メ
モリと第１の論理回路と第２の論理回路を含む半導体集
積回路において、メモリのアドレスを格納するレジスタ
とメモリのデータ入力を格納するレジスタとメモリのデ
ータ出力を格納するレジスタと第１の論理回路と第２の
論理回路内の少なくとも一部のレジスタはスキャンフリ
ップフロップで構成され、スキャンフリップフロップ
に、メモリのアドレスを格納するレジスタ、第１の論理
回路内のレジスタの順にデータをシフトする第１のスキ
ャンチェーンと、メモリのデータ入力を格納するレジス
タ、第２の論理回路内のレジスタ、メモリのデータ出力
を格納するレジスタの順にデータをシフトする第２のス
キャンチェーンを備えたものである。
めに、請求項１に係わる本発明の半導体集積回路は、メ
モリと第１の論理回路と第２の論理回路を含む半導体集
積回路において、メモリのアドレスを格納するレジスタ
とメモリのデータ入力を格納するレジスタとメモリのデ
ータ出力を格納するレジスタと第１の論理回路と第２の
論理回路内の少なくとも一部のレジスタはスキャンフリ
ップフロップで構成され、スキャンフリップフロップ
に、メモリのアドレスを格納するレジスタ、第１の論理
回路内のレジスタの順にデータをシフトする第１のスキ
ャンチェーンと、メモリのデータ入力を格納するレジス
タ、第２の論理回路内のレジスタ、メモリのデータ出力
を格納するレジスタの順にデータをシフトする第２のス
キャンチェーンを備えたものである。
【００１０】また、請求項２に係わる本発明の半導体集
積回路は、メモリと第１の論理回路と第２の論理回路を
含む半導体集積回路において、メモリのアドレスを格納
するレジスタとメモリのデータ入力を格納するレジスタ
とメモリのデータ出力を格納するレジスタと第１の論理
回路と第２の論理回路内の少なくとも一部のレジスタは
スキャンフリップフロップで構成され、スキャンフリッ
プフロップに、メモリのデータ入力を格納するレジス
タ、第１の論理回路内のレジスタの順にデータをシフト
する第１のスキャンチェーンと、メモリのアドレスを格
納するレジスタ、第２の論理回路内のレジスタ、メモリ
のデータ出力を格納するレジスタの順にデータをシフト
する第２のスキャンチェーンを備えたものである。
積回路は、メモリと第１の論理回路と第２の論理回路を
含む半導体集積回路において、メモリのアドレスを格納
するレジスタとメモリのデータ入力を格納するレジスタ
とメモリのデータ出力を格納するレジスタと第１の論理
回路と第２の論理回路内の少なくとも一部のレジスタは
スキャンフリップフロップで構成され、スキャンフリッ
プフロップに、メモリのデータ入力を格納するレジス
タ、第１の論理回路内のレジスタの順にデータをシフト
する第１のスキャンチェーンと、メモリのアドレスを格
納するレジスタ、第２の論理回路内のレジスタ、メモリ
のデータ出力を格納するレジスタの順にデータをシフト
する第２のスキャンチェーンを備えたものである。
【００１１】さらに、請求項３に係わる本発明の半導体
集積回路は、メモリと論理回路を含む半導体集積回路に
おいて、メモリのアドレスを格納するレジスタとメモリ
のデータ入力を格納するレジスタとメモリのデータ出力
を格納するレジスタと複数の論理回路内の少なくとも一
部のレジスタはスキャンフリップフロップで構成され、
メモリのアドレスとデータのビット幅をそれぞれNA、ND
（NA、NDは正数）とすると、NA≧NDの場合、スキャンフ
リップフロップに、メモリのアドレスを格納するレジス
タの一部であるNDビット以下のレジスタ、論理回路内の
レジスタの少なくとも一部のレジスタの順にデータをシ
フトする複数のアドレス用スキャンチェーンと、メモリ
のデータ入力を格納するレジスタ、論理回路内のレジス
タの少なくとも一部のレジスタの順にデータをシフトす
るデータ入力用スキャンチェーンを備え、NA≦NDの場
合、スキャンフリップフロップに、メモリのアドレスを
格納するレジスタ、論理回路内のレジスタの少なくとも
一部のレジスタの順にデータをシフトするアドレス用ス
キャンチェーンと、メモリのデータ入力を格納するレジ
スタの一部であるNAビット以下のレジスタ、論理回路内
のレジスタの少なくとも一部のレジスタの順にデータを
シフトする複数のデータ入力用スキャンチェーンを備え
たものである。
集積回路は、メモリと論理回路を含む半導体集積回路に
おいて、メモリのアドレスを格納するレジスタとメモリ
のデータ入力を格納するレジスタとメモリのデータ出力
を格納するレジスタと複数の論理回路内の少なくとも一
部のレジスタはスキャンフリップフロップで構成され、
メモリのアドレスとデータのビット幅をそれぞれNA、ND
（NA、NDは正数）とすると、NA≧NDの場合、スキャンフ
リップフロップに、メモリのアドレスを格納するレジス
タの一部であるNDビット以下のレジスタ、論理回路内の
レジスタの少なくとも一部のレジスタの順にデータをシ
フトする複数のアドレス用スキャンチェーンと、メモリ
のデータ入力を格納するレジスタ、論理回路内のレジス
タの少なくとも一部のレジスタの順にデータをシフトす
るデータ入力用スキャンチェーンを備え、NA≦NDの場
合、スキャンフリップフロップに、メモリのアドレスを
格納するレジスタ、論理回路内のレジスタの少なくとも
一部のレジスタの順にデータをシフトするアドレス用ス
キャンチェーンと、メモリのデータ入力を格納するレジ
スタの一部であるNAビット以下のレジスタ、論理回路内
のレジスタの少なくとも一部のレジスタの順にデータを
シフトする複数のデータ入力用スキャンチェーンを備え
たものである。
【００１２】さらに、請求項４に係わる本発明の半導体
集積回路は、NA≧NDの場合、前記複数のアドレス用スキ
ャンチェーンまたは前記データ入力用スキャンチェーン
のいずれかの出力に、前記メモリのデータ出力を格納す
るレジスタより構成されるデータ出力用スキャンチェー
ンを接続し、NA≦NDの場合、前記アドレス用スキャンチ
ェーンまたは前記複数のデータ入力用スキャンチェーン
のうち少なくとも一部の出力に、前記メモリのデータ出
力を格納するレジスタの一部であるNAビット以下のレジ
スタより構成されるデータ出力用スキャンチェーンを接
続することが望ましい。
集積回路は、NA≧NDの場合、前記複数のアドレス用スキ
ャンチェーンまたは前記データ入力用スキャンチェーン
のいずれかの出力に、前記メモリのデータ出力を格納す
るレジスタより構成されるデータ出力用スキャンチェー
ンを接続し、NA≦NDの場合、前記アドレス用スキャンチ
ェーンまたは前記複数のデータ入力用スキャンチェーン
のうち少なくとも一部の出力に、前記メモリのデータ出
力を格納するレジスタの一部であるNAビット以下のレジ
スタより構成されるデータ出力用スキャンチェーンを接
続することが望ましい。
【００１３】請求項１又は請求項２に係わる本発明は上
記した構成によって、アドレスとデータ入力を別のスキ
ャンチェーンにするため、１本のスキャンチェーン当た
りのメモリに関連するレジスタ数を削減することがで
き、メモリアクセスに必要なシフト数を削減することが
できる。
記した構成によって、アドレスとデータ入力を別のスキ
ャンチェーンにするため、１本のスキャンチェーン当た
りのメモリに関連するレジスタ数を削減することがで
き、メモリアクセスに必要なシフト数を削減することが
できる。
【００１４】上記構成により書き込みを行う場合、アド
レスとデータ入力を別のスキャンチェーンを用いてそれ
ぞれ設定し、メモリアクセスを行うが、１回のメモリア
クセスに必要なシフト数は少なくともアドレスとデータ
入力を設定するためのシフト数、すなわち、アドレスと
データ入力のうちビット数の大きい方のビット数分のシ
フト数を必要とする。したがって、アドレスとデータ入
力のビット数の差が大きい場合、ビット数の小さい方を
少ないシフト数で設定できるのにかかわらず、１回のメ
モリアクセスに必要なシフト数は少なくともビット数の
大きい方のビット数分のシフト数となるため、効率の悪
いメモリアクセスとなる。
レスとデータ入力を別のスキャンチェーンを用いてそれ
ぞれ設定し、メモリアクセスを行うが、１回のメモリア
クセスに必要なシフト数は少なくともアドレスとデータ
入力を設定するためのシフト数、すなわち、アドレスと
データ入力のうちビット数の大きい方のビット数分のシ
フト数を必要とする。したがって、アドレスとデータ入
力のビット数の差が大きい場合、ビット数の小さい方を
少ないシフト数で設定できるのにかかわらず、１回のメ
モリアクセスに必要なシフト数は少なくともビット数の
大きい方のビット数分のシフト数となるため、効率の悪
いメモリアクセスとなる。
【００１５】そこで、請求項３に係わる本発明は上記し
た構成によって、ビット数の大きい方を分割することに
より、メモリアクセスに必要なシフト数をさらに削減す
ると共に、分割後のレジスタのビット数を小さい方のビ
ット数以下とすることにより、各スキャンチェーンにお
けるメモリに関連するレジスタ数を合わせることがで
き、効率良いメモリアクセスとなる。
た構成によって、ビット数の大きい方を分割することに
より、メモリアクセスに必要なシフト数をさらに削減す
ると共に、分割後のレジスタのビット数を小さい方のビ
ット数以下とすることにより、各スキャンチェーンにお
けるメモリに関連するレジスタ数を合わせることがで
き、効率良いメモリアクセスとなる。
【００１６】
【発明の実施の形態】以下本発明の一実施の形態の半導
体集積回路について、図面を参照しながら説明する。
体集積回路について、図面を参照しながら説明する。
【００１７】（第１の実施の形態）図１は本発明の第１
の実施の形態におけるスキャン方式を用いた半導体集積
回路の構成図である。図において、Scan-IN1、Scan-IN2
はスキャン入力、Scan-OUT1、Scan-OUT2はスキャン出力
である。100〜102、203〜206はスキャンフリップフロッ
プで構成されるレジスタであり、スキャン入力Scan-IN1
からのデータを100、203、204の順にシフトしてスキャ
ン出力Scan-OUT１に出力するスキャンチェーンと、スキ
ャン入力Scan-IN2からのデータを101、205、206、102の
順にシフトしてスキャン出力Scan-OUT2に出力するスキ
ャンチェーンを備える。110はアドレスAD、データ入力D
I、データ出力DO、書き込みイネーブルNWEを備えるラン
ダムアクセスメモリ（以降ＲＡＭと呼ぶ）である。120
は通常動作とメモリテストの切り替え信号RAMTESTを用
いて通常動作時の書き込みイネーブルNNWEとメモリテス
ト時の書き込みイネーブルTNWEを選択して、ＲＡＭ110
の書き込みイネーブルNWEとする選択回路である。通常
動作時、切り替え信号RAMTESTを論理値０とし、メモリ
テスト時は切り替え信号RAMTESTを論理値１とする。23
0、231は組み合わせ回路であり、240は組み合わせ回路2
30とレジスタ203、204より構成される論理回路、241は
組み合わせ回路231とレジスタ205、206より構成される
論理回路である。レジスタ100、101、102はそれぞれＲ
ＡＭ110のアドレス、データ入力、データ出力を格納す
るレジスタであり、レジスタ203〜206は論理回路240、2
41内のレジスタである。本実施の形態では論理回路24
0、241内のすべてのレジスタを用いてスキャンチェーン
を構成したが、少なくとも一部を用いて構成してもよ
い。
の実施の形態におけるスキャン方式を用いた半導体集積
回路の構成図である。図において、Scan-IN1、Scan-IN2
はスキャン入力、Scan-OUT1、Scan-OUT2はスキャン出力
である。100〜102、203〜206はスキャンフリップフロッ
プで構成されるレジスタであり、スキャン入力Scan-IN1
からのデータを100、203、204の順にシフトしてスキャ
ン出力Scan-OUT１に出力するスキャンチェーンと、スキ
ャン入力Scan-IN2からのデータを101、205、206、102の
順にシフトしてスキャン出力Scan-OUT2に出力するスキ
ャンチェーンを備える。110はアドレスAD、データ入力D
I、データ出力DO、書き込みイネーブルNWEを備えるラン
ダムアクセスメモリ（以降ＲＡＭと呼ぶ）である。120
は通常動作とメモリテストの切り替え信号RAMTESTを用
いて通常動作時の書き込みイネーブルNNWEとメモリテス
ト時の書き込みイネーブルTNWEを選択して、ＲＡＭ110
の書き込みイネーブルNWEとする選択回路である。通常
動作時、切り替え信号RAMTESTを論理値０とし、メモリ
テスト時は切り替え信号RAMTESTを論理値１とする。23
0、231は組み合わせ回路であり、240は組み合わせ回路2
30とレジスタ203、204より構成される論理回路、241は
組み合わせ回路231とレジスタ205、206より構成される
論理回路である。レジスタ100、101、102はそれぞれＲ
ＡＭ110のアドレス、データ入力、データ出力を格納す
るレジスタであり、レジスタ203〜206は論理回路240、2
41内のレジスタである。本実施の形態では論理回路24
0、241内のすべてのレジスタを用いてスキャンチェーン
を構成したが、少なくとも一部を用いて構成してもよ
い。
【００１８】図２にレジスタ100〜102、203〜206の回路
図を示す。図において、IN[i]、OUT[i]（0≦i≦n-1）は
ぞれぞれレジスタ入力、レジスタ出力、SENはスキャン
イネーブル、SIN、SOUTはそれぞれスキャン入力、スキ
ャン出力、CLKはクロック入力である。401、402、403、
404はスキャンフリップフロップである。レジスタは、
通常動作時、スキャンイネーブルSENを論理値０にして
用いられ、スキャン動作時、スキャンイネーブルSENを
論理値１にして用いられる。通常動作時、レジスタ入力
IN[i]（0≦i≦n-1）をクロックCLKに同期してラッチ
し、レジスタ出力OUT[i]（0≦i≦n-1）に出力する。ス
キャン動作時は、クロックCLKに同期して、スキャン入
力SINからのデータをスキャンフリップフロップに入力
すると共に順にシフトし、スキャンフリップフロップの
データをスキャン出力SOUTから順に出力する。すなわ
ち、スキャン入力SINからのデータをシフトしてスキャ
ン出力SOUTに出力するスキャンチェーンを備え、スキャ
ン動作により、スキャン入力SINからスキャンフリップ
フロップにデータを書き込み、スキャンフリップフロッ
プのデータをスキャン出力SOUTから読み出すことができ
る。
図を示す。図において、IN[i]、OUT[i]（0≦i≦n-1）は
ぞれぞれレジスタ入力、レジスタ出力、SENはスキャン
イネーブル、SIN、SOUTはそれぞれスキャン入力、スキ
ャン出力、CLKはクロック入力である。401、402、403、
404はスキャンフリップフロップである。レジスタは、
通常動作時、スキャンイネーブルSENを論理値０にして
用いられ、スキャン動作時、スキャンイネーブルSENを
論理値１にして用いられる。通常動作時、レジスタ入力
IN[i]（0≦i≦n-1）をクロックCLKに同期してラッチ
し、レジスタ出力OUT[i]（0≦i≦n-1）に出力する。ス
キャン動作時は、クロックCLKに同期して、スキャン入
力SINからのデータをスキャンフリップフロップに入力
すると共に順にシフトし、スキャンフリップフロップの
データをスキャン出力SOUTから順に出力する。すなわ
ち、スキャン入力SINからのデータをシフトしてスキャ
ン出力SOUTに出力するスキャンチェーンを備え、スキャ
ン動作により、スキャン入力SINからスキャンフリップ
フロップにデータを書き込み、スキャンフリップフロッ
プのデータをスキャン出力SOUTから読み出すことができ
る。
【００１９】図３にスキャンフリップフロップの回路図
を示す。図において、SEはスキャンイネーブル、D、SD
はそれぞれ通常動作時のデータ入力、スキャン時のデー
タ入力、Qはデータ出力、CKはクロック入力である。301
はＤフリップフロップ、302は選択回路である。スキャ
ンイネーブルSEが論理値０の時、選択回路302は通常動
作時のデータ入力Dを選択し、スキャンイネーブルSEが
論理値１の時、選択回路302はスキャン動作時のデータ
入力SDを選択する。Ｄフリップフロップ301はクロックC
Kに同期して、選択回路302の選択結果をラッチし、デー
タ出力Qへ出力する。
を示す。図において、SEはスキャンイネーブル、D、SD
はそれぞれ通常動作時のデータ入力、スキャン時のデー
タ入力、Qはデータ出力、CKはクロック入力である。301
はＤフリップフロップ、302は選択回路である。スキャ
ンイネーブルSEが論理値０の時、選択回路302は通常動
作時のデータ入力Dを選択し、スキャンイネーブルSEが
論理値１の時、選択回路302はスキャン動作時のデータ
入力SDを選択する。Ｄフリップフロップ301はクロックC
Kに同期して、選択回路302の選択結果をラッチし、デー
タ出力Qへ出力する。
【００２０】以上のように構成されたスキャン方式を用
いた半導体集積回路について、以下メモリテスト時の動
作を説明する。
いた半導体集積回路について、以下メモリテスト時の動
作を説明する。
【００２１】まず、図４に実施の形態で用いるＲＡＭ11
0の動作を示す。図に示す動作は非同期ＲＡＭの動作で
あり、データの書き込み時、書き込みイネーブルNWEが
論理値０のタイミングで、アドレスADで指定した書き込
みアドレスにデータ入力DIで指定したデータを書き込
む。また、データの読み出し時は、書き込みイネーブル
NWEが論理値１の時にアドレスADで読み出しアドレスを
指定したタイミングで、データ出力DOからデータを読み
出す。
0の動作を示す。図に示す動作は非同期ＲＡＭの動作で
あり、データの書き込み時、書き込みイネーブルNWEが
論理値０のタイミングで、アドレスADで指定した書き込
みアドレスにデータ入力DIで指定したデータを書き込
む。また、データの読み出し時は、書き込みイネーブル
NWEが論理値１の時にアドレスADで読み出しアドレスを
指定したタイミングで、データ出力DOからデータを読み
出す。
【００２２】以上に示したＲＡＭのスキャン方式による
メモリテストついて説明する。なお、ＲＡＭは一例とし
て、アドレス、データのビット数がそれぞれ３ビット、
２ビットのものを用いる。すなわち、レジスタ100は３
ビット（n＝3）、レジスタ101、102は２ビット（n＝2）
構成のものを用いる。
メモリテストついて説明する。なお、ＲＡＭは一例とし
て、アドレス、データのビット数がそれぞれ３ビット、
２ビットのものを用いる。すなわち、レジスタ100は３
ビット（n＝3）、レジスタ101、102は２ビット（n＝2）
構成のものを用いる。
【００２３】図５、図６にそれぞれメモリテスト時の書
き込み、読み出し動作を示す。図において、CLKはクロ
ック入力、RAMTESTは通常動作とメモリテストの切り替
え信号、TNWEはメモリテスト時の書き込みイネーブル、
Scan-ENはスキャンイネーブル、Scan-IN1、Scan-IN2は
スキャン入力、Scan-OUT1、Scan-OUT2はスキャン出力で
ある。また、ramad、ramdi、ramdoはそれぞれＲＡＭ110
のアドレス、データ入力、データ出力を格納するレジス
タの出力である。なお、ＲＡＭ110のアドレス、データ
入出力を格納するレジスタはスキャン入力を最下位ビッ
トとし、下位ビットから上位ビットへデータをシフトし
て、最上位ビットをスキャン出力とするスキャンチェー
ンを備える。
き込み、読み出し動作を示す。図において、CLKはクロ
ック入力、RAMTESTは通常動作とメモリテストの切り替
え信号、TNWEはメモリテスト時の書き込みイネーブル、
Scan-ENはスキャンイネーブル、Scan-IN1、Scan-IN2は
スキャン入力、Scan-OUT1、Scan-OUT2はスキャン出力で
ある。また、ramad、ramdi、ramdoはそれぞれＲＡＭ110
のアドレス、データ入力、データ出力を格納するレジス
タの出力である。なお、ＲＡＭ110のアドレス、データ
入出力を格納するレジスタはスキャン入力を最下位ビッ
トとし、下位ビットから上位ビットへデータをシフトし
て、最上位ビットをスキャン出力とするスキャンチェー
ンを備える。
【００２４】図５の書き込みを行う場合の動作について
説明する。書き込むを行う場合、まず、クロックCLKに
同期させて、スキャン入力Scan-IN1から書き込みを行う
アドレス、スキャン入力Scan-IN2から書き込みを行うデ
ータ入力を入力する。スキャンチェーンを用いたシフト
動作では、スキャン入力Scan-IN1からのデータをアドレ
スの下位から上位、スキャン入力Scan-IN2からのデータ
をデータ入力の下位から上位の順にシフトする。そこ
で、アドレスの上位から下位A2、A1、A0の順にスキャン
入力Scan-IN1から書き込みを行うアドレスを入力し、デ
ータ入力の上位から下位D1、D0の順にスキャン入力Scan
-IN2から書き込みを行うデータ入力を入力する。レジス
タの出力ramad、ramdiがそれぞれ書き込みを行うアドレ
ス、データ入力になった後で、書き込みイネーブルTNWE
を論理値０にしてデータの書き込みを行う。
説明する。書き込むを行う場合、まず、クロックCLKに
同期させて、スキャン入力Scan-IN1から書き込みを行う
アドレス、スキャン入力Scan-IN2から書き込みを行うデ
ータ入力を入力する。スキャンチェーンを用いたシフト
動作では、スキャン入力Scan-IN1からのデータをアドレ
スの下位から上位、スキャン入力Scan-IN2からのデータ
をデータ入力の下位から上位の順にシフトする。そこ
で、アドレスの上位から下位A2、A1、A0の順にスキャン
入力Scan-IN1から書き込みを行うアドレスを入力し、デ
ータ入力の上位から下位D1、D0の順にスキャン入力Scan
-IN2から書き込みを行うデータ入力を入力する。レジス
タの出力ramad、ramdiがそれぞれ書き込みを行うアドレ
ス、データ入力になった後で、書き込みイネーブルTNWE
を論理値０にしてデータの書き込みを行う。
【００２５】図６の読み出しを行う場合の動作について
説明する。読み出しを行う場合、まず、スキャンイネー
ブルScan-ENを論理値１にし、クロックCLKに同期させ
て、スキャン入力Scan-IN1から読み出しを行うアドレス
を入力する。書き込みの場合と同様に、アドレスの上位
から下位A2、A1、A0の順にスキャン入力Scan-IN1から読
み出しを行うアドレスを入力する。レジスタの出力rama
dがそれぞれ読み出しを行うアドレスになった後で、ス
キャンイネーブルScan-ENを論理値０にする。これによ
り、ＲＡＭ110のデータ出力を格納するレジスタ102は通
常の動作と同様に読み出したデータをラッチする。続い
て、再度、スキャンイネーブルScan-ENを論理値１にし
て、シフト動作を行い、スキャン出力Scan-OUT2から読
み出したデータを出力する。スキャンチェーンを用いた
シフト動作では、データ出力の下位から上位の順にシフ
トするため、データ出力の上位から下位D1、D0の順にス
キャン出力Scan-OUTから出力される。
説明する。読み出しを行う場合、まず、スキャンイネー
ブルScan-ENを論理値１にし、クロックCLKに同期させ
て、スキャン入力Scan-IN1から読み出しを行うアドレス
を入力する。書き込みの場合と同様に、アドレスの上位
から下位A2、A1、A0の順にスキャン入力Scan-IN1から読
み出しを行うアドレスを入力する。レジスタの出力rama
dがそれぞれ読み出しを行うアドレスになった後で、ス
キャンイネーブルScan-ENを論理値０にする。これによ
り、ＲＡＭ110のデータ出力を格納するレジスタ102は通
常の動作と同様に読み出したデータをラッチする。続い
て、再度、スキャンイネーブルScan-ENを論理値１にし
て、シフト動作を行い、スキャン出力Scan-OUT2から読
み出したデータを出力する。スキャンチェーンを用いた
シフト動作では、データ出力の下位から上位の順にシフ
トするため、データ出力の上位から下位D1、D0の順にス
キャン出力Scan-OUTから出力される。
【００２６】以上、メモリテスト時の書き込み、読み出
し動作として、１回のメモリアクセスを行う場合の動作
を示した。続いて、書き込みまたは読み出しを連続して
行う場合の動作について説明する。
し動作として、１回のメモリアクセスを行う場合の動作
を示した。続いて、書き込みまたは読み出しを連続して
行う場合の動作について説明する。
【００２７】図７、図８にそれぞれメモリテスト時の連
続書き込み、連続読み出しの動作を示す。図７におい
て、入力１、入力２、入力３は、連続して入力されるア
ドレスとデータ入力であり、書き込み１、書き込み２、
書き込み３はそれぞれの入力に対応する書き込みタイミ
ングである。図８において、入力１、入力２、入力３
は、連続して入力されるアドレスであり、読み出し１、
読み出し２、読み出し３はそれぞれの入力に対応する読
み出しデータである。
続書き込み、連続読み出しの動作を示す。図７におい
て、入力１、入力２、入力３は、連続して入力されるア
ドレスとデータ入力であり、書き込み１、書き込み２、
書き込み３はそれぞれの入力に対応する書き込みタイミ
ングである。図８において、入力１、入力２、入力３
は、連続して入力されるアドレスであり、読み出し１、
読み出し２、読み出し３はそれぞれの入力に対応する読
み出しデータである。
【００２８】クロックCLKの立ち上がりから次の立ち上
がりまでを１サイクルとすると、図７の書き込みを行う
場合、書き込みイネーブルTNWEを論理値０にするサイク
ルを次の入力とオーバーラップして行うことができる。
また、スキャン入力Scan-IN1からアドレスを入力し、ス
キャン入力Scan-IN2からデータ入力を入力することによ
り、アドレスとデータ入力の入力を並行して行うことが
できる。したがって、連続書き込みを行う場合の１回の
メモリアクセスに必要な書き込みサイクルは、アドレス
のビット数とデータ入力のビット数のうち大きい方の値
のサイクル値になる。図に示す例では、アドレス、デー
タ入力のビット数はそれぞれ３ビット、２ビットであ
り、書き込みサイクルは３サイクルとなる。
がりまでを１サイクルとすると、図７の書き込みを行う
場合、書き込みイネーブルTNWEを論理値０にするサイク
ルを次の入力とオーバーラップして行うことができる。
また、スキャン入力Scan-IN1からアドレスを入力し、ス
キャン入力Scan-IN2からデータ入力を入力することによ
り、アドレスとデータ入力の入力を並行して行うことが
できる。したがって、連続書き込みを行う場合の１回の
メモリアクセスに必要な書き込みサイクルは、アドレス
のビット数とデータ入力のビット数のうち大きい方の値
のサイクル値になる。図に示す例では、アドレス、デー
タ入力のビット数はそれぞれ３ビット、２ビットであ
り、書き込みサイクルは３サイクルとなる。
【００２９】また、図８の読み出しを行う場合は、デー
タを出力するための数サイクルを次の入力とオーバーラ
ップして行うことができる。したがって、連続読み出し
を行う場合の１回のメモリアクセスに必要な読み出しサ
イクルは、アドレスのビット数とデータ出力のビット数
のうち大きい方の値のサイクルにスキャンイネーブルSc
an-ENを論理値０にする１サイクルを加えた値のサイク
ルになる。図に示す例では、アドレス、データ出力のビ
ット数はそれぞれ３ビット、２ビットであり、読み出し
サイクルは４サイクルとなる。
タを出力するための数サイクルを次の入力とオーバーラ
ップして行うことができる。したがって、連続読み出し
を行う場合の１回のメモリアクセスに必要な読み出しサ
イクルは、アドレスのビット数とデータ出力のビット数
のうち大きい方の値のサイクルにスキャンイネーブルSc
an-ENを論理値０にする１サイクルを加えた値のサイク
ルになる。図に示す例では、アドレス、データ出力のビ
ット数はそれぞれ３ビット、２ビットであり、読み出し
サイクルは４サイクルとなる。
【００３０】以上のように本実施の形態によれば、ＲＡ
Ｍのアドレスを格納するレジスタをスキャン入力Scan-I
N1からスキャン出力Scan-OUT1までのスキャンチェー
ン、データ入出力を格納するレジスタをスキャン入力Sc
an-IN2からスキャン出力Scan-OUT2までのスキャンチェ
ーンに割り当て、アドレスとデータ入出力を格納するレ
ジスタを別のスキャンチェーンとすることにより、アド
レスとデータ入力の設定を並行して行うことができ、少
ないシフト数、少ないサイクル数で書き込みを行うこと
ができる。従来例では、書き込みサイクルがアドレスの
ビット数にデータのビット数を加えた値の５サイクルに
なるのに対し、本実施の形態では、書き込みサイクルを
３サイクルにすることができる。
Ｍのアドレスを格納するレジスタをスキャン入力Scan-I
N1からスキャン出力Scan-OUT1までのスキャンチェー
ン、データ入出力を格納するレジスタをスキャン入力Sc
an-IN2からスキャン出力Scan-OUT2までのスキャンチェ
ーンに割り当て、アドレスとデータ入出力を格納するレ
ジスタを別のスキャンチェーンとすることにより、アド
レスとデータ入力の設定を並行して行うことができ、少
ないシフト数、少ないサイクル数で書き込みを行うこと
ができる。従来例では、書き込みサイクルがアドレスの
ビット数にデータのビット数を加えた値の５サイクルに
なるのに対し、本実施の形態では、書き込みサイクルを
３サイクルにすることができる。
【００３１】（第２の実施の形態）以下本発明の第２の
実施の形態について図面を参照しながら説明する。
実施の形態について図面を参照しながら説明する。
【００３２】図９は本発明の第２の実施の形態を示すス
キャン方式を用いた半導体集積回路の構成図である。第
１の実施の形態を示す図１では、ＲＡＭを含む半導体集
積回路全体の構成図を示したが、図９では、半導体集積
回路のうちスキャンチェーンについてのみ示す。図９
は、ＲＡＭのアドレスのビット数がデータのビット数よ
り大きい場合のスキャンチェーンであり、アドレスのビ
ット数がn＋m、データのビット数がn（n、mは正数）と
して説明する。
キャン方式を用いた半導体集積回路の構成図である。第
１の実施の形態を示す図１では、ＲＡＭを含む半導体集
積回路全体の構成図を示したが、図９では、半導体集積
回路のうちスキャンチェーンについてのみ示す。図９
は、ＲＡＭのアドレスのビット数がデータのビット数よ
り大きい場合のスキャンチェーンであり、アドレスのビ
ット数がn＋m、データのビット数がn（n、mは正数）と
して説明する。
【００３３】図９において、図１と異なるのは、図１が
アドレスを格納するレジスタをスキャン入力Scan-IN1か
らスキャン出力Scan-OUT1までのスキャンチェーンに割
り当てていたのに対し、図９では、アドレスを格納する
レジスタを２つに分割し、一方をスキャン入力Scan-IN1
からスキャン出力Scan-OUT1までのスキャンチェーン、
もう一方をスキャン入力Scan-IN2からスキャン出力Scan
-OUT2までのスキャンチェーンに割り当てた点である。
そして、これに伴い、データ入出力を格納するレジスタ
を、図１では、スキャン入力Scan-IN2からスキャン出力
Scan-OUT2までのスキャンチェーンに割り当てていたの
が、図９では、スキャン入力Scan-IN3からスキャン出力
Scan-OUT2までのスキャンチェーンに割り当てた点であ
る。
アドレスを格納するレジスタをスキャン入力Scan-IN1か
らスキャン出力Scan-OUT1までのスキャンチェーンに割
り当てていたのに対し、図９では、アドレスを格納する
レジスタを２つに分割し、一方をスキャン入力Scan-IN1
からスキャン出力Scan-OUT1までのスキャンチェーン、
もう一方をスキャン入力Scan-IN2からスキャン出力Scan
-OUT2までのスキャンチェーンに割り当てた点である。
そして、これに伴い、データ入出力を格納するレジスタ
を、図１では、スキャン入力Scan-IN2からスキャン出力
Scan-OUT2までのスキャンチェーンに割り当てていたの
が、図９では、スキャン入力Scan-IN3からスキャン出力
Scan-OUT2までのスキャンチェーンに割り当てた点であ
る。
【００３４】図９において、500〜506はスキャンフリッ
プフロップで構成されるレジスタであり、スキャン入力
Scan-IN1からのデータを500、504の順にシフトしてスキ
ャン出力Scan-OUT１に出力するスキャンチェーンと、ス
キャン入力Scan-IN2からのデータを501、505の順にシフ
トしてスキャン出力Scan-OUT2に出力するスキャンチェ
ーンと、スキャン入力Scan-IN3からのデータを502、50
6、503の順にシフトしてスキャン出力Scan-OUT3に出力
するスキャンチェーンを備える。レジスタ500、501はＲ
ＡＭのアドレスを格納するレジスタであり、502、503は
それぞれＲＡＭのデータ入力、データ出力を格納するレ
ジスタであり、レジスタ504、505、506は論理回路内の
少なくとも一部のレジスタである。n、mはレジスタのビ
ット数、すなわち、スキャンフリップフロップの個数を
示す。
プフロップで構成されるレジスタであり、スキャン入力
Scan-IN1からのデータを500、504の順にシフトしてスキ
ャン出力Scan-OUT１に出力するスキャンチェーンと、ス
キャン入力Scan-IN2からのデータを501、505の順にシフ
トしてスキャン出力Scan-OUT2に出力するスキャンチェ
ーンと、スキャン入力Scan-IN3からのデータを502、50
6、503の順にシフトしてスキャン出力Scan-OUT3に出力
するスキャンチェーンを備える。レジスタ500、501はＲ
ＡＭのアドレスを格納するレジスタであり、502、503は
それぞれＲＡＭのデータ入力、データ出力を格納するレ
ジスタであり、レジスタ504、505、506は論理回路内の
少なくとも一部のレジスタである。n、mはレジスタのビ
ット数、すなわち、スキャンフリップフロップの個数を
示す。
【００３５】ＲＡＭのアドレスを格納するレジスタを、
２つのレジスタ500、501に分割し、それぞれに別のスキ
ャンチェーンに割り当てるが、分割後のレジスタのビッ
ト数がデータのビット数以下になるようにする。図９で
は、nビットのデータに対し、n＋mビットのアドレスをn
ビットとmビットに分割し、それぞれ、スキャン入力Sca
n-IN1からスキャン出力Scan-OUT1までのスキャンチェー
ン、スキャン入力Scan-IN2からスキャン出力Scan-OUT2
までのスキャンチェーンに割り当てている。
２つのレジスタ500、501に分割し、それぞれに別のスキ
ャンチェーンに割り当てるが、分割後のレジスタのビッ
ト数がデータのビット数以下になるようにする。図９で
は、nビットのデータに対し、n＋mビットのアドレスをn
ビットとmビットに分割し、それぞれ、スキャン入力Sca
n-IN1からスキャン出力Scan-OUT1までのスキャンチェー
ン、スキャン入力Scan-IN2からスキャン出力Scan-OUT2
までのスキャンチェーンに割り当てている。
【００３６】以上のように構成されたスキャン方式を用
いた半導体集積回路について、以下メモリテスト時の動
作を説明する。なお、ＲＡＭは、第１の実施の形態と同
様に、アドレス、データのビット数がそれぞれ３ビッ
ト、２ビットのものを用い、アドレスの上位２ビットが
レジスタ500、下位１ビットがレジスタ501となるように
分割する。
いた半導体集積回路について、以下メモリテスト時の動
作を説明する。なお、ＲＡＭは、第１の実施の形態と同
様に、アドレス、データのビット数がそれぞれ３ビッ
ト、２ビットのものを用い、アドレスの上位２ビットが
レジスタ500、下位１ビットがレジスタ501となるように
分割する。
【００３７】図１０、図１１にそれぞれメモリテスト時
の連続書き込み、連続読み出しの動作を示す。図１０、
図１１において、図７、図８と異なるのは、スキャン入
力Scan-IN1からアドレスの上位２ビット、スキャン入力
Scan-IN2からアドレスの下位１ビットを入力する点であ
る。そして、これに伴い、図１０ではｍスキャン入力Sc
an-IN3からデータ入力を入力し、図１１ではスキャン出
力Scan-OUT3からデータ出力を出力する点である。図１
０、図１１において、図７、図８と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。
の連続書き込み、連続読み出しの動作を示す。図１０、
図１１において、図７、図８と異なるのは、スキャン入
力Scan-IN1からアドレスの上位２ビット、スキャン入力
Scan-IN2からアドレスの下位１ビットを入力する点であ
る。そして、これに伴い、図１０ではｍスキャン入力Sc
an-IN3からデータ入力を入力し、図１１ではスキャン出
力Scan-OUT3からデータ出力を出力する点である。図１
０、図１１において、図７、図８と同一の機能を有する
ものには同一の符号を付してその詳細な説明を省略す
る。
【００３８】図１０の書き込みを行う場合、Scan-IN1か
らアドレスの上位２ビット、Scan-IN2からアドレスの下
位１ビットを入力することにより、アドレスの上位と下
位ビットの入力を並行して行うことができる。また、Sc
an-IN2からデータ入力を入力することにより、アドレス
とデータ入力の入力を並行して行うことができる。上位
と下位に分割したアドレスはそれぞれデータ入力のビッ
ト数である２ビット以下であるため、データ入力の設定
に必要なシフト数でアドレスの設定が可能である。した
がって、連続書き込みを行う場合の１回のメモリアクセ
スに必要な書き込みサイクルは、データ入力のビット数
の値のサイクルになる。図に示す例では、データ入力の
ビット数は２ビットであり、書き込みサイクルは２サイ
クルとなる。これは、第１の実施の形態（図７）の３サ
イクルに対し、１サイクル分の削減になる。
らアドレスの上位２ビット、Scan-IN2からアドレスの下
位１ビットを入力することにより、アドレスの上位と下
位ビットの入力を並行して行うことができる。また、Sc
an-IN2からデータ入力を入力することにより、アドレス
とデータ入力の入力を並行して行うことができる。上位
と下位に分割したアドレスはそれぞれデータ入力のビッ
ト数である２ビット以下であるため、データ入力の設定
に必要なシフト数でアドレスの設定が可能である。した
がって、連続書き込みを行う場合の１回のメモリアクセ
スに必要な書き込みサイクルは、データ入力のビット数
の値のサイクルになる。図に示す例では、データ入力の
ビット数は２ビットであり、書き込みサイクルは２サイ
クルとなる。これは、第１の実施の形態（図７）の３サ
イクルに対し、１サイクル分の削減になる。
【００３９】図１１の読み出しを行う場合、書き込みを
行う場合と同様に、Scan-IN1からアドレスの上位２ビッ
ト、Scan-IN2からアドレスの下位１ビットを入力するこ
とにより、アドレスの上位と下位ビットの入力を並行し
て行うことができる。また、Scan-OUT2からデータ出力
を出力するが、データ出力と次のアドレスの入力をオー
バーラップして行うことができる。上位と下位に分割し
たアドレスはそれぞれデータ出力のビット数である２ビ
ット以下であるため、データ出力に必要なシフト数で次
のアドレスの入力が可能である。したがって、連続読み
出しを行う場合の１回のメモリアクセスに必要なか読み
出しサイクルはデータ出力のビット数にスキャンイネー
ブルScan-ENを論理値０にする１サイクルを加えた値の
サイクルになる。図に示す例では、データ出力のビット
数は２ビットであり、読み出しサイクルは３サイクルと
なる。これは、第１の実施の形態（図８）の４サイクル
に対し、１サイクル分の削減になる。
行う場合と同様に、Scan-IN1からアドレスの上位２ビッ
ト、Scan-IN2からアドレスの下位１ビットを入力するこ
とにより、アドレスの上位と下位ビットの入力を並行し
て行うことができる。また、Scan-OUT2からデータ出力
を出力するが、データ出力と次のアドレスの入力をオー
バーラップして行うことができる。上位と下位に分割し
たアドレスはそれぞれデータ出力のビット数である２ビ
ット以下であるため、データ出力に必要なシフト数で次
のアドレスの入力が可能である。したがって、連続読み
出しを行う場合の１回のメモリアクセスに必要なか読み
出しサイクルはデータ出力のビット数にスキャンイネー
ブルScan-ENを論理値０にする１サイクルを加えた値の
サイクルになる。図に示す例では、データ出力のビット
数は２ビットであり、読み出しサイクルは３サイクルと
なる。これは、第１の実施の形態（図８）の４サイクル
に対し、１サイクル分の削減になる。
【００４０】以上のように本実施の形態によれば、ＲＡ
Ｍのアドレスのビット数がデータのビット数より大きい
場合、アドレスを格納するレジスタを分割して、それぞ
れにスキャンチェーンを備えることにより、アドレスの
入力を上位ビットと下位ビットで並行して行うことがで
き、さらに、少ないシフト数、少ないサイクル数でメモ
リアクセスを行うことができる。また、アドレスを格納
するレジスタの分割において、分割後のレジスタのビッ
ト数をデータのビット幅以下とすることにより、書き込
み時はアドレスとデータ入力の設定に必要なシフト数、
読み出し時はデータ出力と次のアドレスの入力に必要な
シフト数を合わせることができ、効率良いメモリアクセ
スとすることができる。
Ｍのアドレスのビット数がデータのビット数より大きい
場合、アドレスを格納するレジスタを分割して、それぞ
れにスキャンチェーンを備えることにより、アドレスの
入力を上位ビットと下位ビットで並行して行うことがで
き、さらに、少ないシフト数、少ないサイクル数でメモ
リアクセスを行うことができる。また、アドレスを格納
するレジスタの分割において、分割後のレジスタのビッ
ト数をデータのビット幅以下とすることにより、書き込
み時はアドレスとデータ入力の設定に必要なシフト数、
読み出し時はデータ出力と次のアドレスの入力に必要な
シフト数を合わせることができ、効率良いメモリアクセ
スとすることができる。
【００４１】なお、第２の実施の形態では、ＲＡＭのア
ドレスのビット数がデータのビット数より大きい場合を
示したが、データのビット数がアドレスのビット数より
大きい場合、データを格納するレジスタを分割して、そ
れぞれにスキャンチェーンを備えるが、分割後のレジス
タのビット数をアドレスのビット数以下とすればよい。
図１２にＲＡＭのデータのビット数がアドレスのビット
数より大きい場合のスキャン方式を用いた半導体集積回
路の構成図を示す。図において、600〜604,504〜506は
スキャンフリップフロップで構成されるレジスタであ
り、図９と同様に３つのスキャンチェーンを備える。
ドレスのビット数がデータのビット数より大きい場合を
示したが、データのビット数がアドレスのビット数より
大きい場合、データを格納するレジスタを分割して、そ
れぞれにスキャンチェーンを備えるが、分割後のレジス
タのビット数をアドレスのビット数以下とすればよい。
図１２にＲＡＭのデータのビット数がアドレスのビット
数より大きい場合のスキャン方式を用いた半導体集積回
路の構成図を示す。図において、600〜604,504〜506は
スキャンフリップフロップで構成されるレジスタであ
り、図９と同様に３つのスキャンチェーンを備える。
【００４２】また、第１、第２の実施の形態において、
ＲＡＭ110の書き込みイネーブルNWEを制御する選択回路
120を設けたが、書き込みイネーブルを格納するスキャ
ンフリップフロップを設け、スキャンチェーンの前半部
分になるように組み込んでもよい。
ＲＡＭ110の書き込みイネーブルNWEを制御する選択回路
120を設けたが、書き込みイネーブルを格納するスキャ
ンフリップフロップを設け、スキャンチェーンの前半部
分になるように組み込んでもよい。
【００４３】さらに、第１、第２の実施の形態におい
て、メモリとして非同期ＲＡＭを用いたが、同期ＲＡＭ
でもリードオンリーメモリ（ＲＯＭ）でもよい。ＲＯＭ
のメモリテストを行う場合は、第１、第２の実施の形態
において、データ入力を格納するレジスタ101と選択回
路120が必要なくなる。
て、メモリとして非同期ＲＡＭを用いたが、同期ＲＡＭ
でもリードオンリーメモリ（ＲＯＭ）でもよい。ＲＯＭ
のメモリテストを行う場合は、第１、第２の実施の形態
において、データ入力を格納するレジスタ101と選択回
路120が必要なくなる。
【００４４】そして、第１、第２の実施の形態におい
て、ＲＡＭの入力を格納するレジスタの出力をＲＡＭの
入力に直接接続し、ＲＡＭの出力を格納するレジスタの
入力をＲＡＭの出力に直接接続していたが、ＲＡＭとレ
ジスタの間に選択回路等の論理が入ってもよい。メモリ
テスト時に、ＲＡＭとレジスタを直接接続した場合と同
様の動作を行うようにＲＡＭとレジスタの間の論理を制
御することにより、同様のメモリテストを行うことがで
きる。
て、ＲＡＭの入力を格納するレジスタの出力をＲＡＭの
入力に直接接続し、ＲＡＭの出力を格納するレジスタの
入力をＲＡＭの出力に直接接続していたが、ＲＡＭとレ
ジスタの間に選択回路等の論理が入ってもよい。メモリ
テスト時に、ＲＡＭとレジスタを直接接続した場合と同
様の動作を行うようにＲＡＭとレジスタの間の論理を制
御することにより、同様のメモリテストを行うことがで
きる。
【００４５】また、第１の実施の形態では、アドレスに
１本のスキャンチェーン、データ入力とデータ出力に１
本のスキャンチェーンを備えたが、データ入力に１本の
スキャンチェーン、アドレスとデータ出力に１本のスキ
ャンチェーンを備えてもよい。
１本のスキャンチェーン、データ入力とデータ出力に１
本のスキャンチェーンを備えたが、データ入力に１本の
スキャンチェーン、アドレスとデータ出力に１本のスキ
ャンチェーンを備えてもよい。
【００４６】加えて、第２の実施の形態では、レジスタ
を２分割したが、分割後のレジスタのビット数が、分割
しないレジスタのビット数以下となるように必要に応じ
てレジスタを３分割以上しても良いことは言うまでもな
い。
を２分割したが、分割後のレジスタのビット数が、分割
しないレジスタのビット数以下となるように必要に応じ
てレジスタを３分割以上しても良いことは言うまでもな
い。
【００４７】アドレスとデータのうちビット数の小さい
方は分割しないが、小さい方を分割し、分割後のビット
数以下となるように、大きい方を分割し、それぞれにス
キャンチェーンを備えても良い。分割後のアドレスとデ
ータの入出力に必要なシフト数を合わせることが重要で
あり、これにより、効率良いメモリアクセスを行うこと
ができる。
方は分割しないが、小さい方を分割し、分割後のビット
数以下となるように、大きい方を分割し、それぞれにス
キャンチェーンを備えても良い。分割後のアドレスとデ
ータの入出力に必要なシフト数を合わせることが重要で
あり、これにより、効率良いメモリアクセスを行うこと
ができる。
【００４８】
【発明の効果】以上のように本発明は、メモリのアドレ
スを格納するレジスタ、第１の論理回路内のレジスタの
順にデータをシフトする第１のスキャンチェーンとメモ
リのデータ入力、第２の論理回路内のレジスタ、メモリ
のデータ出力を格納するレジスタの順にデータをシフト
する第２のスキャンチェーンを備えることにより、アド
レスとデータ入力の入力を並行して行うことができ、メ
モリテスト用の入出力端子を追加することなく、効率良
いメモリテストを実現することができる。
スを格納するレジスタ、第１の論理回路内のレジスタの
順にデータをシフトする第１のスキャンチェーンとメモ
リのデータ入力、第２の論理回路内のレジスタ、メモリ
のデータ出力を格納するレジスタの順にデータをシフト
する第２のスキャンチェーンを備えることにより、アド
レスとデータ入力の入力を並行して行うことができ、メ
モリテスト用の入出力端子を追加することなく、効率良
いメモリテストを実現することができる。
【００４９】また、本発明は、メモリのアドレスとデー
タのビット幅をそれぞれNA、ND（NA、NDは正数）とする
と、NA≧NDの場合、スキャンフリップフロップに、メモ
リのアドレスを格納するレジスタの一部であるNDビット
以下のレジスタ、論理回路内のレジスタの少なくとも一
部のレジスタの順にデータをシフトする複数のアドレス
用スキャンチェーンと、メモリのデータ入力を格納する
レジスタ、論理回路内のレジスタの少なくとも一部のレ
ジスタの順にデータをシフトするデータ入力用スキャン
チェーンを備え、NA≦NDの場合、スキャンフリップフロ
ップに、メモリのアドレスを格納するレジスタ、論理回
路内のレジスタの少なくとも一部のレジスタの順にデー
タをシフトするアドレス用スキャンチェーンと、メモリ
のデータ入力を格納するレジスタの一部であるNAビット
以下のレジスタ、論理回路内のレジスタの少なくとも一
部のレジスタの順にデータをシフトする複数のデータ入
力用スキャンチェーンを備えることにより、書き込み時
はアドレスとデータ入力の設定に必要なシフト数、読み
出し時はデータ出力と次のアドレスの入力に必要なシフ
ト数を合わせることができ、さらに効率良いメモリアク
セスを実現することができる。
タのビット幅をそれぞれNA、ND（NA、NDは正数）とする
と、NA≧NDの場合、スキャンフリップフロップに、メモ
リのアドレスを格納するレジスタの一部であるNDビット
以下のレジスタ、論理回路内のレジスタの少なくとも一
部のレジスタの順にデータをシフトする複数のアドレス
用スキャンチェーンと、メモリのデータ入力を格納する
レジスタ、論理回路内のレジスタの少なくとも一部のレ
ジスタの順にデータをシフトするデータ入力用スキャン
チェーンを備え、NA≦NDの場合、スキャンフリップフロ
ップに、メモリのアドレスを格納するレジスタ、論理回
路内のレジスタの少なくとも一部のレジスタの順にデー
タをシフトするアドレス用スキャンチェーンと、メモリ
のデータ入力を格納するレジスタの一部であるNAビット
以下のレジスタ、論理回路内のレジスタの少なくとも一
部のレジスタの順にデータをシフトする複数のデータ入
力用スキャンチェーンを備えることにより、書き込み時
はアドレスとデータ入力の設定に必要なシフト数、読み
出し時はデータ出力と次のアドレスの入力に必要なシフ
ト数を合わせることができ、さらに効率良いメモリアク
セスを実現することができる。
【図１】本発明の第１の実施の形態におけるスキャン方
式を用いた半導体集積回路の構成図
式を用いた半導体集積回路の構成図
【図２】同実施の形態におけるレジスタの回路図
【図３】同実施の形態におけるスキャンフリップフロッ
プの回路図
プの回路図
【図４】同実施の形態におけるＲＡＭの動作説明のため
のタイミングチャート
のタイミングチャート
【図５】同実施の形態におけるメモリテスト時の書き込
みの動作説明のためのタイミングチャート
みの動作説明のためのタイミングチャート
【図６】同実施の形態におけるメモリテスト時の読み出
しの動作説明のためのタイミングチャート
しの動作説明のためのタイミングチャート
【図７】同実施の形態におけるメモリテスト時の連続書
き込みの動作説明のためのタイミングチャート
き込みの動作説明のためのタイミングチャート
【図８】同実施の形態におけるメモリテスト時の連続読
み出しの動作説明のためのタイミングチャート
み出しの動作説明のためのタイミングチャート
【図９】本発明の第２の実施の形態におけるスキャン方
式を用いた半導体集積回路の構成図
式を用いた半導体集積回路の構成図
【図１０】同実施の形態におけるメモリテスト時の連続
書き込みの動作説明のためのタイミングチャート
書き込みの動作説明のためのタイミングチャート
【図１１】同実施の形態におけるメモリテスト時の連続
読み出しの動作説明のためのタイミングチャート
読み出しの動作説明のためのタイミングチャート
【図１２】同第２の実施の形態における別形態のスキャ
ン方式を用いた半導体集積回路の構成図
ン方式を用いた半導体集積回路の構成図
１００〜１０２，２０３〜２０６，５００〜５０６，６
００〜６０６ スキャンフリップフロップで構成するレ
ジスタ １１０ ランダムアクセスメモリ（ＲＡＭ） １２０，３０２ 選択回路 ２３０，２３１ 組み合わせ回路 ２４０，２４１ 論理回路 ４０１〜４０４ スキャンフリップフロップ ３０１ Ｄフリップフロップ
００〜６０６ スキャンフリップフロップで構成するレ
ジスタ １１０ ランダムアクセスメモリ（ＲＡＭ） １２０，３０２ 選択回路 ２３０，２３１ 組み合わせ回路 ２４０，２４１ 論理回路 ４０１〜４０４ スキャンフリップフロップ ３０１ Ｄフリップフロップ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G06F 11/22 G06F 12/16
Claims (5)
- 【請求項１】 メモリと第１の論理回路と第２の論理回
路を含む半導体集積回路において、前記メモリのアドレ
スを格納するレジスタと前記メモリのデータ入力を格納
するレジスタと前記メモリのデータ出力を格納するレジ
スタと前記第１の論理回路と前記第２の論理回路内の少
なくとも一部のレジスタはスキャンフリップフロップで
構成され、前記スキャンフリップフロップに、前記メモ
リのアドレスを格納するレジスタ、前記第１の論理回路
内のレジスタの順にデータをシフトする第１のスキャン
チェーンと、前記メモリのデータ入力を格納するレジス
タ、前記第２の論理回路内のレジスタ、前記メモリのデ
ータ出力を格納するレジスタの順にデータをシフトする
第２のスキャンチェーンを備えたことを特徴とする半導
体集積回路。 - 【請求項２】 メモリと第１の論理回路と第２の論理回
路を含む半導体集積回路において、前記メモリのアドレ
スを格納するレジスタと前記メモリのデータ入力を格納
するレジスタと前記メモリのデータ出力を格納するレジ
スタと前記第１の論理回路と前記第２の論理回路内の少
なくとも一部のレジスタはスキャンフリップフロップで
構成され、前記スキャンフリップフロップに、前記メモ
リのデータ入力を格納するレジスタ、前記第１の論理回
路内のレジスタの順にデータをシフトする第１のスキャ
ンチェーンと、前記メモリのアドレスを格納するレジス
タ、前記第２の論理回路内のレジスタ、前記メモリのデ
ータ出力を格納するレジスタの順にデータをシフトする
第２のスキャンチェーンを備えたことを特徴とする半導
体集積回路。 - 【請求項３】 メモリと論理回路を含む半導体集積回路
において、前記メモリのアドレスを格納するレジスタと
前記メモリのデータ入力を格納するレジスタと前記メモ
リのデータ出力を格納するレジスタと前記複数の論理回
路内の少なくとも一部のレジスタはスキャンフリップフ
ロップで構成され、前記メモリのアドレスとデータのビ
ット幅をそれぞれNA、ND（NA、NDは正数）とすると、 NA≧NDの場合、前記スキャンフリップフロップに、前記
メモリのアドレスを格納するレジスタの一部であるNDビ
ット以下のレジスタ、前記論理回路内のレジスタの少な
くとも一部のレジスタの順にデータをシフトする複数の
アドレス用スキャンチェーンと、前記メモリのデータ入
力を格納するレジスタ、前記論理回路内のレジスタの少
なくとも一部のレジスタの順にデータをシフトするデー
タ入力用スキャンチェーンを備え、 NA≦NDの場合、前記スキャンフリップフロップに、前記
メモリのアドレスを格納するレジスタ、前記論理回路内
のレジスタの少なくとも一部のレジスタの順にデータを
シフトするアドレス用スキャンチェーンと、前記メモリ
のデータ入力を格納するレジスタの一部であるNAビット
以下のレジスタ、前記論理回路内のレジスタの少なくと
も一部のレジスタの順にデータをシフトする複数のデー
タ入力用スキャンチェーンを備えたことを特徴とする半
導体集積回路。 - 【請求項４】 NA≧NDの場合、前記複数のアドレス用ス
キャンチェーンまたは前記データ入力用スキャンチェー
ンのいずれかの出力に、前記メモリのデータ出力を格納
するレジスタより構成されるデータ出力用スキャンチェ
ーンを接続し、 NA≦NDの場合、前記アドレス用スキャンチェーンまたは
前記複数のデータ入力用スキャンチェーンのうち少なく
とも一部の出力に、前記メモリのデータ出力を格納する
レジスタの一部であるNAビット以下のレジスタより構成
されるデータ出力用スキャンチェーンを接続したことを
特徴とする請求項３記載の半導体集積回路。 - 【請求項５】 前記メモリの書き込みおよび読み出しを
制御する制御回路を備えたことを特徴とする請求項１乃
至請求項４のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09153341A JP3099774B2 (ja) | 1996-06-12 | 1997-06-11 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15061796 | 1996-06-12 | ||
| JP8-150617 | 1996-06-12 | ||
| JP09153341A JP3099774B2 (ja) | 1996-06-12 | 1997-06-11 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1074398A JPH1074398A (ja) | 1998-03-17 |
| JP3099774B2 true JP3099774B2 (ja) | 2000-10-16 |
Family
ID=26480160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09153341A Expired - Fee Related JP3099774B2 (ja) | 1996-06-12 | 1997-06-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3099774B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236551A (ja) * | 2005-01-28 | 2006-09-07 | Renesas Technology Corp | テスト機能を有する半導体集積回路および製造方法 |
-
1997
- 1997-06-11 JP JP09153341A patent/JP3099774B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1074398A (ja) | 1998-03-17 |
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