JP3126430B2

JP3126430B2 - パターン発生回路

Info

Publication number: JP3126430B2
Application number: JP03233082A
Authority: JP
Inventors: 昌利楢崎
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1991-09-12
Filing date: 1991-09-12
Publication date: 2001-01-22
Anticipated expiration: 2016-01-22
Also published as: JPH0573346A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は時系列方向のテストパタ
ーンを発生するパターン発生回路に係り、特に、任意の
アドレスから規則的なテストパターンを発生することが
可能なパターン発生回路に関する。

【０００２】

【従来の技術】半導体メモリのファンクショナル試験で
は、メモリセルに“０”または“１”のビットデータを
書き込み、これを読み出したときそのデータが書込み通
りになっているか否かでメモリの良否を判断する。書き
込みデータには種々のパターンが用意されている。例え
ば、全てのメモリセルに“１”を書き込むウォーキング
“１”とか、逆に全てのセルに“０”を書き込むウォー
キング“０”とか呼ばれるもの、さらには「００１００
１…００１」というのように３拍子のリズムで規則的に
繰り返すワルツパターンと呼ばれるもの等がある。これ
らの内、ワルツパターンについて説明する。

【０００３】ワルツパターンは、図３（Ａ）または
（Ｂ）に示すように、Ｘ、Ｙアドレスが進むにつれて
「００１００１００１…００１」となるようなパターン
を発生するものである。このパターンに基づいて半導体
メモリをテストする場合、常に「０」番地からテストす
るというわけではなく、テストの種類によっては途中の
任意の番地からアクセスする場合もある。このこともあ
って、従来、ワルツパターンはＸ、Ｙのアドレス演算の
みでは発生できず、ソフトウェアによっていた。

【０００４】図１１および図１２は４×４（１６ビッ
ト）メモリに関してのワルツパターン発生プログラムを
示す。ここで、ＸＢ、ＹＢはＸ、Ｙ方向のアドレスレジ
スタである。また、Ｗはメモリにライトデータを書き込
みを、Ｒはメモリからの読み出しをそれぞれ意味する。
ユーザは、ＸＢレジスタのアドレス演算のＭＡＸ値をＬ
ＭＡＸレジスタに、メモリのアドレスを３で割った結果
（１６÷３）をＩＤＸ１レジスタにそれぞれ入力する。
すなわち、ＬＭＡＸ＝３、ＩＤＸ１＝５を入力する(ス
テップ１５１）。

【０００５】プログラムの前半を示す図１１ではメモリ
への書き込みを行ない、後半を示す図１２ではメモリか
らの読み出しを行なっている。まず、前半プログラムに
おいては、ＸＢレジスタ及びＹＢレジスタに“０”を代
入(ステップ１５３）した後、ＸＢレジスタ値がＬＭＡ
Ｘ値を超えたか否かを判断し(ステップ１５４）、超え
たと判断されたときはＹアドレスを１つ進めるとともに
Ｘアドレスをクリアする(ステップ１５７、１５８）。
超えていなければＹアドレス値はそのままとする(ステ
ップ１５９）。このようにして決定したアドレスにライ
トデータを書き込む(ステップ１６３）。

【０００６】次に、Ｘアドレスを１進めた後(ステップ
１６５）、ＸＢレジスタ値がＬＭＡＸ値を超えたか否か
を判断し(ステップ１６７）、超えたと判断されたとき
はＹアドレスを１つ進めるとともにＸアドレスをクリア
する(ステップ１６９、１７３）。超えていなければＹ
アドレス値はそのままとする(ステップ１７１）。この
ようにして決定したアドレスにライトデータを書き込む
(ステップ１７５）。

【０００７】さらにＸアドレスを１進めた後(ステップ
１７７）、ＸＢレジスタ値がＬＭＡＸ値を超えたか否か
を判断し(ステップ１７９）、超えたと判断されたとき
はＹアドレスを１つ進めるとともにＸアドレスをクリア
する(ステップ１８１、１８５）。超えていなければＹ
アドレス値はそのままとする(ステップ１８３）。この
ようにして決定したアドレスにライトデータを書き込む
(ステップ１８７）。

【０００８】そして、フラグレジスタＦＢの値がＩＤＸ
１値（＝５）に達したか否かを判断し(ステップ１８
９）、達していなければＦＢ値に１を加えてＩＤＸ１値
に達するまで上記ステップ１５５〜１８７を繰り返す。
ＦＢ値がＩＤＸ１値に達したときは、最初のステップ１
５１でメモリのアドレスを３で割って余りが１出ている
ために１アドレス分プログラムを追加する必要があるこ
とから、さらにＸアドレスを１進め(ステップ１９
３）、ＸＢレジスタ値がＬＭＡＸ値を超えたか否かを判
断し(ステップ１９５）、超えたと判断されたときはＹ
アドレスを１つ進めるとともにＸアドレスをクリアする
(ステップ１９７、２０１）。超えていなければＹアド
レス値はそのままとする(ステップ１９９）。決定した
アドレスにライトデータを書き込む(ステップ２０
３）。このようにして、１６ビット分全てのワルツパタ
ーンの書き込みが終了する。

【０００９】次に後半プログラムにおいては、メモリへ
の書き込み（Ｗ）が読み出し（Ｒ）に代わっている点を
除いて前半プログラムと全く同じ操作を行う(ステップ
２０５〜２５５）。このようにして、前半で書き込んだ
メモリ内容を読み出すことにより１６ビットのワルツパ
ターンを発生するようになっている。なお、任意のアド
レスからワルツパターンを発生する場合には、読み出し
時にそのアドレスからアクセスればよい。

【００１０】

【発明が解決しようとする課題】上述したように、従来
はワルツパターンの発生をソフトウェアによっていたた
め、繰り返し単位を構成するビットパターンの繰り返し
制御が煩雑でステップ数が非常に長くなるという欠点が
あった。また、テスタのスループットが低いといった欠
点もあった。

【００１１】ところで、ワルツパターンは繰り返しのビ
ットパターンが３ビットで構成されているので、一見、
３進カウンタで実現できるように見える。しかし、常に
アドレスが「０」番地で始る場合は問題ないが、カウン
タは自走するだけでアドレスと相関がとれているわけで
はないので、途中のアドレスから始める場合どこに
“１”を立ててよいかを決定することができない。例え
ば、当該アドレスから「１００１００…」で始るパター
ンを発生したい場合、そのようになるか、「００１００
１…」になるか、さらには「１００１００…」になるか
はわからない。そのため、メモリアドレスに割り振られ
たワルツパターンにおいて、テスタに必要な任意の番地
からのワルツパターンを３進カウンタでは実現すること
はできない。このように従来のものでは、ワルツパター
ンなどの時系列方向に規則的なテストパターンを任意に
発生するには、ソフトウェアによらなければならないと
いう問題があった。

【００１２】本発明は、規則的なテストパターンに内在
する規則性を利用することによって、上述した従来技術
の欠点を解消し、任意のアドレス番地からアクセスして
もアドレス相関のとれた規則的なテストパターンを容易
に発生することが可能で、ステップ数が少なく、スルー
プットの高いパターン発生回路をハードウェアで提供す
ることにある。

【００１３】

【課題を解決するための手段】本発明は、被測定メモリ
のファンクショナル試験に使用する時系列方向に規則的
なテストパターンを発生するパターン発生回路に適用さ
れる。規則的なテストパターンを被測定メモリのＸアド
レスの最大値に相当する長さで切り取った単位をパター
ンデータとし、テストパターンの繰り返し最小単位をビ
ットパターンとしたとき、そのビットパターンの先頭ビ
ットをずらすことにより生じる複数種類のパターンデー
タを格納するＸメモリと、Ｘメモリに格納されたパター
ンデータに基づいて形成される全種類のパターンデータ
から各パターンデータを選択するためのデータを格納す
るＹメモリと、これらＸメモリ及びＹメモリの任意のア
ドレスから順次アクセスし、Ｘメモリに格納されたパタ
ーンデータに基づいて形成される全種類のパターンデー
タを、Ｙメモリに格納されたデータによって順次選択す
ると共に、その選択の順序を被測定メモリのＸアドレス
の最大値に応じて変更できるようにして、被測定メモリ
のビット数に合せた、時系列方向に規則的なテストパタ
ーンを出力する論理演算器とを備えたものである。な
お、上記したＸ、Ｙメモリは逆転してもよい。また、こ
の場合において、特に規則的なパターンを「００１００
１…００１」となるようなワルツパターンとすることが
できる。

【００１４】

【作用】規則的なパターンの繰り返し単位を構成するパ
ターンデータの先頭ビットをずらすことにより生じるビ
ットパターンの組合せ数は、繰り返し単位の長さに応じ
て決まる。例えば、繰り返し単位の長さが３ビットであ
れば３通りの組合せ、４ビットであれば４通りの組合せ
…等となる。Ｘメモリにはこれら全ての組合せを含む全
種類のパターンデータを格納する必要はない。幾つかの
パターンデータを格納しておけば、それを基にして論理
演算器によって残りのパターンデータを作成できるから
である。

【００１５】予め、規則的なパターンの繰り返し単位を
含むパターンデータの幾つかをＸメモリに格納し、また
Ｘメモリに格納されたデータに基づいて形成される全種
類のパターンデータを選択するためのデータをＹメモリ
に格納しておく。

【００１６】その上で、Ｘメモリのアドレスを順次アク
セスしていくと、Ｘメモリに格納された複数のパターン
データが出力され、その出力が論理演算器に加えられて
全ての組合せのパターンデータが形成される。その組合
せパターンデータは、Ｙメモリのアドレスをアクセスす
ることによって出力されるデータに応じて交互に選択さ
れる。このＹメモリから出力されるデータは、被測定メ
モリのＸアドレスの最大値に応じて変更できるようにし
て、組合せパターンデータの選択順序を変え、被測定メ
モリのビット数によって“１”の配列の規則性が異なる
ことになる適正で連続性のあるワルツパターンを発生で
きるようにしてある。

【００１７】従って、Ｘ、Ｙメモリの任意のアドレスか
らアクセスしてアドレスを進めていくようにしても、被
測定半導体メモリのアドレスに対応して書き込まれる規
則的なテストパターンの順序を崩すことなく、時系列方
向に規則的なテストパターンが出力される。

【００１８】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。ここでは、時系列方向に規則的なテストパターンと
してワルツパターンを例に取って説明する。

【００１９】概念構成図４はワルツパターン発生回路の概念図を示す。４１は
Ｘワルツメモリで、ワルツパターンの繰り返し単位を含
むパターンデータを格納する。先頭ビットをずらしたワ
ルツパターンを構成するビットパターンの組合せは、
「００１」、「０１０」、「１００」の３種類あるが、
この中の全部をＸワルツメモリに格納するようにして
も、あるいはこの中から２つのパターンデータを選択し
て格納するようにしてもよい。なお、パターンデータの
格納ビット数単位は被測定半導体メモリのビット数に応
じて異なり、Ｘアドレス数と等しくする。例えば、１６
（４×４）ビットメモリであれば、パターンデータは
「００１０」、「０１００」、「１００１」というよう
に４ビット単位で、また６４（８×８）ビットメモリで
あれば、「００１００１００」、「０１００１００
１」、「１００１００１０」、…というように８ビット
単位で格納する。

【００２０】４２はＹワルツメモリで、Ｘワルツメモリ
４１に格納されたパターンデータに基づいて形成される
全種類のパターンデータを選択するためのデータを格納
する。格納するビット数単位はＸワルツメモリ１１と同
じにする。４３は論理演算器で、Ｘワルツメモリ４１及
びＹワルツメモリ４２を任意のＸ、Ｙアドレスから順次
アクセスし、Ｘワルツメモリ１１から出力されるパター
ンデータから全種類の組合せパターンデータを形成す
る。もっともＸワルツメモリ４１に全種類の組合せパタ
ーンデータを格納するようにした場合には、改めて形成
する必要はない。論理演算器４３内で形成される全種類
の組合せパターンデータを、Ｙワルツメモリ４２から出
力されるデータによって順次選択して繋いでいくことに
より、アドレス相関のとれた規則的なテストパターンが
出力される。

【００２１】基本構成次に、図１及び図２を用いて上述したワルツパターン発
生回路の基本構成例を、４×４ビットメモリの適用例に
ついて説明する。４×４ビットメモリの内容は図３
（Ａ）に示したものと同じで、先頭は「００１…」で始
る。

【００２２】まず、本発明の前提となる規則的なテスト
パターンに内在する規則性について、説明する。図５
（Ａ）〜（Ｌ）は、１６ビット及び６４ビットの２種類
のメモリを例にとった、ワルツパターンの種類を示す説
明図である。これらの図を見るとわかるように、ビット
パターンの相隣る“１”を結ぶ線の向きに規則性があ
り、結線の向きはＸ−ＹリンクであるとＹ−Ｘリンクで
あるとを問わず、ＸアドレスのＭＡＸ値であるＬＭＡＸ
によって決まる。すなわち、ＬＭＡＸ＝ＥＶＥＮのとき
は上記結線は右上から左下に流れ、ＬＭＡＸ＝ＯＤＤの
ときは上記結線は左上から右下に流れるようになる。こ
こで、ＥＶＥＮとはＬＭＡＸレジスタに格納される
“１”が立っているビット数が偶数であることを意味し
（ＬＭＡＸ＝３であれば「０１１」となる）、ＯＤＤと
は同じく“１”が立っているビット数が奇数であること
を意味する（ＬＭＡＸ＝７であれば「１１１」とな
る）。このようにＥＶＥＮかＯＤＤかで相隣る“１”の
結線の向きが反対向きになるということから、次のこと
が言える。４×４ビットメモリのときは、Ｙアドレスの
１番地と２番地にあるパターンデータを入れ替えると結
線の向きが反対向きになり（図５（Ａ）参照）、同様に
８×８ビットメモリのときは、Ｙアドレスの１番地と２
番地、４番地と５番地、及び７番地と８番地（８番地は
実際は存在しないので仮想番地である）にあるパターン
データをそれぞれ入れ替えると結線の向きが反対向きに
なる（図５（Ｂ）参照）。従って、ＥＶＥＮかＯＤＤで
パターンデータの選択を変更できるようにすればメモリ
の大きさに応じたワルツパターンを作成できることにな
る。すなわち、ＥＶＥＮを選択したときは４×４ビット
メモリの、ＯＤＤを選択したときは８×８ビットメモリ
のワルツパターンを形成することが可能なる。

【００２３】さて、１１はＸワルツメモリで、パターン
データは付表の通り３種類の組合せ全てを直列４ビット
構成で格納して、出力は並列３ビット構成（Ｄ₀〜Ｄ₂）
とする。１２はＹワルツメモリで、パターン選択データ
は付表の通り２種類、直列４ビット構成で格納して、出
力は並列２ビット構成（Ｄ₀〜Ｄ₁）とする。

【００２４】１３はマルチプレクサで、選択信号ａ、ｂ
に応じてＸワルツメモリ１１の出力Ｄ₀〜Ｄ₂から一つを
選択してＱ端子から出力する。

【００２５】１４、１５はバイナリデコーダで、Ｙワル
ツメモリ１２の出力Ｄ₀〜Ｄ₁を共通入力とし、ＥＶＥＮ
／ＯＤＤ信号に応じてゲート１６から出力されるイネー
ブル信号により、いずれか一方のデコーダが選択され、
選択されたデコード出力を出す。ここに、バイナリデコ
ーダ１４、１５の出力はマルチプレクサ１３に接続され
て選択信号ａ、ｂとなるが、デコーダ１４の出力Ｑ₁、
Ｑ₂と、デコーダ１５の出力Ｑ₁₁、Ｑ₁₂とでは選択信号
ａ、ｂへの接続を逆にしている。すなわち、ＥＶＥＮ／
ＯＤＤ信号によりマルチプレクサ１３で選択するＸワル
ツメモリ１１からのパターンデータの組合せ順序を変え
られるようにしてある。本例はメモリが４×４ビット構
成であるからＥＶＥＮ信号を入力するが、例えば８×８
ビットのような場合にはＯＤＤ信号を入力する。上述し
たマルチプレクサ１３、バイナリデコーダ１４、１５で
本発明の論理演算器が構成される。

【００２６】図２は上述したワルツパターン発生回路の
各部のタイミングチャートを示す。Ｘ、Ｙアドレス指定
は、本例ではＸアドレスの全指定が終わったらＹアドレ
スを１インクリメントして、またＸアドレスを指定して
いくというアドレッシング方式を取っている（以下、Ｘ
−Ｙリンクという）。なお、これに対してＹアドレスの
全指定が終わったらＸアドレスを１インクリメントし
て、またＹアドレスを指定していくというアドレッシン
グ方式を取る場合もある（これを以下、Ｙ−Ｘリンクと
いう）。図示するようなＸ−Ｙリンクに沿うアドレス指
定により、Ｘワルツメモリ１１に格納されたパターンデ
ータが、Ｙワルツメモリ１２のデータによって４ビット
単位で切り替えられ、その結果マルチプレクサ４３の出
力Ｑからはワルツパターン「００１００１００１…００
１」が出力される。このように、アドレスに対応したビ
ットデータがＸワルツメモリ１１に格納され、その読み
出し順序をＹワルツメモリ１２に格納したデータによっ
て任意に組合せることができるようにしたので、任意の
アドレスを指定した場合でも、その指定したアドレスに
対応するビットから始るワルツパターンを発生すること
ができる。

【００２７】具体的構成次に本実施例のさらに具体的な説明を図６〜図１０を用
いて説明する。ここでも、４×４ビットメモリについて
説明し、そのワルツパターンは図３（Ａ）に示したもの
と同じで、先頭は「００１…」で始ることとする。図６
は全体構成図、図７はその論理演算器の詳細構成図であ
る。６３はＸワルツメモリ、６４はＹワルツメモリであ
る。Ｘワルツメモリ６３には、３種類全部ではなく、２
種類のパターンデータを格納する。このようにすればメ
モリ資源の有効利用を図ると共に、Ｙワルツメモリと同
じにしてＸ−ＹリンクとＹ−Ｘリンクとの切り替えを可
能とするからである。Ｙワルツメモリ６４には、全種類
のパターンデータを選択するためのデータを格納する
が、ここではＸワルツメモリ６３と同一のデータを格納
することにより相互に逆転使用できるようにする。これ
らのデータは、書き込み時はＡＤＤＲＳＥＬ（アドレス
選択）によりマルチプレクサ６１、６２で選択されたＣ
ＰＵＸＡＤＤＲ（ＣＰＵＸアドレス）またはＣＰＵＹ
ＡＤＤＲ（ＣＰＵＹアドレス）により、ＣＰＵＤＡＴ
Ａ（ＣＰＵＸＤＡＴＡ、ＣＰＵＹＤＡＴＡ）が書き込ま
れる。また、読み出し時はＸアドレスまたはＹアドレス
によりアクセスされる。

【００２８】６５はマルチプレクサで、ＭＯＤＥ１すな
わちＸ−ＹリンクまたはＹ−Ｘリンクのいずれかを選択
するモードに応じて、次段のバイナリデコーダ６６また
はモードデコーダ６７にＸワルツメモリ６３またはＹワ
ルツメモリ６４のデータを振分ける。すなわち、Ｘ、Ｙ
のデータの入れ替えを行うことにより、ワルツパターン
発生のアドレッシングをＸ−ＹリンクまたはＹ−Ｘリン
クに切り替えられるようにしている。

【００２９】バイナリデコーダ６６は、Ｘワルツメモリ
６３またはＹワルツメモリ６４の２種類のデータからパ
ターンデータの全ての組合せ、すなわち４×４ビットメ
モリのワルツパターンの場合の組合せ数である３種類の
パターンデータを形成する。最終段のマルチプレクサ６
８は、バイナリデコーダ６６から出力される３種類（一
般的にはｎ種類）の並列パターンデータを、セレクト信
号Ｓｍに応じて直列４ビット構成単位で順次選択して出
力端子Ｑより出力してワルツパターンを形成する。セレ
クト信号Ｓｍは２種類あり、モードデコーダ６７から入
力される一方のセレクト信号はメモリビット数に応じた
ワルツパターンを選択発生するもので、ＭＯＤＥ３から
の他方のセレクト信号はワルツパターンの先頭ビットを
どこから始めるかを決めるものである。すなわち、「０
０１０…」、「０１００…」、「１００１…」の種類の
いずれかを選択する信号である。

【００３０】モードデコーダ６７はＹワルツメモリ６４
またはＸワルツメモリ６３に格納されているデータを、
ＭＯＤＥ２すなわちＥＶＥＮ／ＯＤＤ選択信号に応じ
て、マルチプレクサ６８のセレクト端子に入れ替え入力
し、メモリビット数に応じたワルツパターンを選択す
る。

【００３１】論理演算器の詳細構成を示した図７に示す
ように、マルチプレクサ６５はＸ−Ｙリンクモードが
“０”のとき、すなわちＸ−Ｙリンクのとき、Ｘワルツ
メモリのデータＸＷＴＡ、ＸＷＴＢを次段のバイナリデ
コーダ６６にパターンデータとして導き、Ｙワルツメモ
リのデータＹＷＴＡ、ＹＷＴＢをモードデコーダ６７に
パターン選択データとして導き、Ｘ−ＹリンクＭＯＤＥ
が“１”のとき、すなわちＹ−Ｘリンクのとき、Ｙワル
ツメモリのデータＹＷＴＡ、ＹＷＴＢを次段のバイナリ
デコーダ６６に、ＸワルツメモリのデータＸＷＴＡ、Ｘ
ＷＴＢをモードデコーダ６７に導く（図８（Ａ）参
照）。

【００３２】バイナリデコーダ６６はこれに入力された
並列２ビット構成のパターンデータから並列３ビット構
成の全パターンデータを形成して出力Ｑ₀、Ｑ₁、Ｑ₂を
出す（図８（Ｂ）参照）。また、モードデコーダ６７
は、入力を共通にするが出力は２つの回路Ｅ₀とＥ₁に分
れており、これに入力された並列２ビット構成のデータ
を、ＥＶＥＮ／ＯＤＤモードがＥＶＥＮすなわち“０”
のとき、回路Ｅ₁が付勢されて出力Ｑ₁₁、Ｑ₁₂を出し、
ＯＤＤすなわち“１”のとき、回路Ｅ₀が付勢されて出
力Ｑ₀₁、Ｑ₀₂を出す。これらの出力は最終段のマルチプ
レクサ６８の一方のセレクト端子Ｓ₀、Ｓ₁に加えられ
る。他方のセレクト端子Ｓ₂、Ｓ₃にはワルツパターンの
先頭ビットを変えてパターンの種類を選択するための選
択信号ＦＰ₀、ＦＰ₁が加えられる（図８(Ｃ)）。パター
ンの種類ＦＰ２０は「００１」を、ＦＰ２１は「０１
０」を、ＦＰ２２は「１００」をそれぞれ意味する。

【００３３】バイナリデコーダ６６からのパターンデー
タが入力される最終段のマルチプレクサ６８は、ＥＶＥ
ＮとＯＤＤに応じてパターンデータを４ビット単位で時
系列につなぎ合せ所定のワルツパターンを発生する（図
８（Ｄ）、（Ｅ））。

【００３４】次に、上記のような構成における回路動作
を図９を用いて説明する。まず、Ｘワルツメモリ６３、
Ｙワルツメモリ６４にデータを書き込む。このときのＣ
ＰＵＸＡＤＤＲ、およびＣＰＵＹＡＤＤＲのアドレッシ
ングは任意であるが、ここではその後、行なわれる読み
出し用のＸ、Ｙのアドレッシングと同じＸ−Ｙリンク方
式で行なっている。すなわち、Ｘ方向は「０１２３０１
２３…」というように４ビット単位で繰り返し進めてい
く一方、Ｙ方向は「００００１１１１…」というように
４ビット単位で１番地づつインクリメントしていく。

【００３５】ここに確認の意味も含めて、あらためて各
種の設定モードを記しておく。ＭＯＤＥ１はＸ−Ｙリン
クモード、ＭＯＤＥ２はＥＶＥＮモード、ＭＯＤＥ３は
ワルツパターンが「００１…」から始るＦＰ２０モード
である。

【００３６】さて、読み出し時は、バイナリデコーダ６
６の入力Ａ、ＢにはＸワルツメモリ６３のＸアドレス出
力が加えられる。モードデコーダ６７の入力Ａ、Ｂには
Ｙワルツメモリ６４のＹアドレス出力が加えられる。

【００３７】最初の４アドレス（Ｘ０１２３）（Ｙ００００）では、マルチプレクサ６８の出力は、
モードデコーダ６７によりバイナリデコーダ６６のＱ₂
の出力「００１０」を選択する。

【００３８】つぎの４アドレス（Ｘ０１２３）（Ｙ１１１１）ではＱ₁の出力「０１００」を選択す
る。

【００３９】つづく４アドレス（Ｘ０１２３）（Ｙ１１１１）ではＱ₀の出力「１００１」を選択す
るというように、Ｘワルツメモリ６３に格納されたパタ
ーンデータを順次切り替えていくことにより、所望のワ
ルツパターンが得られる。このワルツパターンはＸとＹ
のアドレス関数となっているから、任意のアドレスから
のワルツパターンの発生も可能となる。

【００４０】このように本実施例のパターン発生回路を
用いたワルツパターン発生のために必要とされるソフト
ウェアプログラムは、図１０に示すように、繰り返し単
位を構成するビットパターンの繰り返し制御を行う必要
がなくなるので、書き込み、読み出しの総ステップ数
(ステップ１０１〜１３１）が大幅に低減できるように
なる。すなわち、既述したように、従来のソフトウェア
方式によれば、メモリアドレスをＬＭＡＸ値の３で割っ
てＩＤＸ１レジスタに書き込まなければならず、しかも
３で割って余りが出るとその分のプログラムを追加しな
ければならないのに対して（図１１、図１２参照）、Ｉ
ＤＸ１にメモリアドレスを書き込むだけでよくなる。か
くして、ユーザはメモリのアドレスさえ書き込めば、パ
ターンの数を全く気にせずにプログラミングできる。

【００４１】なお、本実施例では規則的なパターンとし
てワルツパターンの例について説明したが、本発明はこ
れに限定されるものではなく、規則的なパターンであれ
ば、いずれにも適用できる。また、メモリビット数も１
６、６４ビットに限られないことは勿論であり、１Ｍ、
６４Ｍビットなどにも適用できる。

【００４２】

【発明の効果】本発明によれば、従来ソフトウェアによ
っていた規則的なテストパターンの発生を、ハードウェ
アに置き換えるようにしたので、プログラムのステップ
数を少なくし、スループットを高めることができる。ま
た、テストパターンの規則性に着目してアドレス関数と
してパターンを発生できるようにしたので、任意のアド
レス番地からアクセスしても時系列方向に規則的なテス
トパターンを発生することができる。

【図面の簡単な説明】

【図１】本実施例によるパターン発生回路の基本構成
図。

【図２】図１の基本回路の動作を示す各部のタイミング
テーブル図。

【図３】４×４ビットメモリおよび８×８ビットメモリ
に適用されるワルツパターン例の説明図。

【図４】本発明のパターン発生回路の概念図。

【図５】４×４ビットメモリおよび８×８ビットメモリ
に適用したＸ−ＹまたはＹ−Ｘリンク方式による各種ワ
ルツパターンの説明図。

【図６】本実施例によるパターン発生回路の具体的構成
図。

【図７】図６の具体的回路の論理演算器の詳細図。

【図８】図７の回路要素の論理値表を示す図。

【図９】図６の回路のタイミングチャート。

【図１０】本実施例によるワルツパターンを使用したプ
ログラムチャート。

【図１１】従来例によるワルツパターンを使用した書き
込み部のプログラムチャート。

【図１２】従来例によるワルツパターンを使用した読み
出し部のプログラムチャート。

【符号の説明】

１１Ｘワルツメモリ１２Ｙワルツメモリ１３マルチプレクサ１４バイナリデコーダ１５バイナリデコーダ１６選択ゲート

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 G06F 12/16 G01R 31/28 - 31/30

Claims

(57)【特許請求の範囲】

【請求項１】被測定メモリのファンクショナル試験に
使用する時系列方向に規則的なテストパターンを発生す
るパターン発生回路において、前記規則的なテストパターンを前記被測定メモリのＸア
ドレスの最大値に相当する長さで切り取った単位をパタ
ーンデータとし、前記テストパターンの繰り返し最小単
位をビットパターンとしたとき、そのビットパターンの
先頭ビットをずらすことにより生じる複数種類のパター
ンデータを格納するＸメモリと、前記Ｘメモリに格納されたパターンデータに基づいて形
成される全種類のパターンデータから各パターンデータ
を選択するためのデータを格納するＹメモリと、これらＸメモリ及びＹメモリの任意のアドレスから順次
アクセスし、Ｘメモリに格納されたパターンデータに基
づいて形成される全種類のパターンデータを、Ｙメモリ
に格納されたデータによって順次選択すると共に、その
選択の順序を前記被測定メモリのＸアドレスの最大値に
応じて変更できるようにして、前記被測定メモリのビッ
ト数に合せた、時系列方向に規則的なテストパターンを
出力する論理演算器とを備えたことを特徴とするパター
ン発生回路。
【請求項２】前記規則的なパターンが「００１００１
…００１」となるようなワルツパターンであることを特
徴とする請求項１に記載のパターン発生回路。