JPH06124586A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06124586A JPH06124586A JP4270079A JP27007992A JPH06124586A JP H06124586 A JPH06124586 A JP H06124586A JP 4270079 A JP4270079 A JP 4270079A JP 27007992 A JP27007992 A JP 27007992A JP H06124586 A JPH06124586 A JP H06124586A
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Abstract
(57)【要約】 （修正有）
【目的】シリアル出力データバスに対するデータ転送レ
ートを高速化する半導体記憶装置の提供。 【構成】ロウアドレス１０４とカラムアドレス１０３で
データの読み書きするメモリセル・アレイ１と、モリセ
ル・アレイ１のデータ２０１格納用データ・レジスタ２
と、転送開始アドレス１０５をロードして出力するアド
レス・レジスタ３と、カウンタイネーブル３０４／３０
５が許可状態の時のシフトクロック信号３０３のアクテ
ィブ・エッジでインクリメントするアドレス・カウンタ
９／１０と、メモリセル・アレイ１内のカラム・アドレ
スが偶数のデータから、１データを出力するセレクタ７
と、メモリセル・アレイ１内のカラム・アドレスが奇数
のデータから、１データを出力するセレクタ８と、分周
回路６より出力されるカウンタイネーブル３０４によ
り、セレクタ７，８の出力を交互にシリアル出力データ
バス１０２に出力するセレクタ１１とを備える。
ートを高速化する半導体記憶装置の提供。 【構成】ロウアドレス１０４とカラムアドレス１０３で
データの読み書きするメモリセル・アレイ１と、モリセ
ル・アレイ１のデータ２０１格納用データ・レジスタ２
と、転送開始アドレス１０５をロードして出力するアド
レス・レジスタ３と、カウンタイネーブル３０４／３０
５が許可状態の時のシフトクロック信号３０３のアクテ
ィブ・エッジでインクリメントするアドレス・カウンタ
９／１０と、メモリセル・アレイ１内のカラム・アドレ
スが偶数のデータから、１データを出力するセレクタ７
と、メモリセル・アレイ１内のカラム・アドレスが奇数
のデータから、１データを出力するセレクタ８と、分周
回路６より出力されるカウンタイネーブル３０４によ
り、セレクタ７，８の出力を交互にシリアル出力データ
バス１０２に出力するセレクタ１１とを備える。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にシリアルデータ端子を有し、ランダムアクセス・メ
モリとして機能する画像用の半導体記憶装置に関する。
特にシリアルデータ端子を有し、ランダムアクセス・メ
モリとして機能する画像用の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の、この種の画像用の半導体記憶装
置は、図４に一例のブロック図が示されるように、ロウ
アドレス１０４により特定されたデータ列から、カラム
アドレス１０３により特定されたメモリセルのデータ
を、ランダムアクセス・データバース１０１より読み書
きを行うメモリセル・アレイ１と、ロウアドレス１０４
により特定されたメモリセル・アレイ１のデータ列のデ
ータを、データ転送ストローブ３０２によりロードする
データ・レジスタ２と、転送開始アドレス１０５をロー
ドイネーブル３０１によりロードして格納するアドレス
・レジスタ３と、データ転送ストローブ３０２により、
アドレス・レジスタ３に設定されている転送開始アドレ
スをロードし、シフトクロック３０３によりインクリメ
ントするアドレス・カウンタ４と、アドレス・カウンタ
４の出力アドレス２０４により、データ・レジスタ２に
格納されているデータを特定してシリアル出力データバ
ス１０２に出力するセレクタ５とを備えて構成される。
また、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）およ
び（ｌ）は、従来の半導体記憶装置において、ロウアド
レス１０４により特定されたメモリセル・アレイ１の任
意のデータ列をデータ・レジスタ２に転送し、シリアル
出力データバス１０２より出力する場合の動作を示すタ
イミング図である。
置は、図４に一例のブロック図が示されるように、ロウ
アドレス１０４により特定されたデータ列から、カラム
アドレス１０３により特定されたメモリセルのデータ
を、ランダムアクセス・データバース１０１より読み書
きを行うメモリセル・アレイ１と、ロウアドレス１０４
により特定されたメモリセル・アレイ１のデータ列のデ
ータを、データ転送ストローブ３０２によりロードする
データ・レジスタ２と、転送開始アドレス１０５をロー
ドイネーブル３０１によりロードして格納するアドレス
・レジスタ３と、データ転送ストローブ３０２により、
アドレス・レジスタ３に設定されている転送開始アドレ
スをロードし、シフトクロック３０３によりインクリメ
ントするアドレス・カウンタ４と、アドレス・カウンタ
４の出力アドレス２０４により、データ・レジスタ２に
格納されているデータを特定してシリアル出力データバ
ス１０２に出力するセレクタ５とを備えて構成される。
また、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）およ
び（ｌ）は、従来の半導体記憶装置において、ロウアド
レス１０４により特定されたメモリセル・アレイ１の任
意のデータ列をデータ・レジスタ２に転送し、シリアル
出力データバス１０２より出力する場合の動作を示すタ
イミング図である。
【０００３】次に、図４および図５を参照して動作につ
いて説明する。図５において、時刻Ｔ0 でデータ転送ス
トローブ３０２をアクティブとした後に、時刻Ｔ1 にお
いてロウアドレス１０４が確定されると、転送バス２０
１に特定されたデータ列のデタが出力され、時刻Ｔ2 に
おいてデータ転送ストローブ３０２をインアクティブに
変化させると、データ・レジスタ２に特定されたメモリ
セル・アレイ１のデータ列が転送される。次に時刻Ｔ3
において、シフトクロック３０３がアクティブになる
と、アドレス・カウンタ４に、アドレス・レジスタ３に
保持されていた転送開始アドレスｎがロードされ、セレ
クタ５においては、データ・レジスタ２に格納されてい
るデータから、アドレス・カウンタ４より出力されるア
ドレスｎのデータＤn+0 が選択されて、シリアル出力デ
ータバス１０２上に出力される。
いて説明する。図５において、時刻Ｔ0 でデータ転送ス
トローブ３０２をアクティブとした後に、時刻Ｔ1 にお
いてロウアドレス１０４が確定されると、転送バス２０
１に特定されたデータ列のデタが出力され、時刻Ｔ2 に
おいてデータ転送ストローブ３０２をインアクティブに
変化させると、データ・レジスタ２に特定されたメモリ
セル・アレイ１のデータ列が転送される。次に時刻Ｔ3
において、シフトクロック３０３がアクティブになる
と、アドレス・カウンタ４に、アドレス・レジスタ３に
保持されていた転送開始アドレスｎがロードされ、セレ
クタ５においては、データ・レジスタ２に格納されてい
るデータから、アドレス・カウンタ４より出力されるア
ドレスｎのデータＤn+0 が選択されて、シリアル出力デ
ータバス１０２上に出力される。
【０００４】時刻Ｔ4 においてシフト・クロック３０３
がアクティブになると、アドレス・カウンタ４はインク
リメントされ、アドレス・カウンタ４の出力はｎ＋１と
なり、セレクタ５においては、データ・レジスタ２に格
納されているデータからアドレスｎ＋１のデータＤn+1
が選択されて、シリアル出力データバス１０２上に出力
される。時刻Ｔ5 においてシフトクロック３０３がアク
ティブになると、時刻Ｔ4 における場合と同様に、アド
レス・カウンタ４はインクリメントされ、アドレス・カ
ウンタ４の出力はｎ＋２となり、セレクタ５において
は、アドレスｎ＋２のデータＤn+2 が選択されて、シリ
アル出力データバス１０２上に出力される。そして時刻
Ｔ5 以降においては、シフトクロック３０３のアクティ
ブ・エッジごとに、前述の動作が繰返して行われること
により、メモリセル・アレイ１より出力されるデータ
が、順次シフトクロック３０３の１周期ごとにシリアル
出力データバス１０２上に出力される。
がアクティブになると、アドレス・カウンタ４はインク
リメントされ、アドレス・カウンタ４の出力はｎ＋１と
なり、セレクタ５においては、データ・レジスタ２に格
納されているデータからアドレスｎ＋１のデータＤn+1
が選択されて、シリアル出力データバス１０２上に出力
される。時刻Ｔ5 においてシフトクロック３０３がアク
ティブになると、時刻Ｔ4 における場合と同様に、アド
レス・カウンタ４はインクリメントされ、アドレス・カ
ウンタ４の出力はｎ＋２となり、セレクタ５において
は、アドレスｎ＋２のデータＤn+2 が選択されて、シリ
アル出力データバス１０２上に出力される。そして時刻
Ｔ5 以降においては、シフトクロック３０３のアクティ
ブ・エッジごとに、前述の動作が繰返して行われること
により、メモリセル・アレイ１より出力されるデータ
が、順次シフトクロック３０３の１周期ごとにシリアル
出力データバス１０２上に出力される。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、単一のアドレス・カウンタの出力
アドレスから、データ・レジスタのデータを選択してシ
リアル出力データバス上に出力しているために、シフト
クロック１周期内の時間でデータ・レジスタに格納され
ているデータ列から１データを選択し、シリアル出力デ
ータバス上に出力する必要があるため、シフトクロック
周波数の高速化が困難になるという欠点がある。
記憶装置においては、単一のアドレス・カウンタの出力
アドレスから、データ・レジスタのデータを選択してシ
リアル出力データバス上に出力しているために、シフト
クロック１周期内の時間でデータ・レジスタに格納され
ているデータ列から１データを選択し、シリアル出力デ
ータバス上に出力する必要があるため、シフトクロック
周波数の高速化が困難になるという欠点がある。
【０００６】
【課題を解決するための手段】本発明の半導体記憶装置
は、ロウアドレスを入力して、内蔵されるメモリセル・
アレイにおける複数のデータ列の内より、当該ロウアド
レスに対応する１データ列を特定し、更にカラム・アド
レスを入力して、前記１データ列における任意の１デー
タを特定することにより、前記メモリセル・アレイ内に
格納されている任意のデータ列を特定して、ランダムア
クセス・データバスから読出しならびに書込みを行う画
像用の半導体記憶装置において、前記ロウアドレスを介
して特定され、前記メモリセル・アレイより出力される
データ列を、データ転送ストローブ信号入力により一時
的に格納するデータ・レジスタと、前記データ・レジス
タに格納されているデータ列の内、前記メモリセル・ア
レイ内における奇数のカラム・アドレスならびに偶数の
カラム・アドレスのそれぞれに対応する１データを特定
する第１のセレクタと、前記第１のセレクタより出力さ
れるデータを選択して、所定のシリアル出力データバス
上に出力する第２のセレクタと、前記データ転送ストロ
ーブ信号を介して、シフトクロック信号入力に同期して
カウンタの初期値をロードし、イネーブル信号が許可状
態にある時に、シフトクロック信号入力に同期してイン
クリメントし、前記第１のセレクタにおいて特定される
データのアドレスを出力するアドレス・カウンタと、前
記シフトクロック信号を２分周することにより、前記ア
ドレス・カウンタを、シフトクロック信号に同期して交
互にインクリメントさせるための二つのイネーブル信号
を生成して出力する分周回路と、前記第１および第２の
アドレス・カウンタにロードされるアドレスを格納する
アドレス・レジスタとを備えて構成され、前記データ・
レジスタに格納されているデータ列を、前記第１のセレ
クタにより、前記シフトクロック信号の２周期の時間で
読出しを行うとともに、前記シフトクロック信号の２周
期でインクリメントするアドレス・カウンタと、前記シ
フトクロック信号１周期ごとに第１のセレクタの出力デ
ータを選択する第２のセレクタにより、前記データ・レ
ジスタに格納されているデータ列を、スタート・アドレ
ス・レジスタに設定されたアドレスから、１シフトクロ
ックごとに順次前記シリアル出力データバスより出力さ
せるように機能することを特徴としている。
は、ロウアドレスを入力して、内蔵されるメモリセル・
アレイにおける複数のデータ列の内より、当該ロウアド
レスに対応する１データ列を特定し、更にカラム・アド
レスを入力して、前記１データ列における任意の１デー
タを特定することにより、前記メモリセル・アレイ内に
格納されている任意のデータ列を特定して、ランダムア
クセス・データバスから読出しならびに書込みを行う画
像用の半導体記憶装置において、前記ロウアドレスを介
して特定され、前記メモリセル・アレイより出力される
データ列を、データ転送ストローブ信号入力により一時
的に格納するデータ・レジスタと、前記データ・レジス
タに格納されているデータ列の内、前記メモリセル・ア
レイ内における奇数のカラム・アドレスならびに偶数の
カラム・アドレスのそれぞれに対応する１データを特定
する第１のセレクタと、前記第１のセレクタより出力さ
れるデータを選択して、所定のシリアル出力データバス
上に出力する第２のセレクタと、前記データ転送ストロ
ーブ信号を介して、シフトクロック信号入力に同期して
カウンタの初期値をロードし、イネーブル信号が許可状
態にある時に、シフトクロック信号入力に同期してイン
クリメントし、前記第１のセレクタにおいて特定される
データのアドレスを出力するアドレス・カウンタと、前
記シフトクロック信号を２分周することにより、前記ア
ドレス・カウンタを、シフトクロック信号に同期して交
互にインクリメントさせるための二つのイネーブル信号
を生成して出力する分周回路と、前記第１および第２の
アドレス・カウンタにロードされるアドレスを格納する
アドレス・レジスタとを備えて構成され、前記データ・
レジスタに格納されているデータ列を、前記第１のセレ
クタにより、前記シフトクロック信号の２周期の時間で
読出しを行うとともに、前記シフトクロック信号の２周
期でインクリメントするアドレス・カウンタと、前記シ
フトクロック信号１周期ごとに第１のセレクタの出力デ
ータを選択する第２のセレクタにより、前記データ・レ
ジスタに格納されているデータ列を、スタート・アドレ
ス・レジスタに設定されたアドレスから、１シフトクロ
ックごとに順次前記シリアル出力データバスより出力さ
せるように機能することを特徴としている。
【０００７】なお、前記第１のセレクタは、前記データ
・レジスタに格納されているデータ列の内、前記メモリ
セル・アレイ内におけるカラム・アドレスが偶数アドレ
スであるデータから１データを特定する第３のセレクタ
と、前記メモリセル・アレイ内におけるカラム・アドレ
スが奇数アドレスであるデータから１データを特定する
第４のセレクタとにより構成してもよく、また前記アド
レス・カウンタは、前記第３のセレクタにおいて特定さ
れるデータのアドレスを出力する第１のアドレス・カウ
ンタと、前記第４のセレクタにおいて特定されるデータ
のアドレスを出力する第２のアドレス・カウンタとによ
り構成してもよい。
・レジスタに格納されているデータ列の内、前記メモリ
セル・アレイ内におけるカラム・アドレスが偶数アドレ
スであるデータから１データを特定する第３のセレクタ
と、前記メモリセル・アレイ内におけるカラム・アドレ
スが奇数アドレスであるデータから１データを特定する
第４のセレクタとにより構成してもよく、また前記アド
レス・カウンタは、前記第３のセレクタにおいて特定さ
れるデータのアドレスを出力する第１のアドレス・カウ
ンタと、前記第４のセレクタにおいて特定されるデータ
のアドレスを出力する第２のアドレス・カウンタとによ
り構成してもよい。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、ロウアド
レス１０４により特定されたデータ列から、カラムアド
レス１０３により特定されたメモリセルのデータを、ラ
ンダムアクセス・データバース１０１より読み書きを行
うメモリセル・アレイ１と、ロウアドレス１０４により
特定されたメモリセル・アレイ１のデータ列のデータ２
０１を、データ転送ストローブ信号３０２により一時的
に格納するデータ・レジスタ２と、データ・レジスタ２
に格納されているデータ列の転送開始アドレス１０５
を、ロードイネーブル３０１によりロードして出力する
アドレス・レジスタ３と、データ転送ストローブ信号３
０２がアクティブからインアクティブに変化した直後の
シフトクロック信号３０３のアクティブ・エッジにおけ
るアドレス・レジスタ３の出力アドレス２０３の最下位
ビットの値により、１シフトクロックごとに交互に有効
となる２本のカウンタイネーブル３０４および３０５
を、シフトクロック３０３を２分周することにより生成
する分周回路６と、データ転送ストローブ信号３０２が
インアクティブになった直後のシフトクロック信号３０
３のアクティブ・エッジにおけるアドレス・レジスタ３
の出力アドレス２０３の最下位ビットを除いたアドレス
をロードし、カウンタイネーブル３０４が許可状態の時
のシフトクロック信号３０３のアクティブ・エッジでイ
ンクリメントするアドレス・カウンタ９と、データ転送
ストローブ信号３０２がインアクティブになった直後の
シフトクロック信号３０３のアクティブ・エッジにおけ
るアドレス・レジスタ３の出力アドレス２０３の最下位
ビットを除いたアドレスをロードし、カウンタイネーブ
ル３０５が許可状態の時のシフトクロック信号３０３の
アクティブ・エッジでインクリメントするアドレス・カ
ウンタ１０と、データ・レジスタ２に格納されたデータ
列の内、メモリセル・アレイ１内におけるカラム・アド
レスが偶数のデータから、アドレス・カウンタ１０の出
力アドレス２０６により、１データを選択して出力する
セレクタ７と、データ・レジスタ２に格納されたデータ
列の内、メモリセル・アレイ１内におけるカラム・アド
レスが奇数のデータから、アドレス・カウンタ９の出力
アドレス２０５により、１データを選択して出力するセ
レクタ８と、分周回路６より出力されるカウンタイネー
ブル３０４により、セレクタ７の出力２０７と、セレク
タ８の出力２０８を交互に選択して、シリアル出力デー
タバス１０２に出力するセレクタ１１とを備えて構成さ
れる。
である。図１に示されるように、本実施例は、ロウアド
レス１０４により特定されたデータ列から、カラムアド
レス１０３により特定されたメモリセルのデータを、ラ
ンダムアクセス・データバース１０１より読み書きを行
うメモリセル・アレイ１と、ロウアドレス１０４により
特定されたメモリセル・アレイ１のデータ列のデータ２
０１を、データ転送ストローブ信号３０２により一時的
に格納するデータ・レジスタ２と、データ・レジスタ２
に格納されているデータ列の転送開始アドレス１０５
を、ロードイネーブル３０１によりロードして出力する
アドレス・レジスタ３と、データ転送ストローブ信号３
０２がアクティブからインアクティブに変化した直後の
シフトクロック信号３０３のアクティブ・エッジにおけ
るアドレス・レジスタ３の出力アドレス２０３の最下位
ビットの値により、１シフトクロックごとに交互に有効
となる２本のカウンタイネーブル３０４および３０５
を、シフトクロック３０３を２分周することにより生成
する分周回路６と、データ転送ストローブ信号３０２が
インアクティブになった直後のシフトクロック信号３０
３のアクティブ・エッジにおけるアドレス・レジスタ３
の出力アドレス２０３の最下位ビットを除いたアドレス
をロードし、カウンタイネーブル３０４が許可状態の時
のシフトクロック信号３０３のアクティブ・エッジでイ
ンクリメントするアドレス・カウンタ９と、データ転送
ストローブ信号３０２がインアクティブになった直後の
シフトクロック信号３０３のアクティブ・エッジにおけ
るアドレス・レジスタ３の出力アドレス２０３の最下位
ビットを除いたアドレスをロードし、カウンタイネーブ
ル３０５が許可状態の時のシフトクロック信号３０３の
アクティブ・エッジでインクリメントするアドレス・カ
ウンタ１０と、データ・レジスタ２に格納されたデータ
列の内、メモリセル・アレイ１内におけるカラム・アド
レスが偶数のデータから、アドレス・カウンタ１０の出
力アドレス２０６により、１データを選択して出力する
セレクタ７と、データ・レジスタ２に格納されたデータ
列の内、メモリセル・アレイ１内におけるカラム・アド
レスが奇数のデータから、アドレス・カウンタ９の出力
アドレス２０５により、１データを選択して出力するセ
レクタ８と、分周回路６より出力されるカウンタイネー
ブル３０４により、セレクタ７の出力２０７と、セレク
タ８の出力２０８を交互に選択して、シリアル出力デー
タバス１０２に出力するセレクタ１１とを備えて構成さ
れる。
【００１０】また、図２（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）および（ｌ）と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）および（ｌ）は、本実施例にお
いて、メモリセル・アレイ１から出力され、データ・レ
ジスタ２に格納されているデータ列を、シリアル出力デ
ータバス１０２上に出力する際の動作を示すタイミング
図である。この内、図２は、アドレス・レジスタ３に設
定されている転送開始アドレス１０５が偶数の場合にお
ける動作を示すタイミング図であり、図３は、アドレス
・レジスタ３に設定されている転送開始アドレス１０５
が偶数の場合における動作を示すタイミング図である。
（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、
（ｊ）、（ｋ）および（ｌ）と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）、（ｋ）および（ｌ）は、本実施例にお
いて、メモリセル・アレイ１から出力され、データ・レ
ジスタ２に格納されているデータ列を、シリアル出力デ
ータバス１０２上に出力する際の動作を示すタイミング
図である。この内、図２は、アドレス・レジスタ３に設
定されている転送開始アドレス１０５が偶数の場合にお
ける動作を示すタイミング図であり、図３は、アドレス
・レジスタ３に設定されている転送開始アドレス１０５
が偶数の場合における動作を示すタイミング図である。
【００１１】次に、図１、図２および図３の参照して本
実施例の動作について説明する。アドレス・レジスタ３
に偶数アドレスが設定された場合、図２のタイミング図
に示されるように、時刻Ｔ0 において、データ転送スト
ローブ信号３０２をアクティブにした後に、時刻Ｔ1 に
おいてロウアドレス１０４をメモリセル・アレイ１に入
力すると、メモリセル・アレイ１におけるデータ列が特
定され、転送バス２０１上に出力される。時刻Ｔ2 にお
いてデータ転送ストローブ信号３０２をインアクティブ
にすると、転送バス２０１に出力されたデータがデータ
・レジスタ２に設定される。時刻Ｔ3 においてシフトク
ロック信号３０３がアクティブになると、アドレス・カ
ウンタ９およびアドレス・カウンタ１０には、それぞれ
アドレス・レジスタ３に設定されていた転送開始アドレ
スｎがロードされ、分周回路６より出力されるカウンタ
・イネーブル３０４および３０５が、共に禁止状態に設
定される。
実施例の動作について説明する。アドレス・レジスタ３
に偶数アドレスが設定された場合、図２のタイミング図
に示されるように、時刻Ｔ0 において、データ転送スト
ローブ信号３０２をアクティブにした後に、時刻Ｔ1 に
おいてロウアドレス１０４をメモリセル・アレイ１に入
力すると、メモリセル・アレイ１におけるデータ列が特
定され、転送バス２０１上に出力される。時刻Ｔ2 にお
いてデータ転送ストローブ信号３０２をインアクティブ
にすると、転送バス２０１に出力されたデータがデータ
・レジスタ２に設定される。時刻Ｔ3 においてシフトク
ロック信号３０３がアクティブになると、アドレス・カ
ウンタ９およびアドレス・カウンタ１０には、それぞれ
アドレス・レジスタ３に設定されていた転送開始アドレ
スｎがロードされ、分周回路６より出力されるカウンタ
・イネーブル３０４および３０５が、共に禁止状態に設
定される。
【００１２】セレクタ７においては、データ・レジスタ
２に格納されているデータの内、メモリセル・アレイ１
内におけるカラム・アドレス１０３が偶数のデータか
ら、カラム・アドレスの最下位ビットを除いたアドレス
が、アドレス・カウンタ１０の出力アドレスｎと一致す
るデータＤ2nが選択されて出力される。またセレクタ８
においては、データ・レジスタ２に格納されているデー
タの内、メモリセル・アレイ１内におけるカラム・アド
レス１０３が奇数のデータから、カラム・アドレスの最
下位ビットを除いたアドレスが、アドレス・カウンタ９
の出力アドレスｎと一致するデータＤ2n+1が選択されて
出力される。セレクタ１１においては、分周回路６より
出力されるカウンタイネーブル３０４が禁止状態にある
ため、セレクタ７の出力データＤ2nが選択されて、シリ
アル出力データバス１０２上に出力される。
２に格納されているデータの内、メモリセル・アレイ１
内におけるカラム・アドレス１０３が偶数のデータか
ら、カラム・アドレスの最下位ビットを除いたアドレス
が、アドレス・カウンタ１０の出力アドレスｎと一致す
るデータＤ2nが選択されて出力される。またセレクタ８
においては、データ・レジスタ２に格納されているデー
タの内、メモリセル・アレイ１内におけるカラム・アド
レス１０３が奇数のデータから、カラム・アドレスの最
下位ビットを除いたアドレスが、アドレス・カウンタ９
の出力アドレスｎと一致するデータＤ2n+1が選択されて
出力される。セレクタ１１においては、分周回路６より
出力されるカウンタイネーブル３０４が禁止状態にある
ため、セレクタ７の出力データＤ2nが選択されて、シリ
アル出力データバス１０２上に出力される。
【００１３】時刻Ｔ4 においては、シフトクロック信号
３０３がアクティブになるが、カウンタイネーブル３０
４および３０５が禁止状態にあるため、アドレス・カウ
ンタ９および１０はインクリメントせず、これによりカ
ウンタの出力アドレス２０５および２０６が変化しない
ため、セレクタ７および８において選択されるデータ
は、時刻Ｔ3 において選択されたデータのまま変化する
ことがない。分周回路６より出力されるカウンタイネー
ブル３０４は禁止状態のまま変化せず、他方カウンタイ
ネーブル３０５は、時刻Ｔ4 直後に禁止状態から許可状
態に変化する。カウンタイネーブル３０４が禁止状態に
あるため、セレクタ１１においては、セレクタ７の出力
データ２０７が、セレクタ１１を介してシリアル出力デ
ータバス上に出力される。
３０３がアクティブになるが、カウンタイネーブル３０
４および３０５が禁止状態にあるため、アドレス・カウ
ンタ９および１０はインクリメントせず、これによりカ
ウンタの出力アドレス２０５および２０６が変化しない
ため、セレクタ７および８において選択されるデータ
は、時刻Ｔ3 において選択されたデータのまま変化する
ことがない。分周回路６より出力されるカウンタイネー
ブル３０４は禁止状態のまま変化せず、他方カウンタイ
ネーブル３０５は、時刻Ｔ4 直後に禁止状態から許可状
態に変化する。カウンタイネーブル３０４が禁止状態に
あるため、セレクタ１１においては、セレクタ７の出力
データ２０７が、セレクタ１１を介してシリアル出力デ
ータバス上に出力される。
【００１４】時刻Ｔ5 においてシフトクロック信号３０
３がアクティブになると、カウンタイネーブル３０５が
許可状態にあるため、アドレスカウンタ１０はｎからｎ
＋１にインクリメントする。アドレス・カウンタ９にお
いては、カウンタイネーブル３０４が禁止状態にあるた
め変化しない。セレクタ７においては、アドレス・カウ
ンタ１０の出力アドレス２０６がインクリメントするた
め、データ・レジスタ１に格納されているデータから、
アドレスカウンタ１０の出力アドレス２０６に対応する
データＤ2n+2が選択されて出力される。時刻Ｔ5 の直後
においては、カウンタイネーブル３０４は禁止状態から
許可状態に反転し、またカウンタイネーブル３０５は許
可状態から禁止状態に反転する。この状態においては、
カウンタイネーブル３０４が許可状態に変化するため、
セレクタ１１においては、セレクタ８の出力データＤ
2n+1が選択されて、シリアルデータ出力バス１０２上に
出力される。
３がアクティブになると、カウンタイネーブル３０５が
許可状態にあるため、アドレスカウンタ１０はｎからｎ
＋１にインクリメントする。アドレス・カウンタ９にお
いては、カウンタイネーブル３０４が禁止状態にあるた
め変化しない。セレクタ７においては、アドレス・カウ
ンタ１０の出力アドレス２０６がインクリメントするた
め、データ・レジスタ１に格納されているデータから、
アドレスカウンタ１０の出力アドレス２０６に対応する
データＤ2n+2が選択されて出力される。時刻Ｔ5 の直後
においては、カウンタイネーブル３０４は禁止状態から
許可状態に反転し、またカウンタイネーブル３０５は許
可状態から禁止状態に反転する。この状態においては、
カウンタイネーブル３０４が許可状態に変化するため、
セレクタ１１においては、セレクタ８の出力データＤ
2n+1が選択されて、シリアルデータ出力バス１０２上に
出力される。
【００１５】以降、シフトクロック３０３のアクティブ
・エッジにおいて、カウントアップ・イネーブル３０４
および３０５を反転させることにより、データ・レジス
タ２に格納されているデータを、シフトクロック３０３
に同期させてシリアル出力データバス１０２に出力す
る。アドレス・レジスタ３に奇数アドレスが設定された
場合には、図３のタイミング図に示されるように、時刻
Ｔ3 において、アドレス・カウンタ９およびアドレス・
カウンタ１０には、アドレス・レジスタ３に設定されて
いた転送開始アドレスｎがロードされ、分周回路６より
出力されるカウンタイネーブル３０４は禁止状態とな
り、またカウンタイネーブル３０５は許可状態に設定さ
れる。
・エッジにおいて、カウントアップ・イネーブル３０４
および３０５を反転させることにより、データ・レジス
タ２に格納されているデータを、シフトクロック３０３
に同期させてシリアル出力データバス１０２に出力す
る。アドレス・レジスタ３に奇数アドレスが設定された
場合には、図３のタイミング図に示されるように、時刻
Ｔ3 において、アドレス・カウンタ９およびアドレス・
カウンタ１０には、アドレス・レジスタ３に設定されて
いた転送開始アドレスｎがロードされ、分周回路６より
出力されるカウンタイネーブル３０４は禁止状態とな
り、またカウンタイネーブル３０５は許可状態に設定さ
れる。
【００１６】これにより、図２に示される偶数アドレス
が設定された場合のタイミング図としては、時刻Ｔ4 以
降と同様の動作を行う。
が設定された場合のタイミング図としては、時刻Ｔ4 以
降と同様の動作を行う。
【００１７】
【発明の効果】以上説明したように、本発明は、メモリ
セル・アレイから転送されてデータ・レジスタに格納さ
れているデータより、カラム・アドレスが奇数アドレス
のデータの中から１データを選択するセレクタと、カラ
ム・アドレスが偶数アドレスのデータの中から１データ
を選択するセレクタと、これらの二つのセレクタにより
選択されるカラム・アドレスを出力する二つのロード・
イネーブル付２進カウンタと、転送開始アドレスの最下
位ビットにより初期化され、前記二つのロード・イネー
ブル付２進カウンタと、転送開始アドレスの最下位ビッ
トにより初期化され、前記二つのカウンタのイネーブル
信号をシフトレジスタを２分周することにより生成する
分周回路と、前記二つのセレクタの出力を交互に選択す
る第３のセレクタを備えることにより、データ・レジス
タからのデータ選択を、シフトクロック信号の２周期で
２データをインターリーブさせて行い、データ読出し周
期を、シフトクロック信号の２倍の周期で行うことを可
能とすることにより、シフトクロック信号の高速化を容
易に達成することができるという効果がある。
セル・アレイから転送されてデータ・レジスタに格納さ
れているデータより、カラム・アドレスが奇数アドレス
のデータの中から１データを選択するセレクタと、カラ
ム・アドレスが偶数アドレスのデータの中から１データ
を選択するセレクタと、これらの二つのセレクタにより
選択されるカラム・アドレスを出力する二つのロード・
イネーブル付２進カウンタと、転送開始アドレスの最下
位ビットにより初期化され、前記二つのロード・イネー
ブル付２進カウンタと、転送開始アドレスの最下位ビッ
トにより初期化され、前記二つのカウンタのイネーブル
信号をシフトレジスタを２分周することにより生成する
分周回路と、前記二つのセレクタの出力を交互に選択す
る第３のセレクタを備えることにより、データ・レジス
タからのデータ選択を、シフトクロック信号の２周期で
２データをインターリーブさせて行い、データ読出し周
期を、シフトクロック信号の２倍の周期で行うことを可
能とすることにより、シフトクロック信号の高速化を容
易に達成することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作を示すタイミング図であ
る。
る。
【図３】本実施例における動作を示すタイミング図であ
る。
る。
【図４】従来例を示すブロック図である。
【図５】従来例における動作を示すタイミング図であ
る。
る。
１ メモリセル・アレイ ２ データ・レジスタ ３ アドレス・レジスタ ４、９、１０ アドレス・カウンタ ５、７、８、１１ セレクタ ６ 分周回路
Claims (2)
- 【請求項１】 ロウアドレスを入力して、内蔵されるメ
モリセル・アレイにおける複数のデータ列の内より、当
該ロウアドレスに対応する１データ列を特定し、更にカ
ラム・アドレスを入力して、前記１データ列における任
意の１データを特定することにより、前記メモリセル・
アレイ内に格納されている任意のデータ列を特定して、
ランダムアクセス・データバスから読出しならびに書込
みを行う画像用の半導体記憶装置において、 前記ロウアドレスを介して特定され、前記メモリセル・
アレイより出力されるデータ列を、データ転送ストロー
ブ信号入力により一時的に格納するデータ・レジスタ
と、 前記データ・レジスタに格納されているデータ列の内、
前記メモリセル・アレイ内における奇数のカラム・アド
レスならびに偶数のカラム・アドレスのそれぞれに対応
する１データを特定する第１のセレクタと、 前記第１のセレクタより出力されるデータを選択して、
所定のシリアル出力データバス上に出力する第２のセレ
クタと、 前記データ転送ストローブ信号を介して、シフトクロッ
ク信号入力に同期してカウンタの初期値をロードし、イ
ネーブル信号が許可状態にある時に、シフトクロック信
号入力に同期してインクリメントし、前記第１のセレク
タにおいて特定されるデータのアドレスを出力するアド
レス・カウンタと、 前記シフトクロック信号を２分周することにより、前記
アドレス・カウンタを、シフトクロック信号に同期して
交互にインクリメントさせるための二つのイネーブル信
号を生成して出力する分周回路と、 前記第１および第２のアドレス・カウンタにロードされ
るアドレスを格納するアドレス・レジスタと、 を備えて構成され、前記データ・レジスタに格納されて
いるデータ列を、前記第１のセレクタにより、前記シフ
トクロック信号の２周期の時間で読出しを行うととも
に、前記シフトクロック信号の２周期でインクリメント
するアドレス・カウンタと、前記シフトクロック信号１
周期ごとに第１のセレクタの出力データを選択する第２
のセレクタにより、前記データ・レジスタに格納されて
いるデータ列を、スタート・アドレス・レジスタに設定
されたアドレスから、１シフトクロックごとに順次前記
シリアル出力データバスより出力させるように機能する
ことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１のセレクタが、前記データ・レ
ジスタに格納されているデータ列の内、前記メモリセル
・アレイ内におけるカラム・アドレスが偶数アドレスで
あるデータから１データを特定する第３のセレクタと、
前記メモリセル・アレイ内におけるカラム・アドレスが
奇数アドレスであるデータから１データを特定する第４
のセレクタとにより構成されるとともに、前記アドレス
・カウンタが、前記第３のセレクタにおいて特定される
データのアドレスを出力する第１のアドレス・カウンタ
と、前記第４のセレクタにおいて特定されるデータのア
ドレスを出力する第２のアドレス・カウンタとにより構
成される請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270079A JPH06124586A (ja) | 1992-10-08 | 1992-10-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270079A JPH06124586A (ja) | 1992-10-08 | 1992-10-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124586A true JPH06124586A (ja) | 1994-05-06 |
Family
ID=17481241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270079A Withdrawn JPH06124586A (ja) | 1992-10-08 | 1992-10-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124586A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118729A (en) * | 1997-10-28 | 2000-09-12 | Kabushiki Kaisha Toshiba | Synchronous semiconductor memory device |
| KR100268429B1 (ko) * | 1997-03-18 | 2000-11-01 | 윤종용 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
| KR100313961B1 (ko) * | 1999-12-30 | 2001-11-15 | 박종섭 | 에스지램(ｓｇｒａｍ)의 라이트 구동장치 |
| US6636980B1 (en) * | 1999-08-19 | 2003-10-21 | International Business Machines Corporation | System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter |
-
1992
- 1992-10-08 JP JP4270079A patent/JPH06124586A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268429B1 (ko) * | 1997-03-18 | 2000-11-01 | 윤종용 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
| US6118729A (en) * | 1997-10-28 | 2000-09-12 | Kabushiki Kaisha Toshiba | Synchronous semiconductor memory device |
| US6636980B1 (en) * | 1999-08-19 | 2003-10-21 | International Business Machines Corporation | System for launching data on a bus by using first clock for alternately selecting data from two data streams and using second clock for launching data thereafter |
| KR100313961B1 (ko) * | 1999-12-30 | 2001-11-15 | 박종섭 | 에스지램(ｓｇｒａｍ)의 라이트 구동장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |