JP2915912B2 - 半導体試験装置のパターンシーケンス制御回路 - Google Patents
半導体試験装置のパターンシーケンス制御回路Info
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- JP2915912B2 JP2915912B2 JP63172973A JP17297388A JP2915912B2 JP 2915912 B2 JP2915912 B2 JP 2915912B2 JP 63172973 A JP63172973 A JP 63172973A JP 17297388 A JP17297388 A JP 17297388A JP 2915912 B2 JP2915912 B2 JP 2915912B2
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- memory
- address
- loop
- counter
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- Tests Of Electronic Circuits (AREA)
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は半導体試験装置のパターンシーケンス制御
回路に関する。
回路に関する。
「従来の技術」 従来の半導体メモリ試験用パターン発生装置は、例え
ば特公昭59−14840号公報に示すように構成されてい
た。この公報に示すように、プログラムカウンタにより
インストラクションメモリを読出し、その読出されたア
ドレス発生命令、データ発生命令によりそれぞれアドレ
スパターン、データパターンを発生すると共に読出され
た命令に従って分岐などを行っている。この公報の第５
図に示すように同一形式のパターン発生を繰返し（パタ
ーンループ）、かつそのパターンループ内でも同一形式
のパターン発生を繰返すというようにパターン発生シー
ケンス中に多重ループが含まれることがある。その場合
例えば２つのパターンループの場合には、各パターンル
ープの各繰返し回数を管理するために各ループごとにカ
ウンタ（前記公報では第３図中のインデックスカウンタ
26,33）を用いていた。
ば特公昭59−14840号公報に示すように構成されてい
た。この公報に示すように、プログラムカウンタにより
インストラクションメモリを読出し、その読出されたア
ドレス発生命令、データ発生命令によりそれぞれアドレ
スパターン、データパターンを発生すると共に読出され
た命令に従って分岐などを行っている。この公報の第５
図に示すように同一形式のパターン発生を繰返し（パタ
ーンループ）、かつそのパターンループ内でも同一形式
のパターン発生を繰返すというようにパターン発生シー
ケンス中に多重ループが含まれることがある。その場合
例えば２つのパターンループの場合には、各パターンル
ープの各繰返し回数を管理するために各ループごとにカ
ウンタ（前記公報では第３図中のインデックスカウンタ
26,33）を用いていた。
２つのパターンループを構成する場合の従来のシーケ
ンス制御回路の構成を第３図に示す。バス11からのデー
タがレジスタ12a,12bに格納され、レジスタ12a,12bのデ
ータがループ回数初期値としてループカウンタ13a,13b
にそれぞれロードされる。
ンス制御回路の構成を第３図に示す。バス11からのデー
タがレジスタ12a,12bに格納され、レジスタ12a,12bのデ
ータがループ回数初期値としてループカウンタ13a,13b
にそれぞれロードされる。
いま、例えばパターンプログラムのBB番地に、ループ
カウンタ13aを１だけカウントダウンしてCC番地へ分岐
し、ゼロフラグが立つと次の番地へ抜けるという命令が
あり、CC番地にはループカウンタ13bを１だけカウント
ダウンしてBB番地へ分岐し、ゼロフラグが立つと次の番
地へ抜けるという命令があり、パターンシーケンスにル
ープが組まれる。そのループの使用回数がループカウン
タ13a,13bにより制御される。
カウンタ13aを１だけカウントダウンしてCC番地へ分岐
し、ゼロフラグが立つと次の番地へ抜けるという命令が
あり、CC番地にはループカウンタ13bを１だけカウント
ダウンしてBB番地へ分岐し、ゼロフラグが立つと次の番
地へ抜けるという命令があり、パターンシーケンスにル
ープが組まれる。そのループの使用回数がループカウン
タ13a,13bにより制御される。
つまりこの例ではプログラムカウンタの計数値がBBに
なると、パターンプログラムのBB番地が読出され、その
時読出されたアドレス発生命令、データ発生命令に従っ
て、それぞれアドレスパターン、データパターンが発生
されると共に、ループカウンタ13aを１だけカウントダ
ウンし、かつプログラムカウンタの値をCCとしてCC番地
へ分岐する。よって次のテスト周期では、パターンプロ
グラムのCC番地が読出され、その時読出されたアドレス
発生命令、データ発生命令に従ってそれぞれアドレスパ
ターン、データパターンが発生されると共に、ループカ
ウンタ13bを１だけカウントダウンし、かつプログラム
カウンタの値をBBとしてBB番地へ分岐する。従って次の
テスト周期では、再びパターンプログラムのBB番地が読
出され、以下同様のことが繰返される。
なると、パターンプログラムのBB番地が読出され、その
時読出されたアドレス発生命令、データ発生命令に従っ
て、それぞれアドレスパターン、データパターンが発生
されると共に、ループカウンタ13aを１だけカウントダ
ウンし、かつプログラムカウンタの値をCCとしてCC番地
へ分岐する。よって次のテスト周期では、パターンプロ
グラムのCC番地が読出され、その時読出されたアドレス
発生命令、データ発生命令に従ってそれぞれアドレスパ
ターン、データパターンが発生されると共に、ループカ
ウンタ13bを１だけカウントダウンし、かつプログラム
カウンタの値をBBとしてBB番地へ分岐する。従って次の
テスト周期では、再びパターンプログラムのBB番地が読
出され、以下同様のことが繰返される。
いまレジスタ12a、12bの各初期ループ回数を例えば３
回と11回にすると、BB番地を３回読出すとループカウン
タ13aがゼロとなり、つまりゼログラフが立つと、次の
テスト周期ではBB番地の次の番地が読出され、そのアド
レス発生命令、データ発生命令に従ってアドレスパター
ン、データパターンがそれぞれ発生し、またプログラム
カウンタの計数値がテスト周期ごとに１歩進し、プログ
ラムの読出しが行われ、プログラムカウンタの計数値が
CC（番地）となると、CC番地を読出し、そのアドレス発
生命令、データ発生命令のアドレスパターン、データパ
ターンを発生し、かつBB番地に分岐する。この時、レジ
スタ12aの初期値をループカウンタ13aに再設定すること
により、前記BB番地の読出しと、CC番地の読出しとが繰
返され、再びループカウンタ13aがゼロになると、その
小ループから抜けてプログラムカウンタは順次歩進し、
またCC値になるとBB番地に分岐するという同様のことが
なされ、つまり大ループが行われ、このようなことが繰
り返され、ループカウンタ13bの計数値がゼロになる
と、大ループから抜けて、プログラムカウンタはCC値か
らテスト周期ごとに１づつ歩進し、その計数値でプログ
ラムが読出される。
回と11回にすると、BB番地を３回読出すとループカウン
タ13aがゼロとなり、つまりゼログラフが立つと、次の
テスト周期ではBB番地の次の番地が読出され、そのアド
レス発生命令、データ発生命令に従ってアドレスパター
ン、データパターンがそれぞれ発生し、またプログラム
カウンタの計数値がテスト周期ごとに１歩進し、プログ
ラムの読出しが行われ、プログラムカウンタの計数値が
CC（番地）となると、CC番地を読出し、そのアドレス発
生命令、データ発生命令のアドレスパターン、データパ
ターンを発生し、かつBB番地に分岐する。この時、レジ
スタ12aの初期値をループカウンタ13aに再設定すること
により、前記BB番地の読出しと、CC番地の読出しとが繰
返され、再びループカウンタ13aがゼロになると、その
小ループから抜けてプログラムカウンタは順次歩進し、
またCC値になるとBB番地に分岐するという同様のことが
なされ、つまり大ループが行われ、このようなことが繰
り返され、ループカウンタ13bの計数値がゼロになる
と、大ループから抜けて、プログラムカウンタはCC値か
らテスト周期ごとに１づつ歩進し、その計数値でプログ
ラムが読出される。
以上における小ループの動作は第４図に示すように１
つおきのクロックでループカウンタ13a,13bが交互に−
１され、ループカウンタ13a,13bはゼロフラグが立つま
でカウントダウンされ、マルチプレクサ14で使用するべ
きカウンタのゼロフラグ選択され、がパターンシーケン
ス制御部へ与えられ、ループカウンタ13a,13bの動作が
制御される。
つおきのクロックでループカウンタ13a,13bが交互に−
１され、ループカウンタ13a,13bはゼロフラグが立つま
でカウントダウンされ、マルチプレクサ14で使用するべ
きカウンタのゼロフラグ選択され、がパターンシーケン
ス制御部へ与えられ、ループカウンタ13a,13bの動作が
制御される。
従来においてはループごとにループカウンタを設けて
おり、ループを１つ増加するためにはレジスタとループ
カウンタとをそれぞれ１つ必要となり、ループ数に比例
して回路規模が大きくなり、多重ループを組むには適さ
ない。
おり、ループを１つ増加するためにはレジスタとループ
カウンタとをそれぞれ１つ必要となり、ループ数に比例
して回路規模が大きくなり、多重ループを組むには適さ
ない。
「課題を解決するための手段」 この発明によれば各パターンループと対応し、そのル
ープ回数の初期値が格納される第１メモリと、各パター
ンループの途中のループ回数が格納される第２メモリと
が設けられる。これら第１、第２メモリは同一番地が同
時にアクセスされ、第１メモリの読出し出力と、第２メ
モリの読出し出力との一方がマルチプレクサで選択さ
れ、そのマルチプレクサの出力はカウンタにプリセット
され、そのカウンタの計数内容が途中のループ回数とし
て第２メモリの対応読出し時のアドレスに格納される。
各パターンループごとに第１メモリ、第２メモリの何れ
かの対応アドレスが読出され、その読出された出力はカ
ウンタにセットされ、そのカウンタが１減算され、その
減算結果が第２メモリのループ対応アドレスに書込まれ
る。
ープ回数の初期値が格納される第１メモリと、各パター
ンループの途中のループ回数が格納される第２メモリと
が設けられる。これら第１、第２メモリは同一番地が同
時にアクセスされ、第１メモリの読出し出力と、第２メ
モリの読出し出力との一方がマルチプレクサで選択さ
れ、そのマルチプレクサの出力はカウンタにプリセット
され、そのカウンタの計数内容が途中のループ回数とし
て第２メモリの対応読出し時のアドレスに格納される。
各パターンループごとに第１メモリ、第２メモリの何れ
かの対応アドレスが読出され、その読出された出力はカ
ウンタにセットされ、そのカウンタが１減算され、その
減算結果が第２メモリのループ対応アドレスに書込まれ
る。
「実施例」 第１図はこの発明の実施例を示す。メモリ21には各ル
ープと対応したアドレスにそのループの初期値がバス11
から格納される。メモリ22には各ループと対応したアド
レスにそのループ途中の回数が格納される。メモリ21,2
2の各読出し出力はマルチプレクサ23で選択されてカウ
ンタ24にセットされる。カウンタ24の計数内容はラッチ
25を介して途中のループ回数としてメモリ22のループ対
応アドレスに格納される。メモリコントローラ26はメモ
リ21,22の書込み先の選択と、マルチプレクサ23の選択
を制御する。
ープと対応したアドレスにそのループの初期値がバス11
から格納される。メモリ22には各ループと対応したアド
レスにそのループ途中の回数が格納される。メモリ21,2
2の各読出し出力はマルチプレクサ23で選択されてカウ
ンタ24にセットされる。カウンタ24の計数内容はラッチ
25を介して途中のループ回数としてメモリ22のループ対
応アドレスに格納される。メモリコントローラ26はメモ
リ21,22の書込み先の選択と、マルチプレクサ23の選択
を制御する。
ループが二つでかつ第４図に示した例の場合の動作例
を第２図に示す。メモリ27には各ループと対応したアド
レスにカウントダウン後に発生したゼロフラグが書き込
まれる。第２図に示すように位相の異なる４種類のクロ
ックを用いている。クロック１はパターンシーケンス制
御部全体のタイミングを決めており、このクロック１で
パターンシーケンス制御の次の動きが決められる。クロ
ック２はカウンタ24にメモリからのデータをセットする
クロック、クロック３はクロック２でセットされたデー
タをデクリメント（−１）するクロック、クロック４は
クロック３でデクリメンタされた結果をメモリ22に書込
むクロックである。なおプログラムメモリに対する読出
し解読はクロック１と同期してクロック３の前まで行
う。
を第２図に示す。メモリ27には各ループと対応したアド
レスにカウントダウン後に発生したゼロフラグが書き込
まれる。第２図に示すように位相の異なる４種類のクロ
ックを用いている。クロック１はパターンシーケンス制
御部全体のタイミングを決めており、このクロック１で
パターンシーケンス制御の次の動きが決められる。クロ
ック２はカウンタ24にメモリからのデータをセットする
クロック、クロック３はクロック２でセットされたデー
タをデクリメント（−１）するクロック、クロック４は
クロック３でデクリメンタされた結果をメモリ22に書込
むクロックである。なおプログラムメモリに対する読出
し解読はクロック１と同期してクロック３の前まで行
う。
カウンタ24のデクリメント命令が来るとメモリ21,22
にアドレスａが与えられ、最初はメモリ21の読出し出力
が選択され、そのデータA0がクロック２によりカウンタ
24にセットされ（LDA）、クロック３でそのデータはデ
クリメントされてA1となり、最後のクロック４でメモリ
22のアドレスａへ書込まれる。
にアドレスａが与えられ、最初はメモリ21の読出し出力
が選択され、そのデータA0がクロック２によりカウンタ
24にセットされ（LDA）、クロック３でそのデータはデ
クリメントされてA1となり、最後のクロック４でメモリ
22のアドレスａへ書込まれる。
次のクロック１でメモリ21,22にアドレスｂが与えら
れ、メモリ21の読出し出力が選択されてデータB0がカウ
ンタ24にセットされ（LDB）、そのデータはデクリメン
トされてB1となり、そのデータはメモリ22のアドレスｂ
へ書込まれる。次のクロック１でメモリ21,22にアドレ
スａが与えられ、その読出し出力はメモリ22が選択さ
れ、そのデータA1がカウンタ24にセットされ、これがデ
クリメントされてA2となり、そのデータA2はメモリ22の
アドレスａに書込まれる。次のクロック１でメモリ21,2
2にアドレスｂが与えられ、その読出し出力はメモリ22
が選択され、データB1がカウンタ24にセットされ、これ
がデクリメントされてB2となり、このデータB2がメモリ
22のアドレスｂに書込まれる。
れ、メモリ21の読出し出力が選択されてデータB0がカウ
ンタ24にセットされ（LDB）、そのデータはデクリメン
トされてB1となり、そのデータはメモリ22のアドレスｂ
へ書込まれる。次のクロック１でメモリ21,22にアドレ
スａが与えられ、その読出し出力はメモリ22が選択さ
れ、そのデータA1がカウンタ24にセットされ、これがデ
クリメントされてA2となり、そのデータA2はメモリ22の
アドレスａに書込まれる。次のクロック１でメモリ21,2
2にアドレスｂが与えられ、その読出し出力はメモリ22
が選択され、データB1がカウンタ24にセットされ、これ
がデクリメントされてB2となり、このデータB2がメモリ
22のアドレスｂに書込まれる。
以下同様にしてクロック１ごとにメモリ22のアドレス
a,bのデータが交互に選択されてカウンタ24にセットさ
れ、そのデータはデクリメントされて、メモリ22の対応
アドレスに書込まれることが繰返される。この動作にお
いてカウンタ24のデータがゼロになるとゼロフラグが立
ち、これがパターンシーケンス制御部へ与えられる。同
時にメモリ27にゼロフラグが書き込まれ、次回の読出し
出力としてメモリ21が選択される様な制御を行う。
a,bのデータが交互に選択されてカウンタ24にセットさ
れ、そのデータはデクリメントされて、メモリ22の対応
アドレスに書込まれることが繰返される。この動作にお
いてカウンタ24のデータがゼロになるとゼロフラグが立
ち、これがパターンシーケンス制御部へ与えられる。同
時にメモリ27にゼロフラグが書き込まれ、次回の読出し
出力としてメモリ21が選択される様な制御を行う。
「発明の効果」 以上述べたようにこの発明によれば２つのメモリと１
つのカウンタとにより複数のループカウンタが存在する
場合と同等の働きが行われ、メモリアドレスの制御を１
ビット（利用するアドレスの数を１つ）増すだけで、ル
ープカウンタの数を倍に増加したのと同じ効果があり、
ハード規模をほとんど変えずに多重ループが実現でき
る。
つのカウンタとにより複数のループカウンタが存在する
場合と同等の働きが行われ、メモリアドレスの制御を１
ビット（利用するアドレスの数を１つ）増すだけで、ル
ープカウンタの数を倍に増加したのと同じ効果があり、
ハード規模をほとんど変えずに多重ループが実現でき
る。
第１図はこの発明の実施例を示すブロック図、第２図は
その動作例を示すタイムチャート、第３図は従来のパタ
ーンシーケンス制御回路を示すブロック図、第４図はそ
の動作の説明に供するタイムチャートである。
その動作例を示すタイムチャート、第３図は従来のパタ
ーンシーケンス制御回路を示すブロック図、第４図はそ
の動作の説明に供するタイムチャートである。
Claims (1)
- 【請求項１】各パターンループと対応しそのループ回数
の初期値が格納される第１メモリと、 その第１メモリと同一アドレスがアクセスされ、各パタ
ーンループの途中のループ回数が格納される第２メモリ
と、 上記第１メモリの読出し出力と、上記第２メモリの読出
し出力との一方を選択するマルチプレクサと、 そのマルチプレクサの出力がプリセットされ、計数内容
を上記第２メモリへ格納するカウンタとを有し、 上記各パターンループごとに上記第１メモリ、第２メモ
リのループ対応アドレスを読出してその何れかを上記カ
ウンタへセットし、そのカウンタの減算した結果を上記
第２メモリの上記ループ対応アドレスに書込む半導体試
験装置のパターンシーケンス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172973A JP2915912B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体試験装置のパターンシーケンス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63172973A JP2915912B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体試験装置のパターンシーケンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0222578A JPH0222578A (ja) | 1990-01-25 |
| JP2915912B2 true JP2915912B2 (ja) | 1999-07-05 |
Family
ID=15951795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63172973A Expired - Fee Related JP2915912B2 (ja) | 1988-07-11 | 1988-07-11 | 半導体試験装置のパターンシーケンス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915912B2 (ja) |
-
1988
- 1988-07-11 JP JP63172973A patent/JP2915912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0222578A (ja) | 1990-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |