JP3605150B2 - アドレスパターン発生器 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、被測定デバイスを試験するための試験パターン発生器に関し、特に、シンクロナスＤＲＡＭのバースト転送用のアドレス発生を行うアドレスパターン発生器に関する。
【０００２】
【従来の技術】
一般に、半導体試験装置では、各種の被測定デバイスを測定する必要があり、そのためのテストパターンを発生する必要がある。被測定デバイスは高速化が行われており、その中の１つにシンクロナスＤＲＡＭがある。
【０００３】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）とは、従来のＤＲＡＭにかわり、連続アクセスを高速にしたメモリであり、連続アクセスを高速にするために特殊なアーキテクチャをもち、１００Ｍバイト／秒以上でのリード／ライトを可能としているものである。連続アクセスの高速化のために、ＳＤＲＡＭのリード／ライトはすべてバースト方式で行われる。これは、同一ロウ・アドレス上のデータを２、４、８ワード等のブロック単位で連続してリード・ライトする方式である。また、そのアクセスはブロックの開始アドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内部で動作モードに従って自動的に発生され、高速化されている。
【０００４】
ＳＤＲＡＭは以下の様な特徴を持つ。
１．内部が２つのバンクに分かれており、バンクを切り替えることにより高速アクセスが可能である。
２．モードレジスタによりバースト転送時のアドレシングとバースト長を切り替えることができる。
３．アドレス、データがクロック同期式である。
また、バースト転送時のアドレスシーケンスはＣＰＵからのアドレスシーケンスによりシーケンシャルモードとインターリーブモードの２通りがある。それぞれバーストスタートアドレスに対して次の様なシーケンスでメモリ内部で自動的にアドレスを発生する。
シーケンシャルモードは、バーストスタートアドレスと内部カウンタの加算によりアドレス発生が行われる。
インターリーブモードは、バーストスタートアドレスと内部カウンタの排他的論理和によりアドレス発生が行われる。
【０００５】
このようなＳＤＲＡＭ用のテストパターン発生装置の例として、例えば特許願（整理番号＝ＡＴＳ９３０４３−１）特願平６−７３８９３の技術がある。この技術は、ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生し、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供するものである。このための構成として、２種のデータをパターン発生器から入力し、一定の論理回路情報により変換して出力するラップ変換手段を設けて装置を構成している。また、パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータと、ラップ・アドレス（Ｚ０−Ｚ２）のデータとを入力し、一定の論理式で変換アドレスを出力して、ＳＤＲＡＭ用テストパターン発生方法を構成している。
【０００６】
一般に、被試験メモリの内部セルの不良解析を行うには、被試験メモリに与えるアドレスだけでなく被試験メモリ内部で自動的に発生されるバーストアドレスに対してもアドレス発生ができなければならない。
【０００７】
図８に従来の半導体メモリ試験装置でのシーケンシャルモードのアドレス発生方法とバースト長の違いによるカラムアドレスの割り付けの違いを示す。バーストアドレスは、バーストスタートアドレスをＺの初期値格納レジスタ３１に格納しＺのアドレス演算部３２でインクリメントして発生する。カラムアドレスは、フォーマッタ３５によりＺアドレス（バーストアドレス）をＹアドレスに割り込ませる形で発生する。ロウアドレスは、Ｘアドレス発生部１０で発生する。この様にフォーマッタでカラムアドレスを割り付けて試験を行うので、バースト長の設定を変更する場合、全カラムアドレスに対しアドレス割り付けを再設定しなければならない。フォーマッタでの再設定は試験中に行えないので、バースト長を試験中にリアルタイムに変更する試験ができないという欠点がある。
【０００８】
図９にインターリーブモードのアドレス発生方法を示す。Ｙアドレス発生部２０は初期値格納レジスタ２１１、２１２とアドレス演算部２２と算術論理演算部２３により構成される。この場合バーストアドレスは、アドレス発生器の算術論理演算部２３の排他的論理和演算を実行して発生させる。バーストスタートアドレスをレジスタ２１１に設定する。ＳＤＲＡＭの内部カウンタアドレスは、初期値０をレジスタ２１２にロードし、演算部２２でインクリメントすることで発生する。バーストアドレスは演算部２２とレジスタ２１１との排他的論理和を算術論理演算部２３でとり発生する。
【０００９】
上記の各試験方法では、シーケンシャルモードとインターリーブモードの試験は別々のパターンに分けなければ試験できない。従って試験用パターン作成が煩雑になるという問題もある。このように従来のアドレス発生器は、バースト長を試験中にリアルタイムに変更できないこととシーケンシャルモードとインターリーブモードの動作モードを試験中にリアルタイムに変更できない欠点があった。
【００１０】
【発明が解決しようとする課題】
この発明の目的はこれらの欠点を一掃し、ＳＤＲＡＭのバースト転送のバースト長を試験中に切り替えることができ、また、インターリーブモードとシーケンシャルモードとを試験中に切り替えることのできるアドレス発生器を提供することを第１の目的とする。さらに第２の目的として、カラムアドレスをＹ、Ｚアドレス発生部の２つではなく、Ｙアドレス発生部１つで発生させるアドレス発生器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
（実施例１について）
被測定デバイスを試験するためのアドレスパターン発生器において、Ｙアドレス発生部２０からのＹアドレス信号（Ｙ０ー２）と、Ｚアドレス発生部３０からのＺアドレス信号（Ｚ０ー２）と、インストラクションメモリ９０からの動作モード制御信号（Ｃ０）とを選択出力するｎビットからなるアドレスセレクタ４０を設ける。そして、当該ｎビットのアドレスセレクタ４０出力をアドレス信号として一定の変換テーブル内容を出力する変換メモリ５０を設ける。そして、当該変換メモリ５０の出力であるバーストアドレス（Ｂ０ー２）と、当該Ｙアドレス発生部２０からのＹアドレス信号（Ｙ０ー２）とを、インストラクションメモリ９０からのバースト長制御信号（ＢＳ０ー２）に応じて、各ビット毎に選択出力するマルチプレクサ６０を設けてアドレスパターン発生器を構成する。
【００１２】
（実施例２について）
または、次のように構成しても良い。被測定デバイスを試験するためのアドレスパターン発生器において、インストラクションメモリ９０からの制御信号により、シーケンシャルモードの場合はＹアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ー２）をロードし、インターリーブモードの場合は固定値（＃０）をロードするカウンタ９１を設ける。そして、当該カウンタ９１の出力信号を１入力端に与え、Ｙアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ー２）を他の入力端に与える排他的論理和ゲート９３を設ける。そして、インストラクションメモリ９０からの制御信号により、シーケンシャルモードの場合は当該カウンタ９１の出力信号を、インターリーブモードの場合は当該排他的論理和ゲート９３の出力信号を選択するマルチプレクサ９４を設ける。そして、インストラクションメモリ９０からの制御信号により、データビットが１の場合は当該マルチプレクサ９４の出力信号を選択し、データビットが０の場合はＹアドレス発生部２０の出力信号をビット毎に選択するマルチプレクサ９５を設けてアドレスパターン発生器を構成する。
【００１３】
【作用】
（実施例１について）
この発明によれば、バースト長の最大値の変換データを変換メモリに設定しておくので、試験中任意にインストラクションメモリの制御で、制御用レジスタ７０の設定を変えることでバースト長の変換が可能となる。また、本実施例１ではシーケンシャルモードとインターリーブモードでバーストアドレスの発生の差異を変換メモリ５０で行うため、シーケンシャルモードとインターリーブモードでバーストアドレス発生の試験アドレス発生のプログラアムを共通化できる。
【００１４】
（実施例２について）
ＳＤＲＡＭに印加する／ＣＡＳをローにするタイミングに同期して、カウンタ９１にインストラクションメモリ９０からの制御信号によりＳＤＲＡＭがシーケンシャルモードの場合はＹアドレス信号の下位信号を、インターリーブモードの場合は、（＃０）をロードする。但し、実際のタイミング関係は被測定メモリからの出力信号に合わせて発生する。そして、ＳＤＲＡＭがクロックの入力により内部でバーストアドレスを発生するのと同期して、アドレス発生器内のカウンタ９１も＋１動作を行う。この＋１動作によりＹアドレスの下位にＳＤＲＡＭの内部で発生しているバーストアドレスと同じものが割り込むことになる。また、試験中ＳＤＲＡＭ側のバーストレングスの変更を行う時、アドレス発生器のレジスタ９２に同じバーストレングスを指定するデータを設定する。このように、試験中ＳＤＲＡＭ側のバーストタイプの変更を行う時、アドレス発生器のマルチプレクサ９４のセレクト信号をインストラクションメモリ９０からの制御信号で切り替える事でシーケンシャルとインターリーブのタイプ切り替えが行われる。従って、ＳＤＲＡＭの試験中任意にバーストレングスとバーストタイプの変更が可能となる。また、カラムアドレスをＹアドレス発生部２０の１つで発生させるので、従来のようにＹ、Ｚアドレス発生部の２つで発生させる場合よりアドレス発生のプログラムが作成が容易となる。
【００１５】
【実施例】
本発明の実施例について図面を参照して説明する。
【００１６】
（実施例１）
図１は本発明の実施例１を示すアドレスパターン発生器のブロック図である。図１に示すように、アドレスセレクタ４０、変換メモリ５０、マルチプレクサ６０、制御用レジスタ７０を付加してアドレスパターン発生器を構成している。バーストスタートアドレスはＹアドレス発生部２０で発生し、内部カウンタアドレスはＺアドレス発生部３０で発生している。
【００１７】
図２にアドレスセレクタ４０でのアドレス選択割り付け例を示す。アドレスセレクタ４０は、アドレスポインタ４１、デコーダ４２、レジスタ（４３１、４３２、４３３）、マルチプレクサ（４４１、４４２）により構成する。レジスタ（４３１、４３２、４３３）は、変換メモリア５０のアドレスビット数と同じビット数（ｎ）を持ち、アドレスポインタ４１とデコーダ４２により出力された変換メモリアドレスビットを選択し、選択データを各レジスタ（４３１、４３２、４３３）に格納する。各レジスタ（４３１、４３２、４３３）からの選択信号（Ｓ１、Ｓ２、Ｓ３）により、ＹアドレスやＺアドレス等から変換メモリアドレスを選択する。
【００１８】
図３に変換メモリ５０のアドレス割り付け例を示す。本例では、変換メモリアドレス（ｎ）は７ビットで構成している。従って、マルチプレクサ（４４１、４４２）は、７個で構成できる。本例では、ＹアドレスとＺアドレスの他に、シーケンシャルモードとインターリーブモードとを切り替えるための動作モード制御信号を割り付ける。当該動作モード制御信号（Ｃ０）は、制御用レジスタ７０から供給する。なお、変換メモリ５０のアドレスの選択データは試験開始前に予めレジスタに設定しておく。
【００１９】
変換メモリ５０には、変換テーブルとして、シーケンシャルモードとインターリーブモードのそれぞれの最大バースト長のアドレスシーケンスを予め個別のアドレスに書き込んでおく。例えばバースト長は２、４、８がある場合、バースト長８のシーケンスについてシーケンシャルモードとインターリーブモードの発生パターンをそれぞれ書き込んでおく。
【００２０】
また、バースト長４のシーケンスはバースト長８のシーケンスに対し、２進で考えると下位の２ビットのシーケンスと同じになる。同様にバースト長２のシーケンスはバースト長８のシーケンスに対し、２進で考えると下位の１ビットのシーケンスと同じになるので結局最大のバースト長のアドレスシーケンスを変換メモリ５０に格納しておき、制御するビット長を変更することでアドレス変換が可能になる。
【００２１】
図３では、変換メモリ５０に、バーストアドレス（Ｙ０ーＹ２）、カウンタアドレス（Ｚ０ーＺ２）、動作モード制御信号（Ｃ０）に従って変換されたバーストアドレス発生例を示す。例えばシーケンシャルモード（動作モード制御信号Ｃ０＝０）では、バーストアドレスＹ０ーＹ２＝０の場合、カウンタアドレスＺ０ーＺ２＝０なら変換メモリアドレスＡ０ーＡ６＝０に所望の発生データを書き込む。このように、各アドレスに該当する発生パターンを書き込んでおく。同様に、インターリーブモード（動作モード制御信号Ｃ０＝１）用の変換データも変換メモリ５０に書き込んでおく。ＳＤＲＡＭの試験中に変換メモリがこれらのアドレス（Ｙ０ーＹ２、Ｚ０ーＺ２、Ｃ０）でアクセスされた時、変換メモリの読み出しデータがバーストアドレスとして出力される。このようにしてシーケンシャルモードとインターリーブモードでのバーストアドレスの発生が可能となる。
【００２２】
制御用レジスタ７０は、インストラクションメモリ９０のアドレス演算エリア８０に記述される、動作モード制御データとバースト長制御データをラッチする。レジスタを持つ理由は、動作モードとバースト長の設定をインストラクションメモリ内で切り替えない限り同一の設定での試験が可能で、全てのサイクルに対して動作モードを記述しないで済むメリットがあるからである。この制御用レジスタ７０の出力のうち動作モード制御信号（Ｃ０）はアドレスセレクタ４０に与えるので、試験中に任意にシーケンシャルモードとインターリーブモードの切り替えが可能となる。
【００２３】
図４に、カラムアドレスのビットに対するバースト長制御の関係を示す。制御は、制御用レジスタ７０の出力であるバースト長制御信号（ＢＳ０ーＢＳ２）がマルチプレクサ６０に与えられて、カラムアドレス下位３ビットがこの制御信号（ＢＳ０ーＢＳ２）によりビット毎にＹアドレスＹ０ーＹ２と変換メモリ５０からのバーストアドレス（Ｂ０ーＢ２）を切り替える。
【００２４】
図５にマルチプレクサ６０の構成例を示す。動作は、バースト長が８の時、ＢＳ０ーＢＳ２の３ビットを全て１にしてバーストアドレスＢ０ーＢ２を選択する。バースト長が４の時は、ＢＳ２を０に、ＢＳ１を１に、ＢＳ０を１に設定することにより、カラムアドレスビットの０は、バーストアドレスのＢ０を、カラムアドレスビットの１は、バーストアドレスのＢ１を、カラムアドレスビットの２は、ＹアドレスのＹ２を選択する。同様に、バースト長が２の時、ＢＳ２を０に、ＢＳ１を０に、ＢＳ０を１に設定することにより、カラムアドレスビットの０は、バーストアドレスのＢ０を、カラムアドレスビットの１は、ＹアドレスのＹ１を、カラムアドレスビットの２は、ＹアドレスのＹ２を選択する。
【００２５】
以上によりバースト長の最大値の変換データを変換メモリに設定しておき、試験中任意にインストラクションメモリの制御で、制御用レジスタ７０の設定を変えることでバースト長の変換が可能となる。また、本実施例ではシーケンシャルモードとインターリーブモードでバーストアドレスの発生の差異を変換メモリ５０で行うため、シーケンシャルモードとインターリーブモードでバーストアドレス発生の試験アドレス発生のプログラムを共通化できる長所も持っている。すなわち、モード毎に異なるプログラムを作成する必要がない。
【００２６】
（実施例２）
上記実施例においては、発生アドレスのシーケンスは変換メモリ５０内に変換テーブルとして記憶させ、発生させている。しかし、この変換部を下記のように構成してもよい。
【００２７】
図６は実施例２によるアドレスパターン発生器のブロック図を示す。図７はバーストアドレスビット（Ｂ０ーＢ２）のＹアドレスビットへの割り込みの関係を示す。
【００２８】
図６に示すように、カウンタ９１は本例では３ビットで構成してあり、インストラクションメモリ９０からの制御信号でシーケンシャルモードの場合はＹアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ーＹ２）をロードする。インターリーブモードの場合はＹアドレス信号に関係無く（＃０）をロードする。ロード後カウンタはＳＤＲＡＭの動作に同期してインクリメント（＋１）動作を行う。
【００２９】
マルチプレクサ９４はインストラクションメモリ９０からの制御信号によりシーケンシャルモードの場合はカウンタ９１側の信号を、インターリーブモードの場合は排他的論理和ゲート９３側の信号を選択し、バーストアドレス（Ｂ０ーＢ２）として出力を行う。
【００３０】
レジスタ９２は本例の場合３ビットで構成され、インストラクションメモリ９０からの制御信号で値が設定され、その出力（ＲＤ０ーＲＤ２）はマルチプレクサ９５のセレクト入力にビット対応で接続される。
【００３１】
マルチプレクサ９５はレジスタ９２のデータビットが１の場合はマルチプレクサ９４側の信号を選択し、０の場合はＹアドレス発生部２０側の信号を選択する。これにより、レジスタ９２とマルチプレクサ９５で図７のようにＹアドレスビットの割り込みの制御が行われる。
【００３２】
本実施例２による動作は次のように行う。ＳＤＲＡＭの試験を開始してＳＤＲＡＭの内部モードレジスタにバーストレングスを設定する時、アドレス発生部内のレジスタ９２に同じバーストレングスを指定するデータを設定する。ＳＤＲＡＭの内部モードレジスタにバーストタイプを設定する時は、アドレス発生器内のインストラクションメモリ９０に切り替え命令を格納する。
【００３３】
次に、ＳＤＲＡＭに印加する／ＣＡＳをローにするタイミングに同期して、カウンタ９１にインストラクションメモリ９０からの制御信号によりＳＤＲＡＭがシーケンシャルモードの場合はＹアドレス信号の下位信号を、インターリーブモードの場合は、（＃０）をロードする。但し、実際のタイミング関係は、パターン発生器で発生した信号がＳＤＲＡＭに印加される関係であるが、ＳＤＲＡＭの動作に注目した方が理解しやすいのでＳＤＲＡＭの動作中心に表現している。以後同様である。
【００３４】
そして、ＳＤＲＡＭがクロックの入力により内部でバーストアドレスを発生するのと同期して、アドレス発生器内のカウンタ９１も＋１動作を行う。この＋１動作によりＹアドレスの下位にＳＤＲＡＭの内部で発生しているバーストアドレスと同じものが割り込むことになる。
【００３５】
また、試験中ＳＤＲＡＭ側のバーストレングスの変更を行う時、アドレス発生器のレジスタ９２に同じバーストレングスを指定するデータを設定する。これにより例えば、バーストレングス＝８から４に変更された場合、マルチプレクサ９４の出力（Ｂ０ーＢ２）は変わらないが、マルチプレクサ９５によりカラムアドレスビット２にはそれまでのＢ２の代わりにＹ２が出力される事になり、バーストアドレスは（Ｂ０ーＢ１）の２ビットとなる。
【００３６】
このように、試験中ＳＤＲＡＭ側のバーストタイプの変更を行う時、アドレス発生器のマルチプレクサ９４のセレクト信号をインストラクションメモリ９０からの制御信号で切り替える事でシーケンシャルとインターリーブのタイプ切り替えが行われる。
【００３７】
上述のように、ＳＤＲＡＭの試験中任意にバーストレングスとバーストタイプの変更が可能となる。また、カラムアドレスをＹアドレス発生部２０の１つで発生させるので、従来のようにＹ、Ｚアドレス発生部の２つで発生させる場合よりアドレス発生のプログラムが作成が容易となる。
【００３８】
なお、上述の各実施例において、バーストレングス＝８ワードまでの場合を説明しているが、全ワードの場合には、カウンタ、レジスタ、マルチプレクサ等を必要ビット数まで拡張することにより対応できる。
【００３９】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ＳＤＲＡＭのバースト転送のバースト長を試験中に切り替えることができ、また、インターリーブモードとシーケンシャルモードとを試験中に切り替えることのできるアドレス発生器を提供できた。そして、カラムアドレスをＹ、Ｚアドレス発生部の２つではなく、Ｙアドレス発生部１つで発生させるアドレス発生器を提供できた。
【図面の簡単な説明】
【図１】本発明の実施例１を示すアドレスパターン発生器のブロック図である。
【図２】アドレスセレクタ４０でのアドレス選択割り付け例を示す。
【図３】変換メモリ５０のアドレス割り付け例を示す。
【図４】カラムアドレスのビットに対するバースト長制御の関係を示す。
【図５】マルチプレクサ６０の構成例を示す。
【図６】実施例２によるアドレスパターン発生器のブロック図を示す。
【図７】バーストアドレスビット（Ｂ０ーＢ２）のＹアドレスビットへの割り込みの関係を示す。
【図８】従来の半導体メモリ試験装置でのシーケンシャルモードのアドレス発生方法とバースト長の違いによるカラムアドレスの割り付けの違いを示す。
【図９】インターリーブモードのアドレス発生方法を示す。
【符号の説明】
１０ Ｘアドレス発生器
１１、２１、３１、９２、２１１、２１２ レジスタ
１２、２２、３２ 演算部
２０ Ｙアドレス発生器
２３ 算術論理演算部
３０ Ｚアドレス発生器
３５ フォーマッタ
４０ アドレスセレクタ
５０ 変換メモリ
６０、９４、９５マルチプレクサ
７０ 制御用レジスタ
８０ アドレス演算エリア
９０ インストラクションメモリ
９１ カウンタ
９３ 排他的論理和ゲート
【産業上の利用分野】
本発明は、被測定デバイスを試験するための試験パターン発生器に関し、特に、シンクロナスＤＲＡＭのバースト転送用のアドレス発生を行うアドレスパターン発生器に関する。
【０００２】
【従来の技術】
一般に、半導体試験装置では、各種の被測定デバイスを測定する必要があり、そのためのテストパターンを発生する必要がある。被測定デバイスは高速化が行われており、その中の１つにシンクロナスＤＲＡＭがある。
【０００３】
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）とは、従来のＤＲＡＭにかわり、連続アクセスを高速にしたメモリであり、連続アクセスを高速にするために特殊なアーキテクチャをもち、１００Ｍバイト／秒以上でのリード／ライトを可能としているものである。連続アクセスの高速化のために、ＳＤＲＡＭのリード／ライトはすべてバースト方式で行われる。これは、同一ロウ・アドレス上のデータを２、４、８ワード等のブロック単位で連続してリード・ライトする方式である。また、そのアクセスはブロックの開始アドレスを与えるだけで、以降のアドレスはＳＤＲＡＭ内部で動作モードに従って自動的に発生され、高速化されている。
【０００４】
ＳＤＲＡＭは以下の様な特徴を持つ。
１．内部が２つのバンクに分かれており、バンクを切り替えることにより高速アクセスが可能である。
２．モードレジスタによりバースト転送時のアドレシングとバースト長を切り替えることができる。
３．アドレス、データがクロック同期式である。
また、バースト転送時のアドレスシーケンスはＣＰＵからのアドレスシーケンスによりシーケンシャルモードとインターリーブモードの２通りがある。それぞれバーストスタートアドレスに対して次の様なシーケンスでメモリ内部で自動的にアドレスを発生する。
シーケンシャルモードは、バーストスタートアドレスと内部カウンタの加算によりアドレス発生が行われる。
インターリーブモードは、バーストスタートアドレスと内部カウンタの排他的論理和によりアドレス発生が行われる。
【０００５】
このようなＳＤＲＡＭ用のテストパターン発生装置の例として、例えば特許願（整理番号＝ＡＴＳ９３０４３−１）特願平６−７３８９３の技術がある。この技術は、ＳＤＲＡＭ用のパターン発生を、専用のラップ変換部を付加して発生し、又は、ラップ・アドレスに変換する方法を付加して、パターン発生を容易に行える、ＳＤＲＡＭ用テストパターン発生装置及び方法を提供するものである。このための構成として、２種のデータをパターン発生器から入力し、一定の論理回路情報により変換して出力するラップ変換手段を設けて装置を構成している。また、パターン発生器からカラム・アドレス（Ｙ０−Ｙ２）のデータと、ラップ・アドレス（Ｚ０−Ｚ２）のデータとを入力し、一定の論理式で変換アドレスを出力して、ＳＤＲＡＭ用テストパターン発生方法を構成している。
【０００６】
一般に、被試験メモリの内部セルの不良解析を行うには、被試験メモリに与えるアドレスだけでなく被試験メモリ内部で自動的に発生されるバーストアドレスに対してもアドレス発生ができなければならない。
【０００７】
図８に従来の半導体メモリ試験装置でのシーケンシャルモードのアドレス発生方法とバースト長の違いによるカラムアドレスの割り付けの違いを示す。バーストアドレスは、バーストスタートアドレスをＺの初期値格納レジスタ３１に格納しＺのアドレス演算部３２でインクリメントして発生する。カラムアドレスは、フォーマッタ３５によりＺアドレス（バーストアドレス）をＹアドレスに割り込ませる形で発生する。ロウアドレスは、Ｘアドレス発生部１０で発生する。この様にフォーマッタでカラムアドレスを割り付けて試験を行うので、バースト長の設定を変更する場合、全カラムアドレスに対しアドレス割り付けを再設定しなければならない。フォーマッタでの再設定は試験中に行えないので、バースト長を試験中にリアルタイムに変更する試験ができないという欠点がある。
【０００８】
図９にインターリーブモードのアドレス発生方法を示す。Ｙアドレス発生部２０は初期値格納レジスタ２１１、２１２とアドレス演算部２２と算術論理演算部２３により構成される。この場合バーストアドレスは、アドレス発生器の算術論理演算部２３の排他的論理和演算を実行して発生させる。バーストスタートアドレスをレジスタ２１１に設定する。ＳＤＲＡＭの内部カウンタアドレスは、初期値０をレジスタ２１２にロードし、演算部２２でインクリメントすることで発生する。バーストアドレスは演算部２２とレジスタ２１１との排他的論理和を算術論理演算部２３でとり発生する。
【０００９】
上記の各試験方法では、シーケンシャルモードとインターリーブモードの試験は別々のパターンに分けなければ試験できない。従って試験用パターン作成が煩雑になるという問題もある。このように従来のアドレス発生器は、バースト長を試験中にリアルタイムに変更できないこととシーケンシャルモードとインターリーブモードの動作モードを試験中にリアルタイムに変更できない欠点があった。
【００１０】
【発明が解決しようとする課題】
この発明の目的はこれらの欠点を一掃し、ＳＤＲＡＭのバースト転送のバースト長を試験中に切り替えることができ、また、インターリーブモードとシーケンシャルモードとを試験中に切り替えることのできるアドレス発生器を提供することを第１の目的とする。さらに第２の目的として、カラムアドレスをＹ、Ｚアドレス発生部の２つではなく、Ｙアドレス発生部１つで発生させるアドレス発生器を提供することを目的とする。
【００１１】
【課題を解決するための手段】
（実施例１について）
被測定デバイスを試験するためのアドレスパターン発生器において、Ｙアドレス発生部２０からのＹアドレス信号（Ｙ０ー２）と、Ｚアドレス発生部３０からのＺアドレス信号（Ｚ０ー２）と、インストラクションメモリ９０からの動作モード制御信号（Ｃ０）とを選択出力するｎビットからなるアドレスセレクタ４０を設ける。そして、当該ｎビットのアドレスセレクタ４０出力をアドレス信号として一定の変換テーブル内容を出力する変換メモリ５０を設ける。そして、当該変換メモリ５０の出力であるバーストアドレス（Ｂ０ー２）と、当該Ｙアドレス発生部２０からのＹアドレス信号（Ｙ０ー２）とを、インストラクションメモリ９０からのバースト長制御信号（ＢＳ０ー２）に応じて、各ビット毎に選択出力するマルチプレクサ６０を設けてアドレスパターン発生器を構成する。
【００１２】
（実施例２について）
または、次のように構成しても良い。被測定デバイスを試験するためのアドレスパターン発生器において、インストラクションメモリ９０からの制御信号により、シーケンシャルモードの場合はＹアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ー２）をロードし、インターリーブモードの場合は固定値（＃０）をロードするカウンタ９１を設ける。そして、当該カウンタ９１の出力信号を１入力端に与え、Ｙアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ー２）を他の入力端に与える排他的論理和ゲート９３を設ける。そして、インストラクションメモリ９０からの制御信号により、シーケンシャルモードの場合は当該カウンタ９１の出力信号を、インターリーブモードの場合は当該排他的論理和ゲート９３の出力信号を選択するマルチプレクサ９４を設ける。そして、インストラクションメモリ９０からの制御信号により、データビットが１の場合は当該マルチプレクサ９４の出力信号を選択し、データビットが０の場合はＹアドレス発生部２０の出力信号をビット毎に選択するマルチプレクサ９５を設けてアドレスパターン発生器を構成する。
【００１３】
【作用】
（実施例１について）
この発明によれば、バースト長の最大値の変換データを変換メモリに設定しておくので、試験中任意にインストラクションメモリの制御で、制御用レジスタ７０の設定を変えることでバースト長の変換が可能となる。また、本実施例１ではシーケンシャルモードとインターリーブモードでバーストアドレスの発生の差異を変換メモリ５０で行うため、シーケンシャルモードとインターリーブモードでバーストアドレス発生の試験アドレス発生のプログラアムを共通化できる。
【００１４】
（実施例２について）
ＳＤＲＡＭに印加する／ＣＡＳをローにするタイミングに同期して、カウンタ９１にインストラクションメモリ９０からの制御信号によりＳＤＲＡＭがシーケンシャルモードの場合はＹアドレス信号の下位信号を、インターリーブモードの場合は、（＃０）をロードする。但し、実際のタイミング関係は被測定メモリからの出力信号に合わせて発生する。そして、ＳＤＲＡＭがクロックの入力により内部でバーストアドレスを発生するのと同期して、アドレス発生器内のカウンタ９１も＋１動作を行う。この＋１動作によりＹアドレスの下位にＳＤＲＡＭの内部で発生しているバーストアドレスと同じものが割り込むことになる。また、試験中ＳＤＲＡＭ側のバーストレングスの変更を行う時、アドレス発生器のレジスタ９２に同じバーストレングスを指定するデータを設定する。このように、試験中ＳＤＲＡＭ側のバーストタイプの変更を行う時、アドレス発生器のマルチプレクサ９４のセレクト信号をインストラクションメモリ９０からの制御信号で切り替える事でシーケンシャルとインターリーブのタイプ切り替えが行われる。従って、ＳＤＲＡＭの試験中任意にバーストレングスとバーストタイプの変更が可能となる。また、カラムアドレスをＹアドレス発生部２０の１つで発生させるので、従来のようにＹ、Ｚアドレス発生部の２つで発生させる場合よりアドレス発生のプログラムが作成が容易となる。
【００１５】
【実施例】
本発明の実施例について図面を参照して説明する。
【００１６】
（実施例１）
図１は本発明の実施例１を示すアドレスパターン発生器のブロック図である。図１に示すように、アドレスセレクタ４０、変換メモリ５０、マルチプレクサ６０、制御用レジスタ７０を付加してアドレスパターン発生器を構成している。バーストスタートアドレスはＹアドレス発生部２０で発生し、内部カウンタアドレスはＺアドレス発生部３０で発生している。
【００１７】
図２にアドレスセレクタ４０でのアドレス選択割り付け例を示す。アドレスセレクタ４０は、アドレスポインタ４１、デコーダ４２、レジスタ（４３１、４３２、４３３）、マルチプレクサ（４４１、４４２）により構成する。レジスタ（４３１、４３２、４３３）は、変換メモリア５０のアドレスビット数と同じビット数（ｎ）を持ち、アドレスポインタ４１とデコーダ４２により出力された変換メモリアドレスビットを選択し、選択データを各レジスタ（４３１、４３２、４３３）に格納する。各レジスタ（４３１、４３２、４３３）からの選択信号（Ｓ１、Ｓ２、Ｓ３）により、ＹアドレスやＺアドレス等から変換メモリアドレスを選択する。
【００１８】
図３に変換メモリ５０のアドレス割り付け例を示す。本例では、変換メモリアドレス（ｎ）は７ビットで構成している。従って、マルチプレクサ（４４１、４４２）は、７個で構成できる。本例では、ＹアドレスとＺアドレスの他に、シーケンシャルモードとインターリーブモードとを切り替えるための動作モード制御信号を割り付ける。当該動作モード制御信号（Ｃ０）は、制御用レジスタ７０から供給する。なお、変換メモリ５０のアドレスの選択データは試験開始前に予めレジスタに設定しておく。
【００１９】
変換メモリ５０には、変換テーブルとして、シーケンシャルモードとインターリーブモードのそれぞれの最大バースト長のアドレスシーケンスを予め個別のアドレスに書き込んでおく。例えばバースト長は２、４、８がある場合、バースト長８のシーケンスについてシーケンシャルモードとインターリーブモードの発生パターンをそれぞれ書き込んでおく。
【００２０】
また、バースト長４のシーケンスはバースト長８のシーケンスに対し、２進で考えると下位の２ビットのシーケンスと同じになる。同様にバースト長２のシーケンスはバースト長８のシーケンスに対し、２進で考えると下位の１ビットのシーケンスと同じになるので結局最大のバースト長のアドレスシーケンスを変換メモリ５０に格納しておき、制御するビット長を変更することでアドレス変換が可能になる。
【００２１】
図３では、変換メモリ５０に、バーストアドレス（Ｙ０ーＹ２）、カウンタアドレス（Ｚ０ーＺ２）、動作モード制御信号（Ｃ０）に従って変換されたバーストアドレス発生例を示す。例えばシーケンシャルモード（動作モード制御信号Ｃ０＝０）では、バーストアドレスＹ０ーＹ２＝０の場合、カウンタアドレスＺ０ーＺ２＝０なら変換メモリアドレスＡ０ーＡ６＝０に所望の発生データを書き込む。このように、各アドレスに該当する発生パターンを書き込んでおく。同様に、インターリーブモード（動作モード制御信号Ｃ０＝１）用の変換データも変換メモリ５０に書き込んでおく。ＳＤＲＡＭの試験中に変換メモリがこれらのアドレス（Ｙ０ーＹ２、Ｚ０ーＺ２、Ｃ０）でアクセスされた時、変換メモリの読み出しデータがバーストアドレスとして出力される。このようにしてシーケンシャルモードとインターリーブモードでのバーストアドレスの発生が可能となる。
【００２２】
制御用レジスタ７０は、インストラクションメモリ９０のアドレス演算エリア８０に記述される、動作モード制御データとバースト長制御データをラッチする。レジスタを持つ理由は、動作モードとバースト長の設定をインストラクションメモリ内で切り替えない限り同一の設定での試験が可能で、全てのサイクルに対して動作モードを記述しないで済むメリットがあるからである。この制御用レジスタ７０の出力のうち動作モード制御信号（Ｃ０）はアドレスセレクタ４０に与えるので、試験中に任意にシーケンシャルモードとインターリーブモードの切り替えが可能となる。
【００２３】
図４に、カラムアドレスのビットに対するバースト長制御の関係を示す。制御は、制御用レジスタ７０の出力であるバースト長制御信号（ＢＳ０ーＢＳ２）がマルチプレクサ６０に与えられて、カラムアドレス下位３ビットがこの制御信号（ＢＳ０ーＢＳ２）によりビット毎にＹアドレスＹ０ーＹ２と変換メモリ５０からのバーストアドレス（Ｂ０ーＢ２）を切り替える。
【００２４】
図５にマルチプレクサ６０の構成例を示す。動作は、バースト長が８の時、ＢＳ０ーＢＳ２の３ビットを全て１にしてバーストアドレスＢ０ーＢ２を選択する。バースト長が４の時は、ＢＳ２を０に、ＢＳ１を１に、ＢＳ０を１に設定することにより、カラムアドレスビットの０は、バーストアドレスのＢ０を、カラムアドレスビットの１は、バーストアドレスのＢ１を、カラムアドレスビットの２は、ＹアドレスのＹ２を選択する。同様に、バースト長が２の時、ＢＳ２を０に、ＢＳ１を０に、ＢＳ０を１に設定することにより、カラムアドレスビットの０は、バーストアドレスのＢ０を、カラムアドレスビットの１は、ＹアドレスのＹ１を、カラムアドレスビットの２は、ＹアドレスのＹ２を選択する。
【００２５】
以上によりバースト長の最大値の変換データを変換メモリに設定しておき、試験中任意にインストラクションメモリの制御で、制御用レジスタ７０の設定を変えることでバースト長の変換が可能となる。また、本実施例ではシーケンシャルモードとインターリーブモードでバーストアドレスの発生の差異を変換メモリ５０で行うため、シーケンシャルモードとインターリーブモードでバーストアドレス発生の試験アドレス発生のプログラムを共通化できる長所も持っている。すなわち、モード毎に異なるプログラムを作成する必要がない。
【００２６】
（実施例２）
上記実施例においては、発生アドレスのシーケンスは変換メモリ５０内に変換テーブルとして記憶させ、発生させている。しかし、この変換部を下記のように構成してもよい。
【００２７】
図６は実施例２によるアドレスパターン発生器のブロック図を示す。図７はバーストアドレスビット（Ｂ０ーＢ２）のＹアドレスビットへの割り込みの関係を示す。
【００２８】
図６に示すように、カウンタ９１は本例では３ビットで構成してあり、インストラクションメモリ９０からの制御信号でシーケンシャルモードの場合はＹアドレス発生部２０からのＹアドレス信号の下位信号（Ｙ０ーＹ２）をロードする。インターリーブモードの場合はＹアドレス信号に関係無く（＃０）をロードする。ロード後カウンタはＳＤＲＡＭの動作に同期してインクリメント（＋１）動作を行う。
【００２９】
マルチプレクサ９４はインストラクションメモリ９０からの制御信号によりシーケンシャルモードの場合はカウンタ９１側の信号を、インターリーブモードの場合は排他的論理和ゲート９３側の信号を選択し、バーストアドレス（Ｂ０ーＢ２）として出力を行う。
【００３０】
レジスタ９２は本例の場合３ビットで構成され、インストラクションメモリ９０からの制御信号で値が設定され、その出力（ＲＤ０ーＲＤ２）はマルチプレクサ９５のセレクト入力にビット対応で接続される。
【００３１】
マルチプレクサ９５はレジスタ９２のデータビットが１の場合はマルチプレクサ９４側の信号を選択し、０の場合はＹアドレス発生部２０側の信号を選択する。これにより、レジスタ９２とマルチプレクサ９５で図７のようにＹアドレスビットの割り込みの制御が行われる。
【００３２】
本実施例２による動作は次のように行う。ＳＤＲＡＭの試験を開始してＳＤＲＡＭの内部モードレジスタにバーストレングスを設定する時、アドレス発生部内のレジスタ９２に同じバーストレングスを指定するデータを設定する。ＳＤＲＡＭの内部モードレジスタにバーストタイプを設定する時は、アドレス発生器内のインストラクションメモリ９０に切り替え命令を格納する。
【００３３】
次に、ＳＤＲＡＭに印加する／ＣＡＳをローにするタイミングに同期して、カウンタ９１にインストラクションメモリ９０からの制御信号によりＳＤＲＡＭがシーケンシャルモードの場合はＹアドレス信号の下位信号を、インターリーブモードの場合は、（＃０）をロードする。但し、実際のタイミング関係は、パターン発生器で発生した信号がＳＤＲＡＭに印加される関係であるが、ＳＤＲＡＭの動作に注目した方が理解しやすいのでＳＤＲＡＭの動作中心に表現している。以後同様である。
【００３４】
そして、ＳＤＲＡＭがクロックの入力により内部でバーストアドレスを発生するのと同期して、アドレス発生器内のカウンタ９１も＋１動作を行う。この＋１動作によりＹアドレスの下位にＳＤＲＡＭの内部で発生しているバーストアドレスと同じものが割り込むことになる。
【００３５】
また、試験中ＳＤＲＡＭ側のバーストレングスの変更を行う時、アドレス発生器のレジスタ９２に同じバーストレングスを指定するデータを設定する。これにより例えば、バーストレングス＝８から４に変更された場合、マルチプレクサ９４の出力（Ｂ０ーＢ２）は変わらないが、マルチプレクサ９５によりカラムアドレスビット２にはそれまでのＢ２の代わりにＹ２が出力される事になり、バーストアドレスは（Ｂ０ーＢ１）の２ビットとなる。
【００３６】
このように、試験中ＳＤＲＡＭ側のバーストタイプの変更を行う時、アドレス発生器のマルチプレクサ９４のセレクト信号をインストラクションメモリ９０からの制御信号で切り替える事でシーケンシャルとインターリーブのタイプ切り替えが行われる。
【００３７】
上述のように、ＳＤＲＡＭの試験中任意にバーストレングスとバーストタイプの変更が可能となる。また、カラムアドレスをＹアドレス発生部２０の１つで発生させるので、従来のようにＹ、Ｚアドレス発生部の２つで発生させる場合よりアドレス発生のプログラムが作成が容易となる。
【００３８】
なお、上述の各実施例において、バーストレングス＝８ワードまでの場合を説明しているが、全ワードの場合には、カウンタ、レジスタ、マルチプレクサ等を必要ビット数まで拡張することにより対応できる。
【００３９】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ＳＤＲＡＭのバースト転送のバースト長を試験中に切り替えることができ、また、インターリーブモードとシーケンシャルモードとを試験中に切り替えることのできるアドレス発生器を提供できた。そして、カラムアドレスをＹ、Ｚアドレス発生部の２つではなく、Ｙアドレス発生部１つで発生させるアドレス発生器を提供できた。
【図面の簡単な説明】
【図１】本発明の実施例１を示すアドレスパターン発生器のブロック図である。
【図２】アドレスセレクタ４０でのアドレス選択割り付け例を示す。
【図３】変換メモリ５０のアドレス割り付け例を示す。
【図４】カラムアドレスのビットに対するバースト長制御の関係を示す。
【図５】マルチプレクサ６０の構成例を示す。
【図６】実施例２によるアドレスパターン発生器のブロック図を示す。
【図７】バーストアドレスビット（Ｂ０ーＢ２）のＹアドレスビットへの割り込みの関係を示す。
【図８】従来の半導体メモリ試験装置でのシーケンシャルモードのアドレス発生方法とバースト長の違いによるカラムアドレスの割り付けの違いを示す。
【図９】インターリーブモードのアドレス発生方法を示す。
【符号の説明】
１０ Ｘアドレス発生器
１１、２１、３１、９２、２１１、２１２ レジスタ
１２、２２、３２ 演算部
２０ Ｙアドレス発生器
２３ 算術論理演算部
３０ Ｚアドレス発生器
３５ フォーマッタ
４０ アドレスセレクタ
５０ 変換メモリ
６０、９４、９５マルチプレクサ
７０ 制御用レジスタ
８０ アドレス演算エリア
９０ インストラクションメモリ
９１ カウンタ
９３ 排他的論理和ゲート
Claims (4)
- 被測定デバイスを試験するためのアドレスパターン発生器において、
Ｙアドレス発生部（２０）からのＹアドレス信号（Ｙ０−２）と、Ｚアドレス発生部（３０）からのＺアドレス信号（Ｚ０−２）と、インストラクションメモリ（９０）からの動作モード制御信号（Ｃ０）から、予め設定されたデータによって選択されたｎビットからなる変換メモリアドレスを出力するアドレスセレクタ（４０）を設け、
上記変換メモリアドレスをアドレス信号として一定の変換テーブル内容を読み出してバーストアドレス（Ｂ０−２）を出力する変換メモリ（５０）を設け、
当該変換メモリ（５０）の出力であるバーストアドレス（Ｂ０−２）と、当該Ｙアドレス発生部（２０）からのＹアドレス信号（Ｙ０−２）とを、インストラクションメモリ（９０）からのバースト長制御信号（ＢＳ０−２）に応じて、各ビット毎に選択出力するマルチプレクサ（６０）を設けたことを特徴とするアドレスパターン発生器。 - アドレスセレクタ（４０）は、 アドレスポインタ（４１）とデコーダ（４２）により、選択データ（Ｓ１、Ｓ２、Ｓ３）を格納するｎビット数からなるレジスタ（４３１、４３２、４３３）と、
当該選択データ（Ｓ１、Ｓ２、Ｓ３）に応じて、Ｙアドレス発生部（２０）からのＹアドレス信号（Ｙ０−２）と、Ｚアドレス発生部（３０）からのＺアドレス信号（Ｚ０−２）と、インストラクションメモリ（９０）からの動作モード制御信号（Ｃ０）から、ｎビットからなる変換メモリアドレスを出力するマルチプレクサ（４４１、４４２）とから成る、請求項１記載のアドレスパターン発生器。 - 被測定デバイスを試験するためのアドレスパターン発生器において、
インストラクションメモリ（９０）からの制御信号により、シーケンシャルモードの場合はＹアドレス発生部（２０）からのＹアドレス信号の下位信号（Ｙ０−２）をロードし、インターリーブモードの場合は固定値（＃０）をロードするカウンタ（９１）を設け、
当該カウンタ（９１）の出力信号を１入力端に与え、Ｙアドレス発生部（２０）からのＹアドレス信号の下位信号（Ｙ０−２）を他の入力端に与える排他的論理和ゲート（９３）を設け、
インストラクションメモリ（９０）からの制御信号により、シーケンシャルモードの場合は当該カウンタ（９１）の出力信号を、インターリーブモードの場合は当該排他的論理和ゲート（９３）の出力信号を選択するマルチプレクサ（９４）を設け、
インストラクションメモリ（９０）からの制御信号により、データビットが１の場合は当該マルチプレクサ（９４）の出力信号を選択し、データビットが０の場合はＹアドレス発生部（２０）の出力信号をビット毎に選択するマルチプレクサ（９５）を設け、
上記構成を具備したことを特徴とするアドレスパターン発生器。 - インストラクションメモリ（９０）からの各信号は、
インストラクションメモリ（９０）からの各信号をラッチするレジスタ（７０、９２）を設け、
当該レジスタ（７０、９２）の出力から供給される信号である、
請求項１、２又は３記載のアドレスパターン発生器。
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