JPH11134243A

JPH11134243A - 記憶装置の制御装置及びデータ処理システムにおける記憶装置の制御方法

Info

Publication number: JPH11134243A
Application number: JP9301306A
Authority: JP
Inventors: Hajime Usami; 元宇佐美
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 1997-10-31
Filing date: 1997-10-31
Publication date: 1999-05-21
Also published as: US6205516B1

Abstract

(57)【要約】【課題】シンクロナスＤＲＡＭのように、モードレジ
スタへの格納をアドレスデータにより行う記憶装置を用
いた場合でも、メモリマップの構成が容易で、ハードウ
ェア設計を容易に行うことのできる記憶装置の制御装置
を提供すること。【解決手段】メモリマップ上にシンクロナスＤＲＡＭ
等の内蔵ＲＡＭ３のモードレジスタのセット領域を設
け、モードレジスタへのセットを行う場合には、この領
域にセット内容を書き込む。その結果、この領域に対す
るアドレスデータが出力され、制御信号生成回路２１に
おいて、このアドレスデータがモードレジスタに対する
ものであると判定された場合には、制御信号生成回路２
１から選択回路２０に選択信号が出力される。選択信号
を受け取った選択回路２０は、前記アドレスデータと共
に出力される前記領域に書き込まれたＩ／Ｏデータに基
づいて、モードレジスタに対する特定のアドレスデータ
を生成し、内蔵ＲＡＭ３に出力する。これにより、モー
ドレジスタには、特定のアドレスデータにより所望のモ
ード内容が書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ等の記憶
装置の制御装置、及びＣＰＵとＤＲＡＭ等を備えたデー
タ処理システムにおける当該ＤＲＡＭ等の制御方法の技
術分野に関するものである。

【０００２】

【従来の技術】マイクロプロセッサ等のコンピュータの
主記憶には、ＤＲＡＭを採用するのが一般的であり、従
来からコンピュータシステムの高性能化を目的として、
ＤＲＡＭの大容量化が図られてきた。

【０００３】しかしながら、近年においては、大容量化
だけでなく、マイクロプロセッサの高速化に伴っうデー
タ転送速度の高速化が要望されており、様々な種類の高
速型ＤＲＡＭの開発が行われている。

【０００４】例えば、高速型ＤＲＡＭの例としては、高
速ページモード付きＤＲＡＭ、ＥＤＯモード付きＤＲＡ
Ｍ、バーストＥＤＯモード付きＤＲＡＭ等の非同期式の
もの、あるいはシンクロナスＤＲＡＭ、Ｒａｍｂｕｓ仕
様のＤＲＡＭ等の同期式のものが挙げられる。

【０００５】この中でも、近年サーバーコンピュータ等
の高性能機器の主記憶として、シンクロナスＤＲＡＭの
採用が一般的になりつつあり、更にはパーソナルコンピ
ュータやプリンタ等のパーソナルユースの機器にもシン
クロナスＤＲＡＭが採用され始めている。

【０００６】このシンクロナスＤＲＡＭとは、マイクロ
プロセッサ等のコンピュータに供給されるクロック信号
と同じクロック信号に同期した動作が可能な高速なＤＲ
ＡＭであり、例えばクロック信号の周波数を１００ＭＨ
ｚとし、データバスのビット幅を６４ビット幅とした場
合には、８００Ｍバイト／秒という高速なデータ転送速
度を達成できるものも製品化されている。

【０００７】シンクロナスＤＲＡＭは、このような高速
な動作を可能とするために、チップ内部にコラムアドレ
スのカウンタを有しており、入力されたコラムアドレス
からクロック信号に同期してコラムアドレスをカウント
アップし、連続したアドレスデータのリード／ライトを
行うように構成されている。

【０００８】そして、このような内部アドレスカウンタ
を用いた、バーストモードと呼ばれる転送モードにおい
ては、バースト長と呼ばれる入出力されるデータの個
数、及びコラムアドレスのストローブ信号を入力してか
らデータを出力するまでのクロック・サイクル数等をユ
ーザーが設定可能に構成されており、ユーザーのシステ
ムに応じた設計が可能となっている。

【０００９】

【発明が解決しようとする課題】しかしながら、前記シ
ンクロナスＤＲＡＭにおいては、前記バースト長または
前記クロック・サイクル数を設定するためには、モード
レジスタと呼ばれる内部レジスタにパラメータを格納す
る必要があるが、このモードレジスタの設定が特殊なた
めに、一般的なシステムでは使用が困難であるという問
題があった。

【００１０】モードレジスタへパラメータを格納するた
めには、シンクロナスＤＲＡＭに対して所定の制御信号
を出力することによって、動作モードをモードレジスタ
のセットモードに設定し、アドレスデータを構成する所
定のビットの組み合わせで前記パラメータの格納を行
う。例えば、シンクロナスＤＲＡＭのアドレスデータ
が、Ａ０〜Ａ１１の１２ビットで構成されていた場合、
Ａ４〜Ａ６の３ビットで前記クロック・サイクル数を設
定し、Ａ０〜Ａ２の３ビットで前記バースト長を設定す
るように構成されている。そして、設定を行う際には、
上位のＡ７〜Ａ１１の値は「０」に固定する必要があ
る。

【００１１】従って、前記パラメータの内容によって
は、モードレジスタを設定するためのアドレスデータ
は、システム上あり得ないアドレスを示す値となること
があり、システムにおけるメモリマップの構成が困難に
なり、ハードウェア設計が困難になるという問題があっ
た。

【００１２】そこで、本発明は、前記問題点を解決し、
シンクロナスＤＲＡＭのように、モードレジスタへの格
納をアドレスデータにより行う記憶装置を用いた場合で
も、メモリマップの構成が容易で、ハードウェア設計を
容易に行うことのできる記憶装置の制御装置、及びデー
タ処理システムにおける記憶装置の制御方法を提供する
ことを目的としている。

【００１３】

【課題を解決するための手段】請求項１に記載の記憶装
置の制御装置は、前記課題を解決するために、複数の記
憶要素と、記憶装置の動作の態様を識別するための識別
情報を格納する識別情報格納手段と、該識別情報格納手
段に格納された識別情報及び外部から入力される制御信
号並びにアドレスデータに応じて記憶装置の動作制御を
行う制御手段とを有し、アドレスデータの入力に応じて
前記記憶要素の選択を行うと共に、所定の制御信号と共
にアドレスデータが入力された場合には、当該アドレス
データから前記識別情報を抽出して前記識別情報格納手
段に格納する記憶装置と、該記憶装置の前記記憶要素に
対する処理対象データの書き込み及び該記憶要素からの
処理対象データの読み出しを行うデータ処理装置との間
に設けられ、該データ処理装置から出力されるアドレス
データ並びに処理対象データに基づいて、前記記憶装置
に対する前記制御信号及びアドレスデータ並びに処理対
象データを生成あるいは出力する制御装置であって、前
記データ処理装置から出力されるアドレスデータに基づ
いて、選択先が前記識別情報格納手段であるか否かを判
定する判定手段と、前記判定手段により、選択先が前記
識別情報格納手段であると判定された場合には、前記デ
ータ処理装置から当該アドレスデータに対応して出力さ
れる処理対象データに基づいて、前記識別情報を含む前
記特定のアドレスデータを生成するアドレスデータ生成
手段と、前記アドレスデータ生成手段により生成された
前記前記識別情報を含む前記特定のアドレスデータを前
記記憶装置に対して出力するアドレスデータ出力手段と
を備えたことを特徴とする。

【００１４】請求項１に記載の記憶装置の制御装置によ
れば、データ処理装置において、選択先を記憶装置の識
別情報格納手段とするアドレス領域に、当該識別情報格
納手段に格納すべき識別情報を内容とする処理対象デー
タが書き込まれると、データ処理装置からは、当該アド
レス領域を示すアドレスデータと当該処理対象データが
出力される。一方、判定手段においては、データ処理装
置から出力されるアドレスデータの判定が行われてお
り、データ処理装置から上述のようなアドレスデータが
出力された場合には、その選択先が記憶装置の識別情報
格納手段であることが判定される。そして、このような
判定が行われた場合には、アドレスデータ生成手段にお
いて、当該アドレスデータに対応して出力される処理対
象データ、即ち前記識別情報格納手段に格納すべき内容
の処理対象データに基づいて、前記識別情報を含む前記
特定のアドレスデータが生成される。そして、この特定
のアドレスデータは、アドレスデータ出力手段により、
前記記憶装置に対して出力される。その結果、記憶装置
においては、識別情報格納手段に前記識別情報が格納さ
れ、記憶装置が所望の動作態様を示すことになる。

【００１５】以上のように、本発明によれば、識別情報
格納手段に対する識別情報の格納を特定のアドレスデー
タによって行う記憶装置を用いる場合でも、通常のメモ
リマップ上に割り当てられたアドレス領域に対して前記
識別情報を書き込むだけで前記識別情報格納手段に対す
る識別情報の格納を行うことができるので、メモリマッ
プの構成が容易で、ハードウェア設計を容易に行うこと
ができる。

【００１６】請求項２に記載の記憶装置の制御装置は、
前記課題を解決するために、請求項１に記載の記憶装置
の制御装置において、前記記憶装置は、クロック信号に
同期して動作するシンクロナスＤＲＡＭであることを特
徴とする。

【００１７】請求項２に記載の記憶装置の制御装置は、
前記記憶装置として、クロック信号に同期して動作する
シンクロナスＤＲＡＭの識別情報格納手段に対し、上述
のように識別情報を格納するので、例えばバースト動作
モードにおけるバースト長を容易に設定することがで
き、高速な記憶装置を容易に制御することができる。

【００１８】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法は、前記課題を解決するため
に、複数の記憶要素と、記憶装置の動作の態様を識別す
るための識別情報を格納する識別情報格納手段と、該識
別情報格納手段に格納された識別情報及び外部から入力
される制御信号並びにアドレスデータに応じて記憶装置
の動作制御を行う制御手段とを有し、アドレスデータの
入力に応じて前記記憶要素の選択を行うと共に、所定の
制御信号と共にアドレスデータが入力された場合には、
当該アドレスデータから前記識別情報を抽出して前記識
別情報格納手段に格納する記憶装置と、該記憶装置の前
記記憶要素に対する処理対象データの書き込み及び該記
憶要素からの処理対象データの読み出しを行うデータ処
理装置と、他の周辺装置とを少なくとも有するデータ処
理システムにおける前記記憶装置の制御方法であって、
前記データ処理システム全体のアドレス空間に、前記記
憶装置の記憶要素に対するアドレス領域と、前記周辺装
置に対するアドレス領域とを割り当てる工程と、前記記
憶装置の識別情報格納手段への識別情報の格納を行う場
合には、前記周辺装置に対するアドレス領域に該当する
アドレスデータを出力すると共に、前記識別情報がエン
コードされた処理対象データを出力する工程と、前記ア
ドレスデータと共に出力される前記処理対象データをデ
コードして前記識別情報を抽出する工程と、前記抽出し
た識別情報をエンコードして所定の制御信号及びアドレ
スデータを生成する工程と、前記識別情報がエンコード
された前記所定の制御信号及びアドレスデータを前記記
憶装置に対して出力する工程とを備えたことを特徴とす
る。

【００１９】請求項３に記載の記憶装置の制御装置によ
れば、まず、データ処理システム全体のアドレス空間
に、記憶装置の記憶要素に対するアドレス領域と、周辺
装置に対するアドレス領域が割り当てられる。そして、
記憶装置の識別情報格納手段への識別情報の格納を行う
場合には、前記周辺装置に対するアドレス領域に該当す
るアドレスデータが出力され、それと共に前記識別情報
がエンコードされた処理対象データが出力される。

【００２０】次に、当該アドレスデータに対応して出力
される処理対象データ、即ち前記識別情報格納手段に格
納すべき内容の処理対象データについてのデコードが行
われ、前記識別情報が抽出される。そして、その抽出し
た識別情報をエンコードすることにより、所定の制御信
号及びアドレスデータが生成され、当該所定の制御信号
及び特定のアドレスデータが、前記記憶装置に対して出
力される。その結果、記憶装置においては、識別情報格
納手段に前記識別情報が格納され、記憶装置が所望の動
作態様を示すことになる。

【００２１】以上のように、本発明によれば、識別情報
格納手段に対する識別情報の格納を特定のアドレスデー
タによって行う記憶装置を用いる場合でも、通常のメモ
リマップ上に割り当てられたアドレス領域に対して前記
識別情報を書き込むだけで前記識別情報格納手段に対す
る識別情報の格納を行うことができるので、メモリマッ
プの構成が容易で、ハードウェア設計を容易に行うこと
ができる。

【００２２】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法は、前記課題を解決するため
に、請求項３に記載のデータ処理システムにおける記憶
装置の制御方法において、前記記憶装置は、クロック信
号に同期して動作するシンクロナスＤＲＡＭであること
を特徴とする。

【００２３】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法制御装置は、前記記憶装置とし
て、クロック信号に同期して動作するシンクロナスＤＲ
ＡＭの識別情報格納手段に対し、上述のように識別情報
を格納するので、例えばバースト動作モードにおけるバ
ースト長を容易に設定することができ、高速な記憶装置
を容易に制御することができる。

【００２４】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図８に基づいて説明する。図１は、本実
施形態におけるデータ処理システムの一例としてのプリ
ントシステムの概略構成を示すブロック図である。

【００２５】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００２６】ＣＰＵ１は、ＲＯＭ２に記憶された制御プ
ログラムに基づいて、ＡＳＩＣ５等のプリンタ装置Ａの
構成手段を制御する手段であり、アドレスデータの出力
と、当該アドレスに割り当てられた手段との間における
データの入出力と、各手段に対する制御信号の入出力を
行う。

【００２７】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。

【００２８】記憶装置としての内蔵ＲＡＭ３は、ＣＰＵ
１による演算処理に必要な作業領域と、このデータ処理
システムにおける主記憶としての役割を有するメモリで
あり、本実施形態ではシンクロナスＤＲＡＭが用いられ
ている。

【００２９】また、もう一方の記憶装置としての拡張Ｒ
ＡＭ４は、主記憶の容量を増加させるために取り付けら
れるメモリであり、内蔵ＲＡＭ３と同様に、本実施形態
ではシンクロナスＤＲＡＭが用いられている。

【００３０】ＡＳＩＣ５は、ＣＰＵ１による処理の負荷
を軽減するために設けられた、このデータ処理システム
に特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並
びに拡張ＲＡＭ４を制御するためのメモリ制御回路５ａ
と、スイッチパネル６を制御するためのＩ／Ｏ制御回路
５ｂと、プリントエンジン７を制御するためのエンジン
制御回路５ｃと、ホスト装置１０との間の通信を制御す
るためのインターフェース制御回路５ｄとから構成され
ている。

【００３１】ＡＳＩＣ５内の夫々の制御回路は、このデ
ータ処理システム内において、夫々特定のアドレスが割
り当てられており、ＣＰＵ１から夫々の特定のアドレス
にアクセスすることにより、夫々の制御回路に対するア
クセスが可能になっている。

【００３２】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。

【００３３】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００３４】次に、以上のようなプリントシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。

【００３５】図２は、図１のブロック図から、ＣＰＵ１
と、ＡＳＩＣ５のメモリ制御回路５ａと、内蔵ＲＡＭ３
及び拡張ＲＡＭ４とを抜き出したブロック図であり、内
蔵ＲＡＭ３及び拡張ＲＡＭ４については、ＳＤＲＡＭと
して表示してある。

【００３６】図２に示すように、ＡＳＩＣ５のメモリ制
御回路５ａは、選択回路２０と、制御信号生成回路２１
とを備えている。

【００３７】アドレスデータ生成手段及びアドレスデー
タ出力手段としての選択回路２０は、ＣＰＵ１から出力
されるアドレスデータをデコード処理することにより、
内蔵ＲＡＭ３または拡張ＲＡＭ４に対する実際のアドレ
スを生成し、当該アドレスにより特定される領域との間
でデータの入出力を行う回路である。

【００３８】また、判定手段としての制御信号生成回路
２１は、ＣＰＵ１から出力される制御信号に基づいて、
内蔵ＲＡＭ３または拡張ＲＡＭ４に対して所定の制御信
号を出力し、また、必要に応じてＣＰＵ１に対して所定
の制御信号を出力する回路である。更に、図２に示すよ
うに、制御信号生成回路２１にもＣＰＵ１からのアドレ
スデータが入力されるように構成されており、制御信号
生成回路２１は、特定のアドレスがアクセスされた場合
には、選択回路２０に対して後述するデータ選択信号を
出力するように構成されている。

【００３９】次に、内蔵ＲＡＭ３及び拡張ＲＡＭ４の詳
細な構成を図３のブロック図に示す。なお、内蔵ＲＡＭ
３と拡張ＲＡＭ４は同様の構成であるため、以下の説明
では説明を簡単にするために、内蔵ＲＡＭ３についての
み説明する。

【００４０】本実施形態においては、内蔵ＲＡＭ３とし
て、１ワードが４ビットで、４Ｍワードの容量を有する
シンクロナスＤＲＡＭを８個用いている。図３は、その
１個のシンクロナスＤＲＡＭの構成を示すブロック図で
ある。シンクロナスＤＲＡＭは、クロック信号に同期し
て動作するため、図３に示すように、クロックバッファ
３０を備えている。このクロックバッファ３０には、図
１に示すＣＰＵ１へ供給されるクロック信号と同じクロ
ック信号ＣＬＫが供給される。そして、以下に説明する
各ブロックは、このクロックバッファ３０に供給された
クロック信号ＣＬＫに基づいて動作する。

【００４１】このシンクロナスＤＲＡＭには、図２に示
すように、制御信号生成回路２１から各種の制御信号が
供給されるが、これらの制御信号はコマンドデコーダ３
１に入力される。より具体的には、制御信号として、チ
ップセレクトＣＳ、ローアドレスストローブＲＡＳ、コ
ラムアドレスストローブＣＡＳ、及びライトイネーブル
ＷＥが用いられ、コマンドデコーダ３１に入力される。
これらの制御信号は、夫々２値のデータを有する信号で
あり、シンクロナスＤＲＡＭにおいては、これらの制御
信号の組み合わせにより、シンクロナスＤＲＡＭの動作
モードを選択できるように構成されている。コマンドデ
コーダ３１は、これらの制御信号の組み合わせに基づい
て動作モードを判定する手段であり、その判定結果をモ
ードレジスタ３５に出力する。一方、これらの制御信号
の内、ローアドレスストローブＲＡＳ、コラムアドレス
ストローブＣＡＳ、及びライトイネーブルＷＥは、コマ
ンドデコーダ３１を介して制御信号ラッチ３４にてラッ
チされ、ＤＲＡＭコア３７を制御する信号として供給さ
れる。

【００４２】また、アドレスデータＡ０〜Ａ１１は、ア
ドレスバッファ／レジスタ及びバンクセレクト３２に供
給される。アドレスデータＡ０〜Ａ１０が入力されるア
ドレスデータ端子には、ローアドレスとコラムアドレス
がマルチプレクスされた状態で入力されるため、一つの
バンクについて２¹¹×２¹⁰＝２Ｍワード、二つのバンク
の合計で４Ｍワードのセルの一つを任意に選択すること
ができる。アドレスバッファレジスタ及びバンクセレク
ト３２の出力は、各ＤＲＡＭコア３７のアドレスデータ
端子に接続されており、各ＤＲＡＭコア３７は、ＲＡＳ
端子に入力されるローアドレスストローブＲＡＳがロー
レベルの時に、アドレスデータ端子に入力されるアドレ
スデータＡ０〜Ａ１０をローアドレスとして読み取る。
また、アドレスバッファレジスタ及びバンクセレクト３
２の出力は、モードレジスタ３５とコラムアドレスカウ
ンタ３６に接続されている。本実施形態のシンクロナス
ＤＲＡＭにおいては、アドレスデータＡ０〜Ａ１０によ
り動作モードを指定するように構成されており、モード
レジスタ３５は、アドレスデータＡ０〜Ａ１０により指
定された動作モードに従って、コラムアドレスカウンタ
３６に入出力するデータの個数（以下、バースト長とす
る）を指定する制御信号を出力する。一方、コラムアド
レスカウンタ３６は、アドレスバッファレジスタ及びバ
ンクセレクト３２から出力されるアドレスデータＡ０〜
Ａ１０をラッチし、前記モードレジスタ３５から指定さ
れたバースト長で、クロック信号ＣＬＫに同期してコラ
ムアドレスをカウントアップし、各ＤＲＡＭコア３７に
出力する。従って、シンクロナスＤＲＡＭにおいては、
ローアドレスとコラムアドレスを一組指定するだけで、
クロック信号に同期したデータの書き込み及び読み取り
が可能である。

【００４３】また、本実施形態のシンクロナスＤＲＡＭ
は、ＤＲＡＭコア３７が複数のバンクから構成されてお
り、本実施形態では、アドレスデータＡ１１をバンクの
切り換え信号として用いており、アドレスデータＡ１１
が０の時にはバンク０、アドレスデータＡ１１が１の時
にはバンク１が選択される。

【００４４】次に、Ｉ／Ｏデータバッファ／レジスタ３
３は、各ＤＲＡＭコア３７に書き込むを行うためのデー
タ、あるいは各ＤＲＡＭコア３７から読み取られるデー
タに対してのバッファ回路あるいはレジスタ回路であ
り、Ｉ／ＯデータＤＱ０〜ＤＱ３のデータバスと接続さ
れている。本実施形態では、図３に示すシンクロナスＤ
ＲＡＭを８個用いてるため、図示しない他の７個のシン
クロナスＤＲＡＭのＩ／Ｏデータバッファ／レジスタ３
３には、夫々Ｉ／ＯデータＤＱ４〜ＤＱ７、ＤＱ８〜Ｄ
Ｑ１１、ＤＱ１２〜ＤＱ１５、ＤＱ１６〜ＤＱ１９、Ｄ
Ｑ２０〜ＤＱ２３、ＤＱ２４〜ＤＱ２７、ＤＱ２８〜Ｄ
Ｑ３１のデータバスが接続されている。

【００４５】次に、以上のようなシンクロナスＤＲＡＭ
における基本コマンドの設定と、動作モードの設定につ
いて説明する。

【００４６】本実施形態のシンクロナスＤＲＡＭにおい
ては、クロック信号ＣＬＫの立ち上がり時におけるチッ
プセレクトＣＳ、ローアドレスストローブＲＡＳ、コラ
ムアドレスストローブＣＡＳ、ライトイネーブルＷＥ等
の制御信号のレベルによって、コマンドを指定するよう
に構成されている。このコマンドのデコードは、上述し
たコマンドデコーダ３１によって行われる。図４に本実
施形態のシンクロナスＤＲＡＭにおける基本コマンドの
内の代表的なものを示す。尚、基本コマンドは図４に挙
げたもののみではなく、他にも多数のコマンドの指定が
可能であるがここでは詳しい説明は省略する。

【００４７】まず、クロック信号ＣＬＫの立ち上がり時
において、チップセレクトＣＳがローレベル、ローアド
レスストローブＲＡＳがハイレベル、コラムアドレスス
トローブＣＡＳがローレベル、ライトイネーブルＷＥが
ハイレベルの場合には、リードコマンドが指定され、Ｄ
ＲＡＭコア３７に格納されたＩ／Ｏデータが出力され
る。

【００４８】また、クロック信号ＣＬＫの立ち上がり時
において、チップセレクトＣＳ、ローアドレスストロー
ブＲＡＳ、及びコラムアドレスストローブＣＡＳがリー
ドコマンドの場合と同じレベルにあるが、ライトイネー
ブルＷＥがローレベルの場合には、ライトコマンドが指
定され、ＤＲＡＭコア３７にＩ／Ｏデータが格納され
る。

【００４９】そして、クロック信号ＣＬＫの立ち上がり
時において、チップセレクトＣＳ、ローアドレスストロ
ーブＲＡＳ、コラムアドレスストローブＣＡＳ、及びラ
イトイネーブルＷＥの全てがローレベルの場合には、モ
ードレジスタセットコマンドが指定される。

【００５０】このモードレジスタコマンドとは、ＣＡＳ
レイテンシ、バーストタイプ、及びバースト長を設定す
るコマンドであり、このコマンドをモードレジスタ３５
に設定することにより、コラムアドレスのカウントアッ
プタイミングあるいはカウントアップ数を指定すること
ができる。

【００５１】ＣＡＳレイテンシとは、図６に示すよう
に、ローアドレスストローブＣＡＳを入力してからＩ／
Ｏデータを出力するまでのクロックサイクル数であり、
本実施形態では、このＣＡＳレイテンシＣＬをＣＬ＝１
〜３の範囲で設定することができる。図６はＣＬ＝２の
例である。

【００５２】また、バーストタイプとは、バースト動作
時におけるＩ／Ｏデータの出力タイミング等をＣＰＵの
タイプに応じて選択するものであり、使用するＣＰＵの
タイプに応じて設定する。

【００５３】更に、バースト長とは、バースト動作時に
おけるＩ／Ｏデータの出力個数を指定するものであり、
本実施形態ではバースト長ＢＬを例えばＢＬ＝１〜８の
範囲で指定することができる。図６はＢＬ＝４とした例
である。

【００５４】例えば、モードレジスタコマンドにより、
ＣＡＳレイテンシＣＬ＝１、及びバースト長ＢＬ＝４と
設定した場合の本実施形態のシンクロナスＤＲＡＭの動
作について説明する。

【００５５】まず、ローアドレスデータＡ０〜Ａ１０が
セットされ、タイミングｔ０においてローアドレススト
ローブＲＡＳがローレベルになると、このローアドレス
データＡ０〜Ａ１０がラッチされ、次にタイミングｔ１
でチップセレクトＣＳを一旦ハイレベルにした後に、チ
ップセレクトＣＳをローレベルにしてコラムアドレスＡ
０〜Ａ９をセットし、タイミングｔ２でコラムアドレス
をローレベルにする。これによりコラムアドレスＡ０〜
Ａ９がラッチされる。そして、ライトイネーブルＷＥを
ハイレベルにしておくことにより、リードコマンドが指
定され、更にＣＡＳレイテンシＣＬ＝２であるため、２
クロックサイクル後のタイミングｔ４においてＣＰＵ１
が最初のデータｎをクロック信号ＣＬＫの立ち上がりの
タイミングでサンプリングできるように出力される。そ
して、バースト長ＢＬはＢＬ＝４に設定されているた
め、以下、クロック信号ＣＬＫの立ち上がりに同期して
２番目のデータｎ＋１、ｎ＋２、ｎ＋３が順次連続して
出力される。また、ライトコマンドが選択された場合に
も同様に連続したＩ／Ｏデータの書き込みが行われる。
本実施形態のシンクロナスＤＲＡＭは、このようにクロ
ック信号ＣＬＫに同期した連続的なＩ／Ｏデータの読み
出し及び書き込みが可能であるため、高速なアクセスが
可能となっている。

【００５６】しかしながら、このようなバースト動作時
におけるＣＡＳレイテンシＣＬ、バーストタイプ、ある
いはバースト長ＢＬを設定するためには、図５に示すよ
うに、アドレスデータＡ０〜Ａ１１により行うように構
成されている。

【００５７】具体的には、アドレスデータＡ８〜Ａ１１
の値は０に固定し、アドレスデータＡ４〜Ａ６の３ビッ
トでＣＡＳレイテンシＣＬを設定し、アドレスデータＡ
３でバーストタイプを設定し、アドレスデータＡ０〜Ａ
２でバースト長ＢＬを設定するように構成されている。
例えば図６の例では、モードレジスタ３５に出力するア
ドレスデータＡ０〜Ａ１１は、「００００００１０
００１０」であり、図７に示すように、このようなアド
レスデータＡ０〜Ａ１１をセットした後、ｔ１０のタイ
ミングで、チップセレクトＣＳ、ローアドレスストロー
ブＲＡＳ、コラムアドレスストローブＣＡＳ、ライトイ
ネーブルＷＥを全てローレベルにすることにより、モー
ドレジスタ３５に上述した夫々の設定が行われることに
なる。

【００５８】本実施形態のシンクロナスＤＲＡＭは、こ
のような細かな動作モードの指定が可能であるため、高
速でありながら使い勝手の良いデータ処理システムを提
供することが可能となっている。

【００５９】しかしながら、モードレジスタセットのコ
マンドを上述のようなアドレスデータで指定しなければ
ならないため、この指定のための処理が煩雑になるとい
う問題があった。つまり、まず、図５のようなモードレ
ジスタをセットするためには、少なくともＡ０〜Ａ６の
７ビット、あるいは、望ましくはＡ０〜Ａ１１の１２ビ
ットで表されるアドレス空間をシステム全体のメモリマ
ップ上に確保し、セットするコマンドの内容からアドレ
スデータを計算し、そのアドレスに対して何らかのデー
タを書き込むという処理を行う必要があった。

【００６０】例えば、従来では、図９に示すようにシス
テム全体のメモリマップが設定されており、モード設定
の対象となるシンクロナスＤＲＡＭは「＄４０００−０
０００」〜「＄４７ＦＦ−ＦＦＦＦ」の記憶要素の領域
と、「＄４Ｃ００−００００」〜「＄４ＦＦＦ−ＦＦＦ
Ｆ」のモードレジスタ用の領域という具合に設定されて
いる。

【００６１】この時、アドレスの上位の数ビットにて、
物理的にシンクロナスＤＲＡＭを選択するためのＣＳ
（チップセレクト）を作成するため、記憶要素としての
ＤＲＡＭエリアとモードレジスタエリアは同じ「＄４＊
＊＊−＊＊＊＊」で表されるアドレス空間に割り当てら
れる。

【００６２】更に、ここで、図６に示したＢＬ＝４とす
るモードレジスタのセットの場合は、ＣＰＵ１は、上記
のモードレジスタ用の領域内のアドレス「＄４Ｃ００−
００２２」に何らかのデータを書き込むことを行う。す
ると、上位ビットでシンクロナスＤＲＡＭが選択され、
上記のアドレスの下位１２ビットである「００００００
１０００１０」の内容のアドレスデータＡ０〜Ａ１１
がシンクロナスＤＲＡＭの内蔵ＲＡＭ３に出力され、前
記各制御信号を所定のレベルに設定することにより、上
述のようなモードレジスタのコマンドセットが行われる
ことになる。

【００６３】ところが、３２ビットのＣＰＵにおいて
は、４バイト単位のアクセスを行うのが通常であるた
め、「＄４Ｃ００−００００」、「＄４Ｃ００−０００
４」、「＄４Ｃ００−０００８」というようなアドレス
にアクセスするのが一般的である。従って、従来では、
モードレジスタへのコマンドセットを行う時、上記の
「＄４Ｃ００−００２２」のような２バイトのデータ境
界にアクセスするといった不自然なアドレスにアクセス
するための処理が必要になり、非常に煩雑であった。

【００６４】そこで、本実施形態においては、上述した
制御信号生成回路２１において、ＣＰＵ１から出力され
るアドレスデータを読み取り、そのアドレスデータがメ
モリマップ上に割り当てられたモードレジスタのコマン
ドセット領域であった場合には、選択回路２０に対して
選択信号を出力し、この選択信号を受け取った選択回路
２０により、その領域に書き込まれたコマンドの内容を
シンクロナスＤＲＡＭである内蔵ＲＡＭ３に対するアド
レスデータＡ０〜Ａ１１として出力するように構成し
た。このような構成により、メモリマップ上に割り当て
られたモードレジスタのコマンドセット領域に、コマン
ドの内容を書き込むだけで、モードレジスタへのセット
が可能になる。

【００６５】具体例を挙げて説明する。まず、図８に示
すように、モードレジスタのコマンドセット領域を「＄
３Ｃ００−００００」からの４バイトの領域に割り当て
る。次に、コマンドの内容が図６の例のように、「００
００００１０００１０」であったとすると、ＣＰＵ
１はアドレス「＄３Ｃ００−００００」で示される４バ
イトの領域に、４バイトのデータ「００００−００２
２」を書き込む処理を行う。すると、アドレスデータ
「＄３Ｃ００−００００」がＣＰＵ１から出力され、こ
のアドレスデータが制御信号生成回路２１により読み取
られる。制御信号回路２１においては、このアドレスデ
ータがモードレジスタへのコマンドセット領域であると
判定し、選択回路に選択信号を出力する。この選択信号
を受け取った選択回路２０は、前記アドレスデータ「＄
３Ｃ００−００００」に対応して出力されるＩ／Ｏデー
タ「００００−００２２」に基づき、アドレスデータＡ
１１〜Ａ０として、「０２２」を作成し、シンクロナス
ＤＲＡＭの内蔵ＲＡＭ３に出力する。一方、制御信号生
成回路２１は、図４に示すようなモードレジスタセット
を指定するコマンドを制御信号によりシンクロナスＤＲ
ＡＭの内蔵ＲＡＭ３に出力する。

【００６６】本実施形態においては、図４に示すチップ
セレクト信号（ＣＳ）を含む１つのモードレジスタセッ
トのコマンドで設定可能なシンクロナスＤＲＡＭ（８
個）に対して「＄３Ｃ００−００００」という４バイト
の領域をモードレジスタ領域１としてＡＳＩＣ５の内部
レジスタ領域に割り当ててある。更に、「＄３Ｃ００−
０００４」には、別のチップセレクト信号で選択可能な
シンクロナスＤＲＡＭ（図８では拡張ＲＡＭ４で示す）
に対応させるようにしている。図８に示すように、これ
らのモードレジスタを設定する為のアドレス領域（「＄
３Ｃ００−００００」、「＄３Ｃ００−０００４」等）
は、記憶要素としてのシンクロナスＤＲＡＭに割り当て
られているアドレス領域（内蔵ＲＡＭ３としての「＄４
０００−００００」から「＄４７ＦＦ−ＦＦＦＦ」と、
それから連続するアドレスとして設定された拡張ＲＡＭ
４としての「＄４８００−００００」から「＄４ＦＦＦ
−ＦＦＦＦ」等）とは関係無く、例えば、１つのＡＳＩ
Ｃ５に割り当てられたアドレス領域内にコンパクトに配
置することができ、システム全体の設計上のアドレス空
間の利用に制約が加わらない。

【００６７】なお、１回のモードレジスタへの書き込み
で設定可能なシンクロナスＤＲＡＭに対するモードレジ
スタ領域として、４バイトのアドレス空間を割り当てた
が、本発明はこれに限られるものではなく、４バイト未
満のバイトとか、８バイトとか、１６バイトとか言った
アドレス空間を割り当てても良い。所定のアドレス空間
内のアドレスがＣＰＵ１から出力された時、モードレジ
スタの設定をする為のＩ／Ｏデータが出力されていると
して、上記の制御信号生成回路及び選択回路は上記の動
作を行うようにすれば良い。

【００６８】以上のように、本実施形態によれば、ＣＰ
Ｕ１側で、モードレジスタへのセットのためのアドレス
を計算し、不自然なアドレスにデータを書き込むことな
く、通常のメモリマップ上の特定領域に必要なデータを
書き込むだけで、モードレジスタへのコマンドセットを
行うことができ、使い勝手の良いデータ処理システムを
提供することができる。

【００６９】なお、本実施形態においては、記憶装置の
一例として、シンクロナスＤＲＡＭを用いた場合につい
て説明したが、本発明はこれに限られるものではなく、
上述したようにアドレスデータを用いてモードレジスタ
セットを行う記憶装置であれば、適用可能である。但
し、シンクロナスＤＲＡＭについて適用することによ
り、適宜のモードの設定を行い、システムの態様に応じ
た高速なメモリアクセスの可能なデータ処理システムを
提供することができる。

【００７０】また、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いるデータ処理システムであれば、他のシステムにも適
用可能である。例えばパーソナルコンピュータ、ワード
プロセッサ、複写機、通信装置等のデータ処理システム
に適用可能である。

【００７１】

【発明の効果】請求項１に記載の記憶装置の制御装置に
よれば、識別情報格納手段に割り当てられたアドレス領
域に、識別情報の内容を書き込むことにより、当該アド
レス領域に対応して出力されるアドレスデータに基づい
て選択先が識別情報格納手段であると判定された場合に
は、識別情報の内容を有する処理対象データに基づいて
識別情報格納手段に対する特定のアドレスデータが生成
及び出力され、識別情報格納手段に対する識別情報の格
納が行われるので、通常のメモリマップ上に割り当てら
れたアドレス領域に対して前記識別情報を書き込むだけ
で前記識別情報格納手段に対する識別情報の格納を行う
ことができ、従って、メモリマップの構成が容易で、ハ
ードウェア設計を容易に行うことができる。

【００７２】請求項２に記載の記憶装置の制御装置によ
れば、前記記憶装置として、クロック信号に同期して動
作するシンクロナスＤＲＡＭの識別情報格納手段に対
し、上述のように識別情報を格納するので、例えばバー
スト動作モードにおけるバースト長を容易に設定するこ
とができ、高速な記憶装置を容易に制御することができ
る。

【００７３】請求項３に記載のデータ処理システムによ
れば、識別情報格納手段に割り当てられたアドレス領域
に、識別情報の内容を書き込むことにより、当該アドレ
ス領域に対応して出力されるアドレスデータに基づいて
選択先が識別情報格納手段であると判定された場合に
は、識別情報の内容を有する処理対象データに基づいて
識別情報格納手段に対する特定のアドレスデータが生成
及び出力され、識別情報格納手段に対する識別情報の格
納が行われるので、通常のメモリマップ上に割り当てら
れたアドレス領域に対して前記識別情報を書き込むだけ
で前記識別情報格納手段に対する識別情報の格納を行う
ことができ、従って、メモリマップの構成が容易で、ハ
ードウェア設計を容易なデータ処理システムを提供する
ことができる。

【００７４】請求項４に記載の記憶装置の制御装置によ
れば、前記記憶装置として、クロック信号に同期して動
作するシンクロナスＤＲＡＭの識別情報格納手段に対
し、上述のように識別情報を格納するので、例えばバー
スト動作モードにおけるバースト長を容易に設定するこ
とができ、高速な記憶装置を容易に制御可能なデータ処
理システムを提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。

【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図３】図１または図２のプロック図における記憶装置
の構成を示すブロック図である。

【図４】図３の記憶装置におけるコマンドの種類と、コ
マンドを設定するための制御信号のレベルの値を示す図
である。

【図５】図３の記憶装置におけるモードレジスタの設定
値とその内容及び各設定値のアドレスデータにおける位
置を示す図である。

【図６】図３の記憶装置におけるリード時のバースト動
作を示すタイミングチャートである。

【図７】図３の記憶装置におけるモードレジスタセット
のコマンド選択時のタイミングチャートである。

【図８】図１のデータ処理システムにおけるメモリマッ
プを示す図である。

【図９】従来のデータ処理システムにおけるメモリマッ
プを示す図である。

【符号の説明】

１…ＣＰＵ２…ＲＯＭ３…内蔵ＲＡＭ４…拡張ＲＡＭ５…ＡＳＩＣ５ａ…メモリ制御回路５ｂ…Ｉ／Ｏ制御回路５ｃ…エンジン制御回路５ｄ…Ｉ／Ｆ制御回路６…ＳＷパネル７…プリントエンジン１０…ホスト２０…選択回路２１…制御信号生成回路３０…クロックバッファ３１…コマンドデコーダ３２…アドレスバッファ／レジスタ及びバンクセレクト３３…Ｉ／Ｏデータバッファ／レジスタ３４…制御信号ラッチ３５…モードレジスタ３６…コラムアドレスカウンタ３７…ＤＲＡＭコア

Claims

【特許請求の範囲】

【請求項１】複数の記憶要素と、記憶装置の動作の態
様を識別するための識別情報を格納する識別情報格納手
段と、該識別情報格納手段に格納された識別情報及び外
部から入力される制御信号並びにアドレスデータに応じ
て記憶装置の動作制御を行う制御手段とを有し、アドレ
スデータの入力に応じて前記記憶要素の選択を行うと共
に、所定の制御信号と共にアドレスデータが入力された
場合には、当該アドレスデータから前記識別情報を抽出
して前記識別情報格納手段に格納する記憶装置と、該記
憶装置の前記記憶要素に対する処理対象データの書き込
み及び該記憶要素からの処理対象データの読み出しを行
うデータ処理装置との間に設けられ、該データ処理装置
から出力されるアドレスデータ並びに処理対象データに
基づいて、前記記憶装置に対する前記制御信号及びアド
レスデータ並びに処理対象データを生成あるいは出力す
る制御装置であって、前記データ処理装置から出力されるアドレスデータに基
づいて、選択先が前記識別情報格納手段であるか否かを
判定する判定手段と、前記判定手段により、選択先が前記識別情報格納手段で
あると判定された場合には、前記データ処理装置から当
該アドレスデータに対応して出力される処理対象データ
に基づいて、前記識別情報を含む前記特定のアドレスデ
ータを生成するアドレスデータ生成手段と、前記アドレスデータ生成手段により生成された前記前記
識別情報を含む前記特定のアドレスデータを前記記憶装
置に対して出力するアドレスデータ出力手段と、を備えたことを特徴とする記憶装置の制御装置。
【請求項２】前記記憶装置は、クロック信号に同期し
て動作するシンクロナスＤＲＡＭであることを特徴とす
る請求項１に記載の記憶装置の制御装置。
【請求項３】複数の記憶要素と、記憶装置の動作の態
様を識別するための識別情報を格納する識別情報格納手
段と、該識別情報格納手段に格納された識別情報及び外
部から入力される制御信号並びにアドレスデータに応じ
て記憶装置の動作制御を行う制御手段とを有し、アドレ
スデータの入力に応じて前記記憶要素の選択を行うと共
に、所定の制御信号と共にアドレスデータが入力された
場合には、当該アドレスデータから前記識別情報を抽出
して前記識別情報格納手段に格納する記憶装置と、該記
憶装置の前記記憶要素に対する処理対象データの書き込
み及び該記憶要素からの処理対象データの読み出しを行
うデータ処理装置と、他の周辺装置とを少なくとも有す
るデータ処理システムにおける前記記憶装置の制御方法
であって、前記データ処理システム全体のアドレス空間に、前記記
憶装置の記憶要素に対するアドレス領域と、前記周辺装
置に対するアドレス領域とを割り当てる工程と、前記記憶装置の識別情報格納手段への識別情報の格納を
行う場合には、前記周辺装置に対するアドレス領域に該
当するアドレスデータを出力すると共に、前記識別情報
がエンコードされた処理対象データを出力する工程と、前記アドレスデータと共に出力される前記処理対象デー
タをデコードして前記識別情報を抽出する工程と、前記抽出した識別情報をエンコードして所定の制御信号
及びアドレスデータを生成する工程と、前記識別情報がエンコードされた前記所定の制御信号及
びアドレスデータを前記記憶装置に対して出力する工程
と、を備えたことを特徴とするデータ処理システムにおける
記憶装置の制御方法。
【請求項４】前記記憶装置は、クロック信号に同期し
て動作するシンクロナスＤＲＡＭであることを特徴とす
る請求項３に記載のデータ処理システムにおける記憶装
置の制御方法。