JPH11134856A - データ処理システムにおける記憶装置の制御装置及び制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 ローアドレスが異なる場合でも、プリチャー
ジ時間を省略可能な場合には当該プリチャージ時間を省
略し、動作の高速化を図ることのできるデータ処理シス
テムにおける記憶装置の制御装置を提供すること。 【解決手段】 ページレジスタ２０に各ＤＲＡＭのペー
ジの大きさの情報を格納すると共に、ＣＳレジスタ２１
に各ＤＲＡＭの容量の情報を格納し、高速動作モードの
一つであるページモードが選択された場合には、ＣＰＵ
１から出力されたアドレスデータが、現在選択されてい
るページ内の領域を示すデータであるか、あるいはペー
ジ外の領域を示すデータではあるが同一のＤＲＡＭ内の
領域を示すデータであるか、もしくは異なるＤＲＡＭ内
の領域を示すデータであるかをコンパレータ２２，２３
及び判定回路２４により判定する。その結果、現在選択
されているＤＲＡＭとは異なるＤＲＡＭ内の領域が指定
された場合には、ページモード時であっても、新たなプ
リチャージ期間は設けない。例えばＲＡＳ＃０を立ち上
げると同時にＲＡＳ＃１を立ち下げてＲＡＭ１内の領域
をページモードで読み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ等の記憶
装置の制御装置、及びＣＰＵとＤＲＡＭ等を備えたデー
タ処理システムにおける当該ＤＲＡＭ等の制御方法の技
術分野に関するものである。

【０００２】

【従来の技術】マイクロプロセッサ等のコンピュータの
主記憶には、ＤＲＡＭを採用するのが一般的であり、従
来からコンピュータシステムの高性能化を目的として、
ＤＲＡＭの大容量化が図られてきた。

【０００３】しかしながら、近年においては、大容量化
だけでなく、マイクロプロセッサの高速化伴うデータ転
送速度の高速化、あるいはシステムの多様化に伴う動作
モードの多様化が要望されており、様々な動作モードを
備えたＤＲＡＭの開発が行われている。

【０００４】例えば、近年のＤＲＡＭには、ページモー
ドと呼ばれる高速アクセス動作モードが備えられてい
る。このページモードは、ＤＲＡＭのサイクル時間の大
半が、ワードラインの選択からセンスアンプの動作まで
の時間、及び動作終了後のプリチャージ時間によって占
められていることに着目したもので、これらの時間を省
略してリードを行うモードである。

【０００５】具体的には、ローアドレスが一定の場合に
は、ローアドレスを一定にしたままコラムアドレスを指
定することにより、センスアンプを各指定のコラムアド
レスの何ビット分でも順次連続してアクセスできる方法
である。

【０００６】このページモードによりリードを行うこと
により、サイクル時間を標準モードの約１／３に減少さ
せることができ、ＤＲＡＭを高速に動作させることがで
きる。

【０００７】

【発明が解決しようとする課題】しかしながら、前記ペ
ージモードを用いる場合でも、ローアドレスが異なる場
合には、プリチャージを行う必要があり、ローアドレス
ストローブ信号を一旦ハイレベルに立ち上げた後、所定
のプリチャージ時間このハイレベルを維持し、プリチャ
ージ時間終了後にローアドレスストローブ信号を立ち下
げて、次のローアドレスを指定しなければならない。

【０００８】そして従来は、同一のＤＲＡＭでしかもロ
ーアドレスが同じである場合以外には常にプリチャージ
処理を行っていたため、異なるアドレスストローブ信号
により制御され、非選択時には当該アドレスストローブ
信号がハイレベルに維持されているＤＲＡＭに対しても
前記プリチャージ処理が行われ、高速な動作をさせるこ
とができなかった。

【０００９】そこで、本発明は、前記問題点を解決し、
プリチャージ時間を省略可能な場合には当該プリチャー
ジ時間を省略し、動作の高速化を図ることのできるデー
タ処理システムにおける記憶装置の制御装置及び制御方
法を提供することを課題とする。

【００１０】

【課題を解決するための手段】請求項１に記載のデータ
処理システムにおける記憶装置の制御装置は、前記課題
を解決するために、マトリクス状に配列された記憶要素
と、該記憶要素の選択の為の行アドレスデータと列アド
レスデータの入力を、行アドレスストローブ信号及び列
アドレスストローブ信号の非選択状態から選択状態への
切り換え時点で行う入力手段とを含み、同一の行アドレ
スに配列された記憶要素については、同一の行アドレス
データに対し順次切り換えられ入力される列アドレスデ
ータにより選択する高速動作モードを有する記憶装置が
複数備えられ、各記憶装置がデータ処理システムにおけ
る全アドレス空間の異なるアドレス領域に割り当てられ
たデータ処理システムにおける記憶装置の制御装置であ
って、前記複数の記憶装置の何れかの記憶要素を選択す
る為にアドレスデータを出力するアドレスデータ出力手
段と、選択された記憶要素を含む記憶装置が何れの記憶
装置であるかを前記アドレスデータに基づいて判定する
判定手段と、前記高速動作モードを実行する場合には、
前記行アドレスストローブ信号を非選択状態から選択状
態へ切り換えて選択状態を維持すると共に、行アドレス
の異なる記憶要素群に対しては、前記行アドレスストロ
ーブ信号を一旦選択状態から非選択状態へ切り換えて非
選択状態を所定期間維持した後、再び非選択状態から選
択状態へ切り換えて選択状態を維持する制御手段とを備
え、前記制御手段は、前記行アドレスの異なる記憶要素
群を含む記憶装置が、前記高速動作モード中に選択され
ていた記憶要素群を含む第１の記憶装置とは異なる第２
の記憶装置であると前記判定手段により判定された場合
には、前記第１の記憶装置に対する行アドレスストロー
ブ信号を選択状態から非選択状態へ切り換える時点ある
いはその時点より前記所定期間未満の時点で、前記第２
の記憶装置に対する行アドレスストローブ信号を非選択
状態から選択状態に切り換えて選択状態を維持すること
を特徴とする。

【００１１】請求項１に記載のデータ処理システムにお
ける記憶装置の制御装置によれば、アドレスデータ出力
手段から複数の記憶装置の何れかの記憶要素を選択する
為のアドレスデータが出力されると、判定手段により、
選択された記憶要素を含む記憶装置が何れの記憶装置で
あるかが、前記アドレスデータに基づいて判定される。
そして、制御手段は、高速動作モードを実行する場合に
は、前記アドレスデータに基づいて行アドレスデータを
生成すると共に、行アドレスストローブ信号を非選択状
態から選択状態へ切り換えて選択状態を維持する。行ア
ドレスデータは、この行アドレスストローブ信号の非選
択状態から選択状態への切り換え時点で入力手段により
入力される。次に、前記アドレスデータに基づいて列ア
ドレスデータを生成すると共に、列アドレスストローブ
信号を非選択状態から選択状態へ切り換える。列アドレ
スデータは、この列アドレスストローブ信号の非選択状
態から選択状態への切り換え時点で入力手段により入力
される。このようにして入力された行アドレスデータと
列アドレスデータによって所望の記憶要素が選択され、
記憶要素に記憶された入出力データの読み取り又は書き
込みが行われる。

【００１２】次に、アドレスデータ出力手段から新たな
アドレスデータが出力されると、制御手段は、当該新た
なアドレスデータから生成される行アドレスデータが先
の行アドレスデータと一致している場合には、前記行ア
ドレスストローブ信号を選択状態に維持したままで、前
記新たなアドレスデータから新たな列アドレスデータを
生成し、列アドレスストローブ信号を非選択状態から選
択状態に切り換える。この列アドレスストローブ信号の
非選択状態から選択状態への切り換え時点で入力手段に
より前記新たな列アドレスデータが入力され、共通の行
アドレスデータと、前記新たな列アドレスデータとによ
り所望の記憶要素が選択され、入出力データの読み取り
又は書き込みが行われる。以下、行アドレスデータが一
致する場合には、列アドレスデータのみを順次入力させ
ることにより、順次入出力データの読み取り又は書き込
みが行われ、高速な動作が行われることになる。

【００１３】一方、行アドレスデータが異なる場合に
は、制御手段は、上述のように選択状態に維持していた
行アドレスストローブ信号を一旦非選択状態に切り換
え、非選択状態を所定期間維持した後、再び非選択状態
から選択状態へ切り換えて選択状態を維持する。

【００１４】しかし、前記制御手段は、当該行アドレス
データにより選択される記憶要素群を含む記憶装置が、
それまでに選択されていた記憶要素群を含む第１の記憶
装置とは異なる第２の記憶装置であると判定手段により
判定された場合には、前記第１の記憶装置に対する行ア
ドレスストローブ信号を選択状態から非選択状態へ切り
換える時点、あるいはその時点より前記所定期間未満の
時点で、前記第２の記憶装置に対する行アドレスストロ
ーブ信号を非選択状態から選択状態に切り換えて選択状
態を維持する。

【００１５】つまり、第２の記憶装置の記憶要素群を選
択する行アドレスデータが生成された時点においては、
第２の記憶装置は非選択状態にあり、それ故に当該第２
の記憶装置に対する行アドレスストローブ信号も非選択
状態に維持されている。従って、同一の記憶装置におい
ては必要となる行アドレスストローブ信号の非選択状態
の維持期間は、非選択状態にあった第２の記憶装置に対
しては不要なり、当該維持期間分の時間を短縮すること
ができる。

【００１６】以上のように、本発明によれば、データ処
理システムにおける記憶装置に高速な動作を行わせる。

【００１７】請求項２に記載のデータ処理システムにお
ける記憶装置の制御装置は、前記課題を解決するため
に、請求項１に記載の制御装置において、夫々の記憶装
置の容量情報を記憶する容量情報記憶手段を更に備え、
前記判定手段は、当該容量情報記憶手段に記憶された夫
々の記憶装置の容量情報に基づいて前記判定を行うこと
を特徴とする。

【００１８】請求項２に記載のデータ処理システムにお
ける記憶装置の制御装置によれば、判定手段は、容量情
報記憶手段に記憶した夫々の記憶装置の容量情報に基づ
いて、前記行アドレスの異なる記憶要素群を含む記憶装
置が、それまでに選択されていた記憶要素群を含む第１
の記憶装置とは異なる第２の記憶装置であるか否かを判
定する。従って、データ処理システムにおける記憶装置
として、夫々容量の異なる記憶装置を備えた場合でも、
記憶装置の別の判定を確実に行い、上述のような高速な
動作を行わせる。

【００１９】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法は、前記課題を解決するため
に、マトリクス状に配列された記憶要素と、該記憶要素
の選択の為の行アドレスデータと列アドレスデータの入
力を、行アドレスストローブ信号及び列アドレスストロ
ーブ信号の非選択状態から選択状態への切り換え時点で
行う入力手段とを含み、同一の行アドレスに配列された
記憶要素については、同一の行アドレスデータに対し順
次切り換えられ入力されるて列アドレスデータにより選
択する高速動作モードを有する記憶装置が複数備えら
れ、各記憶装置がデータ処理システムにおける全アドレ
ス空間の異なるアドレス領域に割り当てられたデータ処
理システムにおける記憶装置の制御方法であって、前記
複数の記憶装置の何れかの記憶要素を選択する為にアド
レスデータを出力する工程と、選択された記憶要素を含
む記憶装置が何れの記憶装置であるかを前記アドレスデ
ータに基づいて判定する工程と、前記高速動作モードを
実行する場合には、前記行アドレスストローブ信号を非
選択状態から選択状態へ切り換えて選択状態を維持する
と共に、行アドレスの異なる記憶要素群に対しては、前
記行アドレスストローブ信号を一旦選択状態から非選択
状態へ切り換えて非選択状態を所定期間維持した後、再
び非選択状態から選択状態へ切り換えて選択状態を維持
する工程と、前記行アドレスの異なる記憶要素群を含む
記憶装置が、前記高速動作モード中に選択されていた記
憶要素群を含む第１の記憶装置とは異なる第２の記憶装
置であると判定された場合には、前記第１の記憶装置に
対する行アドレスストローブ信号を選択状態から非選択
状態へ切り換える時点あるいはその時点より前記所定期
間未満の時点で、前記第２の記憶装置に対する行アドレ
スストローブ信号を非選択状態から選択状態に切り換え
て選択状態を維持する工程とを備えたことを特徴とす
る。

【００２０】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、複数の記憶装置の何
れかの記憶要素を選択する為のアドレスデータが出力さ
れると、選択された記憶要素を含む記憶装置が何れの記
憶装置であるかが、前記アドレスデータに基づいて判定
される。そして、高速動作モードを実行する場合には、
前記アドレスデータに基づいて行アドレスデータを生成
すると共に、行アドレスストローブ信号を非選択状態か
ら選択状態へ切り換えて選択状態を維持する。行アドレ
スデータは、この行アドレスストローブ信号の非選択状
態から選択状態への切り換え時点で入力される。次に、
前記アドレスデータに基づいて列アドレスデータを生成
すると共に、列アドレスストローブ信号を非選択状態か
ら選択状態へ切り換える。列アドレスデータは、この列
アドレスストローブ信号の非選択状態から選択状態への
切り換え時点で入力される。このようにして入力された
行アドレスデータと列アドレスデータによって所望の記
憶要素が選択され、記憶要素に記憶された入出力データ
の読み取り又は書き込みが行われる。

【００２１】次に、新たなアドレスデータが出力される
と、当該新たなアドレスデータから生成される行アドレ
スデータが先の行アドレスデータと一致している場合に
は、前記行アドレスストローブ信号を選択状態に維持し
たままで、前記新たなアドレスデータから新たな列アド
レスデータを生成し、列アドレスストローブ信号を非選
択状態から選択状態に切り換える。この列アドレススト
ローブ信号の非選択状態から選択状態への切り換え時点
で前記新たな列アドレスデータが入力され、共通の行ア
ドレスデータと、前記新たな列アドレスデータとにより
所望の記憶要素が選択され、入出力データの読み取り又
は書き込みが行われる。以下、行アドレスデータが一致
する場合には、列アドレスデータのみを順次入力させる
ことにより、順次入出力データの読み取り又は書き込み
が行われ、高速な動作が行われることになる。

【００２２】一方、行アドレスデータが異なる場合に
は、上述のように選択状態に維持していた行アドレスス
トローブ信号を一旦非選択状態に切り換え、非選択状態
を所定期間維持した後、再び非選択状態から選択状態へ
切り換えて選択状態を維持する。

【００２３】しかし、当該行アドレスデータにより選択
される記憶要素群を含む記憶装置が、それまでに選択さ
れていた記憶要素群を含む第１の記憶装置とは異なる第
２の記憶装置であると判定された場合には、前記第１の
記憶装置に対する行アドレスストローブ信号を選択状態
から非選択状態へ切り換える時点、あるいはその時点よ
り前記所定期間未満の時点で、前記第２の記憶装置に対
する行アドレスストローブ信号を非選択状態から選択状
態に切り換えて選択状態を維持する。

【００２４】つまり、第２の記憶装置の記憶要素群を選
択する行アドレスデータが生成された時点においては、
第２の記憶装置は非選択状態にあり、それ故に当該第２
の記憶装置に対する行アドレスストローブ信号も非選択
状態に維持されている。従って、同一の記憶装置におい
ては必要となる行アドレスストローブ信号の非選択状態
の維持期間は、非選択状態にあった第２の記憶装置に対
しては不要なり、当該維持期間分の時間を短縮すること
ができる。

【００２５】以上のように、本発明によれば、データ処
理システムにおける記憶装置に高速な動作を行わせる。

【００２６】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法は、前記課題を解決するため
に、請求項３に記載の制御方法において、夫々の記憶装
置の容量情報を記憶する工程を更に備え、前記記憶装置
を判定する工程は、記憶された夫々の記憶装置の容量情
報に基づいて前記判定を行う工程であることを特徴とす
る。

【００２７】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、記憶された夫々の記
憶装置の容量情報に基づいて、前記行アドレスの異なる
記憶要素群を含む記憶装置が、それまでに選択されてい
た記憶要素群を含む第１の記憶装置とは異なる第２の記
憶装置であるか否かが判定される。従って、データ処理
システムにおける記憶装置として、夫々容量の異なる記
憶装置を備えた場合でも、記憶装置の別の判定が確実に
行われ、上述のような高速な動作を行わせる。

【００２８】

【発明の実施の形態】以下、本発明の一実施形態を添付
図面の図１乃至図４に基づいて説明する。図１は、本実
施形態におけるデータ処理システムの一例としてのプリ
ントシステムの概略構成を示すブロック図である。

【００２９】このプリントシステムは、図１に点線で囲
まれたプリンタ装置Ａと、このプリンタ装置Ａに接続さ
れたパーソナルコンピュータ等のホスト装置１０とから
構成されており、ホスト装置１０から出力される印字デ
ータがプリント装置ＡのＲＡＭに一旦格納され、この印
字データに基づいて生成されるビデオデータが適宜プリ
ントエンジンに出力されることにより、プリント処理を
行うシステムである。以下、このプリンタ装置Ａの構成
について詳しく説明する。

【００３０】ＣＰＵ１は、ＲＯＭ２に記憶された制御プ
ログラムに基づいて、ＡＳＩＣ５等のプリンタ装置Ａの
構成手段を制御する手段であり、アドレスデータの出力
と、当該アドレスに割り当てられた手段との間における
データの入出力と、各手段に対する制御信号の入出力を
行う。

【００３１】ＲＯＭ２は、上述したように制御プログラ
ムを記憶するメモリであり、実行プログラムの他に、テ
ーブルデータ等をも記憶する。

【００３２】記憶装置としての内蔵ＲＡＭ３は、ＣＰＵ
１による演算処理に必要な作業領域と、このデータ処理
システムにおける主記憶としての役割を有するメモリで
あり、本実施形態ではＤＲＡＭが用いられている。

【００３３】また、もう一方の記憶装置としての拡張Ｒ
ＡＭ４は、主記憶の容量を増加させるために取り付けら
れるメモリであり、内蔵ＲＡＭ３と同様に、本実施形態
ではＤＲＡＭが用いられている。

【００３４】ＡＳＩＣ５は、ＣＰＵ１による処理の負荷
を軽減するために設けられた、このデータ処理システム
に特有のＩＣ回路であり、ＲＯＭ２及び内蔵ＲＡＭ３並
びに拡張ＲＡＭ４を制御するためのメモリ制御回路５ａ
と、スイッチパネル６を制御するためのＩ／Ｏ制御回路
５ｂと、プリントエンジン７を制御するためのエンジン
制御回路５ｃと、ホスト装置１０との通信を制御するた
めのインターフェース制御回路５ｄとから構成されてい
る。

【００３５】ＡＳＩＣ５内の夫々の制御回路は、このデ
ータ処理システム内において、夫々特定のアドレスが割
り当てられており、ＣＰＵ１から夫々の特定のアドレス
にアクセスすることにより、夫々の制御回路に対するア
クセスが可能になっている。

【００３６】スイッチパネル６は、プリンタ装置Ａのパ
ネル部に設けられた表示手段と、ステッチ等から構成さ
れており、スイッチの操作によるプリンタ装置Ａの動作
モードの設定、あるいは表示手段におけるエラーメッセ
ージの表示等が行われる。

【００３７】プリントエンジン７は、電子写真方式ある
いはインクジェット方式の画像形成手段であり、エンジ
ン制御回路５ｃから出力されるビデオデータに基づい
て、記録用紙に画像を形成する手段である。

【００３８】次に、以上のようなプリントシステムにお
けるメモリ制御部分の構成を更に詳しく説明する。

【００３９】図２は、図１のブロック図から、ＣＰＵ１
と、ＡＳＩＣ５のメモリ制御回路５ａにおけるＤＲＡＭ
制御回路５０ａと、内蔵ＲＡＭ３とを抜き出したブロッ
ク図である。なお、拡張ＲＡＭ４については図示を省略
しているが、内蔵ＲＡＭ３と同様に制御される。

【００４０】図２に示すように、ＡＳＩＣ５のＤＲＡＭ
制御回路５０ａは、ページレジスタ２０と、ＣＳレジス
タ２１と、コンパレータ２２，２３と、判定回路２４
と、制御回路２５とを備えている。

【００４１】容量情報記憶手段を構成するページレジス
タ２０は、ＤＲＡＭによって相違するローアドレスの大
きさを予め記憶しておくレジスタであり、本実施形態で
は、ＲＡＭ０とＲＡＭ１の夫々のローアドレスの大きさ
が予め記憶されている。

【００４２】また、前記ページレジスタ２０と共に容量
情報記憶手段を構成するＣＳレジスタ２１は、ＤＲＡＭ
によって相違する容量を記憶しておくレジスタであり、
本実施形態では、ＲＡＭ０とＲＡＭ１の夫々の容量が予
め記憶されている。

【００４３】前記ページレジスタ２０に記憶された各Ｄ
ＲＡＭのローアドレスの大きさはコンパレータ２２に、
また、前記ＣＳレジスタ２１に記憶された各ＤＲＡＭの
容量はコンパレータ２３に夫々出力される。コンパレー
タ２２,２３は、これらの情報と、アドレスバス３０か
ら供給されるアドレスデータとを比較することにより、
ＣＰＵ１から出力されたアドレスデータが同じページ内
の領域を指定するデータであるか否か、及びＲＡＭ０ま
たはＲＡＭ１の領域内のデータであるか否かについての
情報を判定回路２４に出力する。なお、ここで、「同一
ページ」とは、ローアドレスが共通の領域をいう。

【００４４】判定回路２４は、前記コンパレータ２２，
２３から出力される判定結果に基づいて、制御回路２５
に対して、ヒット情報を示す制御信号を出力する回路で
ある。具体的には、前記判定の結果、前記アドレスデー
タが同一ページ内の記憶領域を指定するデータであっ
て、その領域が現在選択されているＤＲＡＭの領域内に
存在する場合には、ページヒットである旨の制御信号を
出力する。また、前記アドレスデータが異なるページ内
の記憶領域を指定するデータである場合であって、その
領域が現在選択されているＤＲＡＭの領域内に存在する
場合には、ページミスヒットである旨の制御信号を出力
する。更に、その領域が現在選択されているＤＲＡＭの
領域内に存在しない場合には、ＣＳミスヒットである旨
の制御信号を出力する。

【００４５】制御回路２５は、ＣＰＵ１から制御信号バ
ス３１を介して出力される制御信号に基づいて、ＤＲＡ
Ｍに対する制御信号を出力する回路であり、当該制御回
路２５から出力される制御信号としては、ローアドレス
ストローブ信号ＲＡＳ＃０,ＲＡＳ＃１、コラムアドレ
スストローブ信号ＣＡＳ＃０,ＣＡＳ＃１、ライトイネ
ープル信号ＷＥ＃０，ＷＥ＃１、アウトプットイネーブ
ル信号ＯＥ＃０，ＯＥ＃１等がある。

【００４６】また、制御回路２５はＣＰＵ１から出力さ
れる制御信号だけでなく、上述したように判定回路２４
からの制御信号を参照して、ローアドレスストローブ信
号ＲＡＳ＃０,ＲＡＳ＃１を制御する。具体的には、判
定回路２４からの制御信号が、ページヒットを示す信号
である場合には、ローアドレスストローブ信号ＲＡＳ＃
０,ＲＡＳ＃１を変化させない。また、判定回路２４か
らの制御信号が、ページミスヒットを示す信号である場
合には、現在ローレベルに維持しているローアドレスス
トローブ信号を一旦ハイレベルに立ち上げ、予め設定さ
れた所定のプリチャージ期間後に、再び当該ローアドレ
スストローブ信号を立ち下げるように制御する。更に、
判定回路２４からの制御信号が、ＣＳミスヒットを示す
信号である場合には、現在出力しているローアドレスス
トローブ信号をハイレベルに立ち上げると共に、次に選
択すべきＤＲＡＭについてのローアドレスストローブ信
号を立ち下げる。例えば、現在ＲＡＭ０が選択されてい
れば、ローアドレスストローブ信号ＲＡＳ＃０を立ち上
げると共にＲＡＭ１に対するローアドレスストローブ信
号ＲＡＳ＃１を立ち下げる。この時プリチャージ期間は
設けない。

【００４７】内蔵ＲＡＭ３は、符号３ａで示されるＲＡ
Ｍ０と、符号３ｂで示されるＲＡＭ１とから構成されて
おり、本実施形態においてはＣＰＵ１が３２ビットのＣ
ＰＵであるため、共に１ワードが８ビットで、容量が２
ＭバイトのＤＲＡＭを４個づつ備えて構成されている。

【００４８】次に、以上のような構成の制御装置におけ
るＤＲＡＭの制御の具体例を、図３のタイミングチャー
トに基づいて説明する。

【００４９】図３（Ａ）は、通常の読み出しサイクルに
おけるタイミングチャートである。

【００５０】通常の読み出しを行う場合には、まず、Ｃ
ＰＵ１から制御信号バス３１を介して、ＤＲＡＭ制御回
路５０ａに通常の読み出しモードを設定する制御信号を
出力する。次に、ＣＰＵ１によりメモリマップ上に割り
当てられたＲＡＭ０またはＲＡＭ１の領域から読み出し
を行うために、ＣＰＵ１から当該領域に対応するアドレ
スデータがアドレスバス３０を介して出力する。このア
ドレスデータは、制御回路２５においてデコードされ、
更にロー（行）アドレスとコラム（列）アドレスに分け
られてアドレスバス３６を介してＲＡＭ０またはＲＡＭ
１に供給される。このアドレスデータの供給は、図３
（Ａ）に示すように、まず、ローアドレスを出力してロ
ーアドレスストローブ信号ＲＡＳ＃０またはＲＡＳ＃１
を立ち下げ、次にコラムアドレスを出力してコラムアド
レスストローブ信号ＣＡＳ＃０またはＣＡＳ＃１を立ち
下げることにより行われる。そして、このようなローア
ドレスとコラムアドレスにより選択されるメモリセルの
内容が、有効なデータとしてデータバス３２を介して出
力され、ＣＰＵ１により読み込まれることになる。この
後、ローアドレスストローブ信号ＲＡＳ＃０またはＲＡ
Ｓ＃１と、コラムアドレスストローブ信号ＣＡＳ＃０ま
たはＣＡＳ＃１を立ち上げ、次のメモリセルを選択する
には、上述の処理を繰り返す。つまり、その都度ローア
ドレスストローブ信号ＲＡＳ＃０またはＲＡＳ＃１と、
コラムアドレスストローブ信号ＣＡＳ＃０またはＣＡＳ
＃１の立ち下げと立ち上げとを行う必要がある。このよ
うに、通常の読み出しサイクルではメモリセルを選択す
る度にローアドレスストローブ信号ＲＡＳ＃０またはＲ
ＡＳ＃１の立ち下げと立ち上げを行う必要があるので、
読み出し速度は低い。

【００５１】しかし、本実施形態のＤＲＡＭは、ページ
モードによる動作が可能となっている。このページモー
ドとは、図３（Ｂ）のタイミングチャートに示すよう
に、ローアドレスストローブ信号ＲＡＳ＃０またはＲＡ
Ｓ＃１をローレベルに維持したまま、コラムアドレスス
トローブ信号ＣＡＳ＃０またはＣＡＳ＃１の立ち下げと
立ち上げとを行って、同一のローアドレスに接続された
メモリセルを任意に読み出すモードである。このような
ページモードによれば、コラムアドレスストローブ信号
ＣＡＳ＃０またはＣＡＳ＃１の切り換えのみを行えばよ
いので、高速の読み出しが可能である。

【００５２】但し、図３（Ｂ）に示すように、ページモ
ードにおいては、異なるローアドレスのメモリセルを読
み出す場合には、ローアドレスストローブ信号ＲＡＳ＃
０またはＲＡＳ＃１を一旦立ち上げ、プリチャージ期間
と呼ばれる所定の期間ハイレベルを維持した後、ローア
ドレスストローブ信号ＲＡＳ＃０またはＲＡＳ＃１を立
ち下げる必要がある。従って、異なるローアドレスの領
域、即ち異なるページについてアクセスする場合には、
このプリチャージ期間分だけ読み出し時間が遅くなって
しまう。

【００５３】しかも、従来は、ページヒットでない場合
には、常にこのようなプリチャージ期間を設けていたた
め、アクセスするＤＲＡＭが異なる場合にも高速の読み
出しを行うことができなかった。図４（Ａ）に従来の制
御方式によるタイミングチャートを示す。この例では、
ＲＡＭ０においてページモードでの読み出しを行った
後、ＲＡＭ１においてページモードでの読み出しを行っ
た例である。なお、図４（Ａ）に示す信号ＡＳ＃は、Ｃ
ＰＵ１からの出力信号であり、サイクルの始まりを表す
信号である。また、信号ＲＥＡＤＹ＃は、ＣＰＵ１の入
力信号であり、サイクルの終わりを表す信号である。

【００５４】図４（Ａ）に示すように、従来は、ＲＡＭ
１に対するページモードでの読み出しを行う場合には、
ＲＡＭ０に対するローアドレスストローブ信号ＲＡＳ＃
０を一旦立ち上げ、プリチャージ期間を設けてからＲＡ
Ｍ１に対するローアドレスストローブ信号ＲＡＳ＃１を
立ち下げていた。従って、このプリチャージ期間分だけ
リードサイクルが長くなってしまっていた。

【００５５】しかしながら、図４（Ａ）からも判るよう
に、第１リードサイクル期間中は、ＲＡＭ１は非選択状
態にあり、ＲＡＭ１に対するローアドレスストローブ信
号ＲＡＳ＃１は少なくとも第１リードサイクル期間中常
にハイレベル状態にある。従って、第２リードサイクル
の開始時に新たにプリチャージ期間を設けなくても、第
２リードサイクルの開始時には既に充分なプリチャージ
が行われていることになる。

【００５６】本発明はこの点に着目し、選択されたたＤ
ＲＡＭが、現在選択されているＤＲＡＭとは異なるＤＲ
ＡＭである場合には、プリチャージ期間を設けずに、ロ
ーアドレスストローブ信号を立ち下げるように構成した
ものである。

【００５７】図４（Ｂ）に本実施形態における制御のタ
イミングチャートを示す。図４（Ｅ）に示すように、本
実施形態においてはＲＡＭ０に対するローアドレススト
ローブ信号ＲＡＳ＃０を立ち上げると略同時にＲＡＭ１
に対するローアドレスストローブ信号ＲＡＳ＃１を立ち
下げている。このように構成することにより、従来より
も第２リードサイクルを短くすることができる。現在使
用されているＤＲＡＭにおいては、一般的にプリチャー
ジ期間として６０ｎｓｅｃ〜９０ｎｓｅｃ必要であるた
め、本実施形態によれば、リードサイクルを６０ｎｓｅ
ｃ〜９０ｎｓｅｃ短縮できることになる。

【００５８】このようなローアドレスストローブ信号の
制御は、上述したように、ＤＲＡＭ制御回路５０ａの制
御回路２５により行っている。制御回路２５は判定回路
２４からページヒット、ページミスヒット、あるいはＣ
Ｓミスヒットの情報を受け、ＣＳミスヒットの場合に
は、図４（Ｂ）に示すようなタイミングでローアドレス
ストローブ信号を制御するのである。

【００５９】ページヒットであるか、ページミスヒット
であるかは、コンパレータ２２によりページレジスタの
内容とアドレスバス３０を介して出力されるアドレスデ
ータとを比較することにより判定回路２４により判定さ
れる。

【００６０】ページレジスタ２０には、各ＤＲＡＭ毎に
ページの大きさの情報が格納されている。例えば、本実
施形態のＤＲＡＭは２Ｍバイトの容量を有しているの
で、ＣＰＵ１からは２４ビットのアドレスデータが出力
される。そして、本実施形態のＤＲＡＭが、このアドレ
スデータをローアドレス１２ビット、コラムアドレス１
２ビットに分けて出力する必要のあるＤＲＡＭだとする
と、ページレジスタ２０には、現在選択されているＤＲ
ＡＭのローアドレスを表す１２ビットのデータを格納し
ておけば良い。そして、この１２ビットのデータと、Ｃ
ＰＵ１から出力されるアドレスデータの対応する１２ビ
ットのデータとをコンパレータ２２で比較することによ
り、ローアドレスが一致するのか、あるいは異なるのか
を判定することができる。

【００６１】但し、ページレジスタ２０に格納される前
記１２ビットのデータだけでは、ローアドレスが異なる
ことは判定できても、そのページが同一のＤＲＡＭ内に
存在するか否かは判定することができない。特に、使用
されるＤＲＡＭの容量は、夫々異なることも考えられる
ので、使用されるＤＲＡＭに応じた判断が必要となる。
そこで、本実施形態では、各ＤＲＡＭの容量の情報をＣ
Ｓレジスタ２１に格納し、この情報に基づいて、前記ペ
ージが、同一のＤＲＡＭ内に存在するか否かを判定する
ようにした。具体的には、各ＤＲＡＭのローアドレスよ
りもさらに上位のアドレスをＣＳレジスタ２１に格納し
ておき、ＣＰＵ１から出力されるアドレスデータの対応
するデータが、アドレスをアクセスするデータでない場
合には、ＣＳミスヒットと判定し、図４（Ｂ）に示すよ
うな制御を行うように構成した。なお、本実施形態にお
いては、選択されたアドレスがＲＡＭ１にも存在しない
場合には、同様の制御により拡張ＲＡＭ４に対してアク
セスが行われる。

【００６２】以上説明したように、本実施形態の構成に
よれば、アクセスするＤＲＡＭが現在アクセスしている
ＤＲＡＭとは異なるローアドレスストローブ信号により
制御されるものである場合には、新たなブリチャージ期
間を設けることなくアドレスストローブ信号を立ち下げ
るように構成したので、リードサイクルの短縮化を図る
ことができる。

【００６３】なお、本実施形態では、図４（Ｂ）に示す
ように、ＲＡＭ０に対するローアドレスストローブ信号
ＲＡＳ＃０の立ち上がりと、ＲＡＭ１に対するローアド
レスストローブ信号ＲＡＳ＃１の立ち下がりを同時に行
った場合について説明したが、本発明はこれに限られる
ものではなく、ＲＡＭ０に対するローアドレスストロー
ブ信号ＲＡＳ＃０の立ち上がり後であっても、従来のプ
リチャージ期間よりも短い期間内にＲＡＭ１に対するロ
ーアドレスストローブ信号ＲＡＳ＃１を立ち下げれば、
従来よりもリードサイクルを短縮することができる。

【００６４】また、本実施形態では、ＤＲＡＭとして１
ワード８ビット、容量２Ｍバイトのものを使用したが、
本発明はこれに限られるものではなく、１ワードが１，
４，１６ビット等の適宜のＤＲＡＭを使用可能である。
また、容量も種々の容量のものを使用できる。

【００６５】また、本実施形態においては、プリンタシ
ステムに本発明を適用した場合について説明したが、上
述したようなモードレジスタの設定を行う記憶装置を用
いてるデータ処理システムであれば、他のシステムにも
適用可能である。例えばパーソナルコンピュータ、ワー
ドプロセッサ、複写機、通信装置等のデータ処理システ
ムに適用可能である。

【００６６】

【発明の効果】請求項１に記載のデータ処理システムに
おける記憶装置の制御装置によれば、高速動作モードに
おいて、現在アクセスされている第１の記憶装置とは異
なる行アドレスストローブ信号により制御される第２の
記憶装置に対するアクセスを行う場合には、現在アクセ
スされている第１の記憶装置に対する行アドレスストロ
ーブ信号を選択状態から非選択状態へ切り換える時点、
あるいはその時点よりもプリチャージ期間に相当する期
間未満の時点で、第２の記憶装置に対する行アドレスス
トローブ信号を非選択状態から選択状態に切り換えて選
択状態を維持するようにしたので、従来よりも記憶装置
を高速に動作させることができる。

【００６７】請求項２に記載のデータ処理システムにお
ける記憶装置の制御装置によれば、夫々の記憶装置の容
量情報を記憶する容量情報記憶手段を備え、これに記憶
させた容量情報に基づいて記憶装置の別の判定を行うの
で、取り付けられる記憶装置の容量が区々である場合に
でも、正確に記憶装置の別を判定することができ、常に
上述のような高速な動作を保証することができる。

【００６８】請求項３に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、高速動作モードにお
いて、現在アクセスされている第１の記憶装置とは異な
る行アドレスストローブ信号により制御される第２の記
憶装置に対するアクセスを行う場合には、現在アクセス
されている第１の記憶装置に対する行アドレスストロー
ブ信号を選択状態から非選択状態へ切り換える時点、あ
るいはその時点よりもプリチャージ期間に相当する期間
未満の時点で、第２の記憶装置に対する行アドレススト
ローブ信号を非選択状態から選択状態に切り換えて選択
状態を維持するようにしたので、従来よりも記憶装置を
高速に動作させることができる。

【００６９】請求項４に記載のデータ処理システムにお
ける記憶装置の制御方法によれば、夫々の記憶装置の容
量情報を記憶する容量情報記憶手段を備え、これに記憶
させた容量情報に基づいて記憶装置の別の判定を行うの
で、取り付けられる記憶装置の容量が区々である場合に
でも、正確に記憶装置の別を判定することができ、常に
上述のような高速な動作を保証することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるデータ処理システ
ムの概略構成を示すブロック図である。

【図２】図１のブロック図から、記憶装置及び記憶装置
の制御装置を抜き出したブロック図である。

【図３】（Ａ）は図１の制御装置における通常の読み出
しサイクルにおけるタイミングチャート、（Ｂ）は図１
の制御装置におけるページモード時のタイミングチャー
トはである。

【図４】（Ａ）は本発明と比較される比較例において、
ページモード動作中に、互いに異なるアドレスストロー
ブ信号により制御されるＤＲＡＭの読み出しを行う際の
タイミングチャート、（Ｂ）は本発明の一実施形態にお
いて、ページモード動作中に、互いに異なるアドレスス
トローブ信号により制御されるＤＲＡＭの読み出しを行
う際のタイミングチャートである。

【符号の説明】

１…ＣＰＵ ２…ＲＯＭ ３…内蔵ＲＡＭ ３ａ…ＲＡＭ０ ３ｂ…ＲＡＭ１ ４…拡張ＲＡＭ ５…ＡＳＩＣ ５ａ…メモリ制御回路 ５ｂ…Ｉ／Ｏ制御回路 ５ｃ…エンジン制御回路 ５ｄ…Ｉ／Ｆ制御回路 ６…ＳＷパネル ７…プリントエンジン １０…ホスト ２０…ページレジスタ ２１…ＣＳレジスタ ２２,２３…コンパレータ ２４…判定回路 ２５…制御回路 ５０ａ…ＤＲＡＭ制御回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 マトリクス状に配列された記憶要素と、
   該記憶要素の選択の為の行アドレスデータと列アドレス
   データの入力を、行アドレスストローブ信号及び列アド
   レスストローブ信号の非選択状態から選択状態への切り
   換え時点で行う入力手段とを含み、同一の行アドレスに
   配列された記憶要素については、同一の行アドレスデー
   タに対し順次切り換えられ入力される列アドレスデータ
   により選択する高速動作モードを有する記憶装置が複数
   備えられ、各記憶装置がデータ処理システムにおける全
   アドレス空間の異なるアドレス領域に割り当てられたデ
   ータ処理システムにおける記憶装置の制御装置であっ
   て、 前記複数の記憶装置の何れかの記憶要素を選択する為に
   アドレスデータを出力するアドレスデータ出力手段と、 選択された記憶要素を含む記憶装置が何れの記憶装置で
   あるかを前記アドレスデータに基づいて判定する判定手
   段と、 前記高速動作モードを実行する場合には、前記行アドレ
   スストローブ信号を非選択状態から選択状態へ切り換え
   て選択状態を維持すると共に、行アドレスの異なる記憶
   要素群に対しては、前記行アドレスストローブ信号を一
   旦選択状態から非選択状態へ切り換えて非選択状態を所
   定期間維持した後、再び非選択状態から選択状態へ切り
   換えて選択状態を維持する制御手段とを備え、 前記制御手段は、前記行アドレスの異なる記憶要素群を
   含む記憶装置が、前記高速動作モード中に選択されてい
   た記憶要素群を含む第１の記憶装置とは異なる第２の記
   憶装置であると前記判定手段により判定された場合に
   は、前記第１の記憶装置に対する行アドレスストローブ
   信号を選択状態から非選択状態へ切り換える時点あるい
   はその時点より前記所定期間未満の時点で、前記第２の
   記憶装置に対する行アドレスストローブ信号を非選択状
   態から選択状態に切り換えて選択状態を維持する、 ことを特徴とするデータ処理システムにおける記憶装置
   の制御装置。
2. 【請求項２】 夫々の記憶装置の容量情報を記憶する容
   量情報記憶手段を更に備え、前記判定手段は、当該容量
   情報記憶手段に記憶された夫々の記憶装置の容量情報に
   基づいて前記判定を行うことを特徴とする請求項１に記
   載のデータ処理システムにおける記憶装置の制御装置。
3. 【請求項３】 マトリクス状に配列された記憶要素と、
   該記憶要素の選択の為の行アドレスデータと列アドレス
   データの入力を、行アドレスストローブ信号及び列アド
   レスストローブ信号の非選択状態から選択状態への切り
   換え時点で行う入力手段とを含み、同一の行アドレスに
   配列された記憶要素については、同一の行アドレスデー
   タに対し順次切り換えられ入力されるて列アドレスデー
   タにより選択する高速動作モードを有する記憶装置が複
   数備えられ、各記憶装置がデータ処理システムにおける
   全アドレス空間の異なるアドレス領域に割り当てられた
   データ処理システムにおける記憶装置の制御方法であっ
   て、 前記複数の記憶装置の何れかの記憶要素を選択する為に
   アドレスデータを出力する工程と、 選択された記憶要素を含む記憶装置が何れの記憶装置で
   あるかを前記アドレスデータに基づいて判定する工程
   と、 前記高速動作モードを実行する場合には、前記行アドレ
   スストローブ信号を非選択状態から選択状態へ切り換え
   て選択状態を維持すると共に、行アドレスの異なる記憶
   要素群に対しては、前記行アドレスストローブ信号を一
   旦選択状態から非選択状態へ切り換えて非選択状態を所
   定期間維持した後、再び非選択状態から選択状態へ切り
   換えて選択状態を維持する工程と、 前記行アドレスの異なる記憶要素群を含む記憶装置が、
   前記高速動作モード中に選択されていた記憶要素群を含
   む第１の記憶装置とは異なる第２の記憶装置であると判
   定された場合には、前記第１の記憶装置に対する行アド
   レスストローブ信号を選択状態から非選択状態へ切り換
   える時点あるいはその時点より前記所定期間未満の時点
   で、前記第２の記憶装置に対する行アドレスストローブ
   信号を非選択状態から選択状態に切り換えて選択状態を
   維持する工程と、 を備えたことを特徴とするデータ処理システムにおける
   記憶装置の制御方法。
4. 【請求項４】 夫々の記憶装置の容量情報を記憶する工
   程を更に備え、前記記憶装置を判定する工程は、記憶さ
   れた夫々の記憶装置の容量情報に基づいて前記判定を行
   う工程であることを特徴とする請求項３に記載のデータ
   処理システムにおける記憶装置の制御方法。