JPH0636550A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0636550A JPH0636550A JP4193645A JP19364592A JPH0636550A JP H0636550 A JPH0636550 A JP H0636550A JP 4193645 A JP4193645 A JP 4193645A JP 19364592 A JP19364592 A JP 19364592A JP H0636550 A JPH0636550 A JP H0636550A
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- memory device
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Abstract
(57)【要約】
【目的】本発明は、データの集合体に対するアクセス速
度を低下させることなく、半導体記憶装置の低価格化ま
たは小型化を実現することを目的としている。 【構成】データの集合体の先頭部分のデータを単独のデ
ータアクセスを高速に実行することが可能な第１の半導
体記憶装置２０に格納し、それ以外のデータを単独のデ
ータアクセスは低速であるが、連続したデータアクセス
を高速に実行することが可能な第２の半導体記憶装置３
０に格納する構造とする。
度を低下させることなく、半導体記憶装置の低価格化ま
たは小型化を実現することを目的としている。 【構成】データの集合体の先頭部分のデータを単独のデ
ータアクセスを高速に実行することが可能な第１の半導
体記憶装置２０に格納し、それ以外のデータを単独のデ
ータアクセスは低速であるが、連続したデータアクセス
を高速に実行することが可能な第２の半導体記憶装置３
０に格納する構造とする。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュータ
あるいはワークステーションなどの情報処理装置の半導
体記憶装置に関する。
あるいはワークステーションなどの情報処理装置の半導
体記憶装置に関する。
【０００２】
【従来の技術】最近、パーソナルコンピュータやワード
プロセッサなどの情報処理装置では、画面表示や印字出
力に複数の書体を使用することが多くなっている。従来
は、文字のフォントデータを情報処理装置または印字装
置内部の読みだし専用の半導体記憶素子（以下ＲＯＭと
略す）に格納することが多かった。しかし、使用する書
体の種類が多くなるに従い、これらのデータをすべてＲ
ＯＭに格納することは困難になってきた。このため、ハ
ードディスクなどの外部記憶装置に格納されたフォント
データを必要に応じて、情報処理装置または印字装置内
部の読み書き可能な半導体記憶素子（以下ＲＡＭと略
す）に複写し、ＲＡＭに格納されたデータを用いて画面
表示や印字出力を行うという方式が一般に用いられるよ
うになってきた。この場合、フォントデータは１文字単
位でアクセスされるため、フォントデータを格納するＲ
ＡＭは１文字分のデータからなるデータの集合体に対し
て高速にアクセスできることが必要とされる。
プロセッサなどの情報処理装置では、画面表示や印字出
力に複数の書体を使用することが多くなっている。従来
は、文字のフォントデータを情報処理装置または印字装
置内部の読みだし専用の半導体記憶素子（以下ＲＯＭと
略す）に格納することが多かった。しかし、使用する書
体の種類が多くなるに従い、これらのデータをすべてＲ
ＯＭに格納することは困難になってきた。このため、ハ
ードディスクなどの外部記憶装置に格納されたフォント
データを必要に応じて、情報処理装置または印字装置内
部の読み書き可能な半導体記憶素子（以下ＲＡＭと略
す）に複写し、ＲＡＭに格納されたデータを用いて画面
表示や印字出力を行うという方式が一般に用いられるよ
うになってきた。この場合、フォントデータは１文字単
位でアクセスされるため、フォントデータを格納するＲ
ＡＭは１文字分のデータからなるデータの集合体に対し
て高速にアクセスできることが必要とされる。
【０００３】一般に、ＲＡＭはフリップフロップなどの
回路を使って記憶内容を保持するＳＲＡＭと、静電容量
を使って記憶内容を保持するＤＲＡＭに分類することが
できる。ＳＲＡＭはアクセスが速いという長所を持つ
が、同一容量のＤＲＡＭと比較して、記憶素子が大きい
上に、高価であるという欠点がある。このため、ＳＲＡ
ＭはワークステーションのＣＰＵのキャッシュメモリな
ど高速なアクセスが必要な箇所に使用されている。一
方、ＤＲＡＭはアクセスが遅いという短所があるが、記
憶素子が小さく低価格であるため、パーソナルコンピュ
ータやワークステーションの主記憶など大きな記憶容量
が必要な箇所に用いられている。ＤＲＡＭは、静電容量
に蓄積された電荷の有無によってデータを記憶する構造
であるため、蓄積された電荷が放電することによって記
憶したデータが消滅してしまう。これを防ぐために、定
期的に記憶されたデータの内容に応じた電荷を再充電す
る必要がある。この操作をリフレッシュと呼ぶ。
回路を使って記憶内容を保持するＳＲＡＭと、静電容量
を使って記憶内容を保持するＤＲＡＭに分類することが
できる。ＳＲＡＭはアクセスが速いという長所を持つ
が、同一容量のＤＲＡＭと比較して、記憶素子が大きい
上に、高価であるという欠点がある。このため、ＳＲＡ
ＭはワークステーションのＣＰＵのキャッシュメモリな
ど高速なアクセスが必要な箇所に使用されている。一
方、ＤＲＡＭはアクセスが遅いという短所があるが、記
憶素子が小さく低価格であるため、パーソナルコンピュ
ータやワークステーションの主記憶など大きな記憶容量
が必要な箇所に用いられている。ＤＲＡＭは、静電容量
に蓄積された電荷の有無によってデータを記憶する構造
であるため、蓄積された電荷が放電することによって記
憶したデータが消滅してしまう。これを防ぐために、定
期的に記憶されたデータの内容に応じた電荷を再充電す
る必要がある。この操作をリフレッシュと呼ぶ。
【０００４】最近では、高速ページモードなどのアクセ
ス方法を使用したり、半導体記憶装置を複数の領域に分
割して、それぞれの領域に対し順次データをアクセスす
るインターリーブ方式を採用したりすることによって、
ＤＲＡＭを使用した場合でも連続したデータアクセスは
高速に実行することが可能となっている。
ス方法を使用したり、半導体記憶装置を複数の領域に分
割して、それぞれの領域に対し順次データをアクセスす
るインターリーブ方式を採用したりすることによって、
ＤＲＡＭを使用した場合でも連続したデータアクセスは
高速に実行することが可能となっている。
【０００５】
【発明が解決しようとする課題】従来、フォントデータ
をＲＡＭに格納する場合は主に主記憶を使用していた。
主記憶は一般にＤＲＡＭで構成されているためアクセス
は遅い。このことは、画面表示速度や印字速度の低下に
つながる。また、キャッシュメモリを使用しているシス
テムでは、フォントデータがキャッシュメモリに常駐す
ることになり、システムの性能を下げる原因となってい
た。これを解決するには、フォントデータ専用の記憶装
置を持てばよい。この記憶装置をＳＲＡＭで構成すれ
ば、上記の問題をすべて解決することができるが、シス
テムが高価なものとなってしまう。また、ＤＲＡＭで構
成した場合には、安価にできるという長所はあるが、デ
ータのアクセスが遅いという欠点が生じる。
をＲＡＭに格納する場合は主に主記憶を使用していた。
主記憶は一般にＤＲＡＭで構成されているためアクセス
は遅い。このことは、画面表示速度や印字速度の低下に
つながる。また、キャッシュメモリを使用しているシス
テムでは、フォントデータがキャッシュメモリに常駐す
ることになり、システムの性能を下げる原因となってい
た。これを解決するには、フォントデータ専用の記憶装
置を持てばよい。この記憶装置をＳＲＡＭで構成すれ
ば、上記の問題をすべて解決することができるが、シス
テムが高価なものとなってしまう。また、ＤＲＡＭで構
成した場合には、安価にできるという長所はあるが、デ
ータのアクセスが遅いという欠点が生じる。
【０００６】フォントデータは、常に１文字単位で扱わ
れるため、単独のデータアクセスの速度は遅くてもよ
く、データの集合体に対するアクセスが高速であること
だけが要求される。高速ページモードなどのアクセス方
法の使用や、インターリーブ方式の採用により、ＤＲＡ
Ｍを使用した場合でも連続したデータアクセスは高速に
実行することが可能となっている。しかし、これらの方
式を使用してもデータの集合体の先頭のデータに対する
アクセスは高速化することができない。このため、文字
のフォントデータのようにアクセスするデータの集合体
が小さいときには、先頭のデータに対するアクセス速度
がネックとなり高速化が困難であった。
れるため、単独のデータアクセスの速度は遅くてもよ
く、データの集合体に対するアクセスが高速であること
だけが要求される。高速ページモードなどのアクセス方
法の使用や、インターリーブ方式の採用により、ＤＲＡ
Ｍを使用した場合でも連続したデータアクセスは高速に
実行することが可能となっている。しかし、これらの方
式を使用してもデータの集合体の先頭のデータに対する
アクセスは高速化することができない。このため、文字
のフォントデータのようにアクセスするデータの集合体
が小さいときには、先頭のデータに対するアクセス速度
がネックとなり高速化が困難であった。
【０００７】
【課題を解決するための手段】以上の問題を解決するた
めに本発明では、文字のフォントデータのように、複数
のデータから構成されるデータの集合体に対してアクセ
スを行う半導体記憶装置において、データの集合体の先
頭部分のデータを格納する、単独のデータアクセスを高
速に実行することが可能な第１の半導体記憶装置と、先
頭以外の部分のデータを格納する、単独のデータアクセ
スは低速であるが連続したデータアクセスを高速に実行
することが可能な第２の半導体記憶装置とで構成するこ
とによって、データの集合体に対するアクセス速度を、
すべて第１の半導体記憶装置で構成した半導体記憶装置
と同程度に保ったまま、半導体記憶装置の低価格化また
は小型化を実現できる。
めに本発明では、文字のフォントデータのように、複数
のデータから構成されるデータの集合体に対してアクセ
スを行う半導体記憶装置において、データの集合体の先
頭部分のデータを格納する、単独のデータアクセスを高
速に実行することが可能な第１の半導体記憶装置と、先
頭以外の部分のデータを格納する、単独のデータアクセ
スは低速であるが連続したデータアクセスを高速に実行
することが可能な第２の半導体記憶装置とで構成するこ
とによって、データの集合体に対するアクセス速度を、
すべて第１の半導体記憶装置で構成した半導体記憶装置
と同程度に保ったまま、半導体記憶装置の低価格化また
は小型化を実現できる。
【０００８】
【作用】データの集合体をアクセスの対象とする半導体
記憶装置では、データの集合体の先頭部分を格納する半
導体記憶装置に対してのみ、単独のデータアクセスを高
速に実行可能であることが要求される。そこで、単独の
データアクセスを高速に実行可能な第１の半導体記憶装
置から構成されている半導体記憶装置において、データ
の集合体に対するアクセス速度を低下させることなく、
データの集合体の先頭部分以外のデータを格納する半導
体記憶装置を、単独のデータアクセスは低速であるが連
続したデータアクセスを高速に実行可能な第２の半導体
記憶装置に置き換えることが可能である。この結果、第
２の半導体記憶装置に比べて記憶素子が大きく高価な第
１の半導体記憶装置の使用量を減らすことができ、半導
体記憶装置全体の小型化及び低価格化を実現することが
できる。
記憶装置では、データの集合体の先頭部分を格納する半
導体記憶装置に対してのみ、単独のデータアクセスを高
速に実行可能であることが要求される。そこで、単独の
データアクセスを高速に実行可能な第１の半導体記憶装
置から構成されている半導体記憶装置において、データ
の集合体に対するアクセス速度を低下させることなく、
データの集合体の先頭部分以外のデータを格納する半導
体記憶装置を、単独のデータアクセスは低速であるが連
続したデータアクセスを高速に実行可能な第２の半導体
記憶装置に置き換えることが可能である。この結果、第
２の半導体記憶装置に比べて記憶素子が大きく高価な第
１の半導体記憶装置の使用量を減らすことができ、半導
体記憶装置全体の小型化及び低価格化を実現することが
できる。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明を使用した半導体記憶装置の構成例
である。半導体記憶装置１は制御回路１０、第１の半導
体記憶装置２０、第２の半導体記憶装置３０の３つの部
分から構成されており、アドレスバス４０からデータの
集合体の先頭アドレスを受け取り、制御信号６０の内容
に従い、データバス５０に対してデータの入出力を行
う。
る。図１は、本発明を使用した半導体記憶装置の構成例
である。半導体記憶装置１は制御回路１０、第１の半導
体記憶装置２０、第２の半導体記憶装置３０の３つの部
分から構成されており、アドレスバス４０からデータの
集合体の先頭アドレスを受け取り、制御信号６０の内容
に従い、データバス５０に対してデータの入出力を行
う。
【００１０】制御回路１０は、内部にカウンタを持って
おり、その値により第１の半導体記憶装置２０と第２の
半導体記憶装置３０のどちらに対してアクセスを行うか
が決定される。また、前記のカウンタの値と、アドレス
バス４０から受け取ったデータの集合体の先頭アドレス
を合成し、さらに必要に応じてアドレス変換を行うこと
によって、半導体記憶装置２０および半導体記憶装置３
０に対するアクセスアドレス４２、４３が生成される。
おり、その値により第１の半導体記憶装置２０と第２の
半導体記憶装置３０のどちらに対してアクセスを行うか
が決定される。また、前記のカウンタの値と、アドレス
バス４０から受け取ったデータの集合体の先頭アドレス
を合成し、さらに必要に応じてアドレス変換を行うこと
によって、半導体記憶装置２０および半導体記憶装置３
０に対するアクセスアドレス４２、４３が生成される。
【００１１】第１の半導体記憶装置２０は制御回路１０
からアドレス４２と制御信号６１を受け取り、これに従
いデータバス５０に対してデータの入出力を行う。第１
の半導体記憶装置２０には、ＳＲＡＭのように単独のデ
ータアクセスを高速に実行することが可能な半導体記憶
素子を使用する。
からアドレス４２と制御信号６１を受け取り、これに従
いデータバス５０に対してデータの入出力を行う。第１
の半導体記憶装置２０には、ＳＲＡＭのように単独のデ
ータアクセスを高速に実行することが可能な半導体記憶
素子を使用する。
【００１２】第２の半導体記憶装置３０は制御回路１０
からアドレス４３と制御信号６２を受け取り、これに従
いデータバス５０に対してデータの入出力を行う。第２
の半導体記憶装置３０には、ＤＲＡＭのように低価格で
あるが単独のデータアクセスが高速でない半導体記憶素
子から構成される。半導体記憶装置をすべてＤＲＡＭで
構成すると、価格を低く抑えることができるが、アクセ
ス速度は低下する。これを解決するには、高速ページモ
ードなどのアクセス方法を使用すればよい。これによ
り、半導体記憶装置をＤＲＡＭで構成した場合でも、連
続したデータアクセスを高速に実行することが可能とな
る。しかし、高速ページモードを使用した場合でも、デ
ータの集合体の先頭のデータに対するアクセスを高速化
することはできない。データの集合体の先頭部分のデー
タを、単独のデータアクセスを高速に実行することが可
能な半導体記憶装置２０に格納することで、この問題を
解決することができる。
からアドレス４３と制御信号６２を受け取り、これに従
いデータバス５０に対してデータの入出力を行う。第２
の半導体記憶装置３０には、ＤＲＡＭのように低価格で
あるが単独のデータアクセスが高速でない半導体記憶素
子から構成される。半導体記憶装置をすべてＤＲＡＭで
構成すると、価格を低く抑えることができるが、アクセ
ス速度は低下する。これを解決するには、高速ページモ
ードなどのアクセス方法を使用すればよい。これによ
り、半導体記憶装置をＤＲＡＭで構成した場合でも、連
続したデータアクセスを高速に実行することが可能とな
る。しかし、高速ページモードを使用した場合でも、デ
ータの集合体の先頭のデータに対するアクセスを高速化
することはできない。データの集合体の先頭部分のデー
タを、単独のデータアクセスを高速に実行することが可
能な半導体記憶装置２０に格納することで、この問題を
解決することができる。
【００１３】つまり、データの集合体に対してアクセス
を行う際にデータの集合体の先頭部分のデータを第１の
半導体記憶装置２０に格納し、残りのデータを第２の半
導体記憶装置３０に格納することで、データの集合体に
対するアクセス速度を低下させずに、低価格化を実現す
ることが可能となるわけである。
を行う際にデータの集合体の先頭部分のデータを第１の
半導体記憶装置２０に格納し、残りのデータを第２の半
導体記憶装置３０に格納することで、データの集合体に
対するアクセス速度を低下させずに、低価格化を実現す
ることが可能となるわけである。
【００１４】図２に、第１の半導体記憶装置２０にＳＲ
ＡＭを使用し、第２の半導体記憶装置３０にＤＲＡＭを
使用した半導体記憶装置１の構成例を示す。ここでは、
８バイトの大きさを持つデータの集合体に対して高速な
アクセスを行うために、データの集合体の先頭の２バイ
トを第１の半導体記憶装置２０に格納し、残りの６バイ
トを第２の半導体記憶装置３０の格納している。また、
ＤＲＡＭで構成されている第２の半導体記憶装置３０
は、連続したデータアクセスを高速化するために高速ペ
ージモードを使ってアクセスされる。
ＡＭを使用し、第２の半導体記憶装置３０にＤＲＡＭを
使用した半導体記憶装置１の構成例を示す。ここでは、
８バイトの大きさを持つデータの集合体に対して高速な
アクセスを行うために、データの集合体の先頭の２バイ
トを第１の半導体記憶装置２０に格納し、残りの６バイ
トを第２の半導体記憶装置３０の格納している。また、
ＤＲＡＭで構成されている第２の半導体記憶装置３０
は、連続したデータアクセスを高速化するために高速ペ
ージモードを使ってアクセスされる。
【００１５】図２において、制御回路１０には、セレク
ト信号６００、書き込み許可信号６０１、出力許可信号
６０２、データのアクセス用クロック６０３およびアド
レス４１が入力される。制御回路１０は内部に８進のカ
ウンタを持っており、この値は、データのアクセス用ク
ロック６０３によって更新される。なお、データのアク
セス用クロック６０３は必ずしも一定周期である必要は
ない。
ト信号６００、書き込み許可信号６０１、出力許可信号
６０２、データのアクセス用クロック６０３およびアド
レス４１が入力される。制御回路１０は内部に８進のカ
ウンタを持っており、この値は、データのアクセス用ク
ロック６０３によって更新される。なお、データのアク
セス用クロック６０３は必ずしも一定周期である必要は
ない。
【００１６】図２の回路において、８バイトの大きさを
持つデータの集合体に対する読み出しの手順を以下に示
す（図３）。
持つデータの集合体に対する読み出しの手順を以下に示
す（図３）。
【００１７】１．セレクト信号６００をＬｏｗレベルに
設定することで、半導体記憶装置１を使用可能な状態に
する。
設定することで、半導体記憶装置１を使用可能な状態に
する。
【００１８】２．アクセスするデータの集合体の先頭ア
ドレスをアドレスバス４０に設定する。
ドレスをアドレスバス４０に設定する。
【００１９】３．データのアクセス用クロック６０３を
Ｈｉｇｈレベルに設定した後、出力許可信号６０２をＬ
ｏｗレベルにする。このときに制御回路１０内部のカウ
ンタが０にクリアされると共にアドレスバス４０に設定
されているアドレスが制御回路１０の内部に保持され
る。
Ｈｉｇｈレベルに設定した後、出力許可信号６０２をＬ
ｏｗレベルにする。このときに制御回路１０内部のカウ
ンタが０にクリアされると共にアドレスバス４０に設定
されているアドレスが制御回路１０の内部に保持され
る。
【００２０】４．データのアクセス用クロック６０３を
ＨｉｇｈレベルからＬｏｗレベルに変化させると、制御
回路１０の内部のカウンタの値が１増加する。この値に
従い、制御回路１０は半導体記憶装置２０、３０に対
し、以下に示すアドレスおよび制御信号を出力する。
ＨｉｇｈレベルからＬｏｗレベルに変化させると、制御
回路１０の内部のカウンタの値が１増加する。この値に
従い、制御回路１０は半導体記憶装置２０、３０に対
し、以下に示すアドレスおよび制御信号を出力する。
【００２１】（１）カウンタの値が１のとき：半導体記
憶装置２０に対して、データの集合体の１番目のデータ
のアドレスを出力すると共に、ＤＲＡＭで構成している
半導体記憶装置３０に対してアクセスするデータの集合
体の行アドレスを出力する。
憶装置２０に対して、データの集合体の１番目のデータ
のアドレスを出力すると共に、ＤＲＡＭで構成している
半導体記憶装置３０に対してアクセスするデータの集合
体の行アドレスを出力する。
【００２２】（２）カウンタの値が２のとき：半導体記
憶装置２０に対して２番目のデータのアドレスを出力す
る。半導体記憶装置３０に対しては引き続きアクセスす
るデータの集合体の行アドレスを出力する。
憶装置２０に対して２番目のデータのアドレスを出力す
る。半導体記憶装置３０に対しては引き続きアクセスす
るデータの集合体の行アドレスを出力する。
【００２３】（３）カウンタの値が３〜８のとき：半導
体記憶装置３０に対して、３〜８番目のデータの列アド
レスを出力する。
体記憶装置３０に対して、３〜８番目のデータの列アド
レスを出力する。
【００２４】５．カウンタの値が１または２の場合には
半導体記憶装置２０から、カウンタの値が３〜８の場合
には半導体記憶装置３０から、データバス５０に対して
データが出力される。読み出しデータの取り込み完了
後、データのアクセス用クロック６０３をＬｏｗレベル
からＨｉｇｈレベルに変化させる。
半導体記憶装置２０から、カウンタの値が３〜８の場合
には半導体記憶装置３０から、データバス５０に対して
データが出力される。読み出しデータの取り込み完了
後、データのアクセス用クロック６０３をＬｏｗレベル
からＨｉｇｈレベルに変化させる。
【００２５】６．４と５を繰返し、データの集合体から
順番にデータを読み込む。すべてのデータの読み出しが
終了したら、セレクト信号６００および出力許可信号６
０２をＨｉｇｈレベルに設定することですべてのアクセ
スが終了する。
順番にデータを読み込む。すべてのデータの読み出しが
終了したら、セレクト信号６００および出力許可信号６
０２をＨｉｇｈレベルに設定することですべてのアクセ
スが終了する。
【００２６】次に、８バイトの大きさを持つデータ集合
体に対する書き込みの手順を以下に示す（図４）。
体に対する書き込みの手順を以下に示す（図４）。
【００２７】１．セレクト信号６００をＬｏｗレベルに
設定することで、半導体記憶装置１を使用可能な状態に
する。
設定することで、半導体記憶装置１を使用可能な状態に
する。
【００２８】２．アクセスするデータの集合体の先頭ア
ドレスをアドレスバス４０に設定する。
ドレスをアドレスバス４０に設定する。
【００２９】３．データのアクセス用クロック６０３を
Ｈｉｇｈレベルに設定した後、書き込み許可信号６０１
をＬｏｗレベルにする。このときに制御回路１０内部の
カウンタが０にクリアされると共にアドレスバス４０に
設定されているアドレスが制御回路１０の内部に保持さ
れる。
Ｈｉｇｈレベルに設定した後、書き込み許可信号６０１
をＬｏｗレベルにする。このときに制御回路１０内部の
カウンタが０にクリアされると共にアドレスバス４０に
設定されているアドレスが制御回路１０の内部に保持さ
れる。
【００３０】４．データのアクセス用クロック６０３を
ＨｉｇｈレベルからＬｏｗレベルに変化させると、制御
回路１０の内部のカウンタの値が１増加する。この値に
従い、制御回路１０は半導体記憶装置２０、３０に対
し、以下に示すアドレスおよび制御信号を出力する。
ＨｉｇｈレベルからＬｏｗレベルに変化させると、制御
回路１０の内部のカウンタの値が１増加する。この値に
従い、制御回路１０は半導体記憶装置２０、３０に対
し、以下に示すアドレスおよび制御信号を出力する。
【００３１】（１）カウンタの値が１のとき：半導体記
憶装置２０に対してデータの集合体の１番目のデータの
アドレスを出力すると共に、ＤＲＡＭで構成している半
導体記憶装置３０に対してアクセスするデータの集合体
の行アドレスを出力する。
憶装置２０に対してデータの集合体の１番目のデータの
アドレスを出力すると共に、ＤＲＡＭで構成している半
導体記憶装置３０に対してアクセスするデータの集合体
の行アドレスを出力する。
【００３２】（２）カウンタの値が２のとき：半導体記
憶装置２０に対して２番目のデータのアドレスを出力す
る。半導体記憶装置３０に対しては引き続きアクセスす
るデータの集合体の行アドレスを出力する。
憶装置２０に対して２番目のデータのアドレスを出力す
る。半導体記憶装置３０に対しては引き続きアクセスす
るデータの集合体の行アドレスを出力する。
【００３３】（３）カウンタの値が３〜８のとき：半導
体記憶装置３０に対して、３〜８番目のデータの列アド
レスを出力する。
体記憶装置３０に対して、３〜８番目のデータの列アド
レスを出力する。
【００３４】５．データバス５０に書き込むデータを設
定した後、データのアクセス用クロック６０３をＬｏｗ
レベルからＨｉｇｈレベルに変化させ、データの書き込
みを行う。カウンタの値が１または２の場合には半導体
記憶装置２０に、カウンタの値が３〜８の場合には半導
体記憶装置３０に、データが書き込まれる。
定した後、データのアクセス用クロック６０３をＬｏｗ
レベルからＨｉｇｈレベルに変化させ、データの書き込
みを行う。カウンタの値が１または２の場合には半導体
記憶装置２０に、カウンタの値が３〜８の場合には半導
体記憶装置３０に、データが書き込まれる。
【００３５】６．４と５を繰返し、データの集合体から
順番にデータを書き込む。すべてのデータの書き込みが
終了したら、セレクト信号６００および書き込み許可信
号６０１をＨｉｇｈレベルに設定することですべてのア
クセスが終了する。
順番にデータを書き込む。すべてのデータの書き込みが
終了したら、セレクト信号６００および書き込み許可信
号６０１をＨｉｇｈレベルに設定することですべてのア
クセスが終了する。
【００３６】以上が、データの集合体に対するアクセス
方法である。なお、出力許可信号６０２又は書き込み許
可信号６０１をＨｉｇｈレベルからＬｏｗレベルに変化
させる時に、データのアクセス用クロック６０３がＬｏ
ｗレベルであれば、半導体記憶装置２０または３０に対
して、単独のデータアクセスが実行される。また、半導
体記憶装置２０及び半導体記憶装置３０にインターリー
ブなどの手法を使用すれば、半導体記憶装置１をさらに
高速化することが可能である。なお、制御回路１０に、
ＤＲＡＭで構成されている半導体記憶装置３０のリフレ
ッシュを行う回路を内蔵することで、ＤＲＡＭの制御を
より容易にすることが可能となる。
方法である。なお、出力許可信号６０２又は書き込み許
可信号６０１をＨｉｇｈレベルからＬｏｗレベルに変化
させる時に、データのアクセス用クロック６０３がＬｏ
ｗレベルであれば、半導体記憶装置２０または３０に対
して、単独のデータアクセスが実行される。また、半導
体記憶装置２０及び半導体記憶装置３０にインターリー
ブなどの手法を使用すれば、半導体記憶装置１をさらに
高速化することが可能である。なお、制御回路１０に、
ＤＲＡＭで構成されている半導体記憶装置３０のリフレ
ッシュを行う回路を内蔵することで、ＤＲＡＭの制御を
より容易にすることが可能となる。
【００３７】図５は、半導体記憶装置２０、３０のアド
レス線の一部をアドレスバス４０に接続することによっ
て、半導体記憶装置２０、３０がアドレスバス４０から
アドレスの一部を直接受け取る構成としたものである。
このような構成とすることで、制御回路１０の回路規模
を小さくできると共に、制御回路１０をＩＣ化する際に
信号ピンの数を少なくすることが可能となる。
レス線の一部をアドレスバス４０に接続することによっ
て、半導体記憶装置２０、３０がアドレスバス４０から
アドレスの一部を直接受け取る構成としたものである。
このような構成とすることで、制御回路１０の回路規模
を小さくできると共に、制御回路１０をＩＣ化する際に
信号ピンの数を少なくすることが可能となる。
【００３８】また、半導体記憶装置１の信号ピン数を減
らすためには図６に示すように、半導体記憶装置１をア
ドレスデータ多重化バス７０に接続することも可能であ
る。
らすためには図６に示すように、半導体記憶装置１をア
ドレスデータ多重化バス７０に接続することも可能であ
る。
【００３９】
【発明の効果】以上に示したように、本発明によれば、
複数のデータから構成されるデータの集合体に対してア
クセスを行う半導体記憶装置において、データの集合体
の先頭部分のデータを単独のデータアクセスを高速に実
行することが可能な第１の半導体記憶装置に格納し、そ
れ以外のデータを単独のデータアクセスは低速であるが
連続したデータアクセスを高速に実行することが可能な
第２の半導体記憶装置に格納する構造とすることによっ
て、データの集合体に対するアクセス速度を、すべて第
１の半導体記憶装置で構成した場合と同程度に保ったま
ま、低価格化又は小型化を実現することができる。
複数のデータから構成されるデータの集合体に対してア
クセスを行う半導体記憶装置において、データの集合体
の先頭部分のデータを単独のデータアクセスを高速に実
行することが可能な第１の半導体記憶装置に格納し、そ
れ以外のデータを単独のデータアクセスは低速であるが
連続したデータアクセスを高速に実行することが可能な
第２の半導体記憶装置に格納する構造とすることによっ
て、データの集合体に対するアクセス速度を、すべて第
１の半導体記憶装置で構成した場合と同程度に保ったま
ま、低価格化又は小型化を実現することができる。
【図１】半導体記憶装置の構成例１を示す図である。
【図２】ＳＲＡＭとＤＲＡＭを使用した構成例を示す図
である。
である。
【図３】リードアクセスのタイミングチャートである。
【図４】ライトアクセスのタイミングチャートである。
【図５】半導体記憶装置の構成例２を示す図である。
【図６】半導体記憶装置の構成例３を示す図である。
１…半導体記憶装置全体、 １０…制御回路、 ２０…第１の半導体記憶装置、 ３０…第２の半導体記憶装置、 ４０…アドレスバス、 ４１…制御回路に与えられるアドレス、 ４２…第１の半導体記憶装置に与えられるアドレス、 ４３…第２の半導体記憶装置に与えられるアドレス、 ４４…第１の半導体記憶装置に与えられるアドレス、 ４５…第２の半導体記憶装置に与えられるアドレス、 ４６…第１の半導体記憶装置に与えられるアドレス、 ４７…第２の半導体記憶装置に与えられるアドレス、 ５０…データバス、 ５１…第１の半導体記憶装置に対する入出力データ、 ５２…第２の半導体記憶装置に対する入出力データ、 ６０…制御回路に与えられる制御信号、 ６１…第１の半導体記憶装置に与えられる制御信号、 ６２…第２の半導体記憶装置に与えられる制御信号、 ７０…アドレスデータ多重化バス、 ７１…制御回路に与えられるアドレス及びデータ、 ６００…半導体記憶装置全体に対するセレクト信号、 ６０１…半導体記憶装置全体に対する書き込み許可信
号、 ６０２…半導体記憶装置全体に対する出力許可信号、 ６０３…データの読み書き用クロック、 ６１０…第１の半導体記憶装置に対するセレクト信号、 ６１１…第１の半導体記憶装置に対する書き込み許可信
号、 ６１２…第１の半導体記憶装置に対する出力許可信号、 ６２０…第２の半導体記憶装置に対するセレクト信号、 ６２１…第２の半導体記憶装置に対する列アドレス選択
信号、 ６２２…第２の半導体記憶装置に対する行アドレス選択
信号、 ６２３…第２の半導体記憶装置に対する書き込み許可信
号、 ６２４…第１の半導体記憶装置に対する出力許可信号。
号、 ６０２…半導体記憶装置全体に対する出力許可信号、 ６０３…データの読み書き用クロック、 ６１０…第１の半導体記憶装置に対するセレクト信号、 ６１１…第１の半導体記憶装置に対する書き込み許可信
号、 ６１２…第１の半導体記憶装置に対する出力許可信号、 ６２０…第２の半導体記憶装置に対するセレクト信号、 ６２１…第２の半導体記憶装置に対する列アドレス選択
信号、 ６２２…第２の半導体記憶装置に対する行アドレス選択
信号、 ６２３…第２の半導体記憶装置に対する書き込み許可信
号、 ６２４…第１の半導体記憶装置に対する出力許可信号。
Claims (6)
- 【請求項１】複数のデータから構成されるデータの集合
体に対してアクセスを行うことを目的とする半導体記憶
装置において、データの集合体の先頭部分のデータを格
納する、単独のデータアクセスを高速に実行可能な第１
の半導体記憶装置と、先頭以外の部分のデータを格納す
る、単独のデータアクセスは低速であるが、連続したデ
ータアクセスを高速に実行可能な第２の半導体記憶装置
とで構成することを特徴とした半導体記憶装置。 - 【請求項２】同一容量の記憶装置を実現するために必要
とされる半導体記憶素子の大きさが、前記第１の半導体
記憶装置より小さい前記第２の半導体記憶装置を使用す
ることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】前記第１及び第２の半導体記憶装置から構
成される半導体記憶装置に対し、単独のデータアクセス
も可能としたことを特徴とする請求項１又は２記載の半
導体記憶装置。 - 【請求項４】請求項１、２又は３記載の半導体記憶装置
において、前記第１及び第２の半導体記憶装置を制御す
ることを特徴とする半導体記憶装置の制御回路。 - 【請求項５】記憶内容の自己保持が必要な半導体記憶装
置に対して、その記憶内容を自己保持させる機能を持た
せたことを特徴とする請求項４記載の半導体記憶装置の
制御回路。 - 【請求項６】半導体記憶装置に入力されたアドレスと、
半導体記憶素子に対するアクセスアドレスとの間の変換
機構を持つことを特徴とする請求項４又は５記載の半導
体記憶装置の制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193645A JPH0636550A (ja) | 1992-07-21 | 1992-07-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4193645A JPH0636550A (ja) | 1992-07-21 | 1992-07-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0636550A true JPH0636550A (ja) | 1994-02-10 |
Family
ID=16311392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4193645A Pending JPH0636550A (ja) | 1992-07-21 | 1992-07-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0636550A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034740A (ja) * | 2005-07-27 | 2007-02-08 | Matsushita Electric Ind Co Ltd | メモリアクセス装置 |
| JP2008052622A (ja) * | 2006-08-28 | 2008-03-06 | Megachips Lsi Solutions Inc | メモリシステム |
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
-
1992
- 1992-07-21 JP JP4193645A patent/JPH0636550A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007034740A (ja) * | 2005-07-27 | 2007-02-08 | Matsushita Electric Ind Co Ltd | メモリアクセス装置 |
| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| JP2008052622A (ja) * | 2006-08-28 | 2008-03-06 | Megachips Lsi Solutions Inc | メモリシステム |
| US10664171B2 (en) | 2013-03-14 | 2020-05-26 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
| US11487433B2 (en) | 2013-03-14 | 2022-11-01 | Micron Technology, Inc. | Memory systems and methods including training, data organizing, and/or shadowing |
| JP2017102943A (ja) * | 2017-01-10 | 2017-06-08 | マイクロン テクノロジー， インク． | トレーニング、データ再構築および／またはシャドウィングを含むメモリシステムおよび方法 |
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