JP2591515B2 - １チップメモリデバイス - Google Patents
１チップメモリデバイスInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は記憶素子に係り、特に高
速グラフィックディスプレイのフレームバッファとして
好適な記憶回路に関する。 【０００２】 【従来の技術】グラフィックディスプレイ装置は、表示
分解能の向上に伴い、大容量の表示情報記憶用メモリす
なわちフレームバッファを必要とし始めている。しか
し、フレームバッファの大容量化はグラフィックデータ
の表示を行う際のメモリアクセス回数の増加に結びつく
ので、表示の高速化を図るためにはメモリアクセス回数
の削減が必要である。 【０００３】このメモリアクセス回数の削減を図る手段
としては、グラフィックディスプレイ用フレームバッフ
ァの内部で演算処理を実行する方法がある。この方法を
用いたフレームバッファの例を図２に示す。図２におい
て、１は１６ビット長の演算器、２はグラフィックデー
タを記憶するメモリ、３は演算器の演算機能指定レジス
タ、４は書き込みマスク回路、Ｄ１５〜Ｄ０はデータ処
理装置からの１６ビットデータ、ＤＯ１５〜ＤＯ０はメ
モリの読み出しデータ、ＦＣ３〜ＦＣ０は演算器に対す
る演算機能指定データ、Ｍ１５〜Ｍ０はメモリに対する
書き込み制御信号、Ａ２３〜Ａ１はデータ処理装置から
の２３ビットアドレス信号、ＷＥはデータ処理装置から
の書き込み制御信号、ＦＳは演算機能指定レジスタに対
するラッチ制御信号、ＭＳは書き込みマスク回路に対す
るラッチ制御信号である。 【０００４】この図２の構成でメモリアクセス回数が減
る理由について説明する。ビットマップ方式のグラフィ
ックディスプレイで図形を書く場合、図形は点の集合で
表すため、図形描画は点描画の繰返しで行う。このた
め、フレームバッファに対してのアクセスは、１６ビッ
ト単位ではなく１ビットとか４ビットのようなメモリを
構成しているデータ幅よりも小さい単位で行う。また、
一般には点を書く場合に書き込みデータとの演算を必要
とするため、メモリデータとの演算とビット単位の書き
込みが必要となる。通常のメモリではこれらの機能が無
いため、図形描画処理を行うデータ処理装置の内部で演
算を実行することとなり、書き込むべきメモリ番地のデ
ータを読み込み、ビット演算実行後、同一番地に書き込
むという処理で実現している。このため、１ビットのデ
ータを書く場合でも２回のメモリアクセスが必要であ
る。図２のフレームバッファでは、演算器１でメモリデ
ータとデータ処理装置の演算を書き込みマスク回路４で
ビット単位のデータ書き込みを実現しており、１ビット
のデータを書くために必要なメモリアクセスはデータ処
理装置では１回ですむ。メモリ２のアクセスは、リード
とライトの２回必要であるが通常のメモリにはリード・
モディファイ・ライトという、１回でリードとライトを
実現するアクセスモードがあるため、１回で実現でき
る。以上のように図２に示したフレームバッファは、グ
ラフィックディスプレイの高速化には有効であるが、メ
モリ素子周辺に多くの回路を付加しなければならないた
め、信頼性が低下し、またコストが高くなるという問題
点がある。なお、図２に示すフレームバッファについて
は、例えば日経エレクトロニクス１９８４．８．２７号
「１２８０×１０２４画素のグラフィック・ディスプレ
イ用フレームバッファをニブル・モード付き６４ＫＲＡ
Ｍで設計」（Ｐ．２２７〜２４５）に示される。 【０００５】 【発明が解決しようとする課題】本発明の目的は、通常
の１チップメモリデバイスと同じ制御信号のみで特定の
モードに設定でき、特定のモードを持たない１チップメ
モリデバイスと同一のピン配置、ピン数を有する１チッ
プメモリデバイスを得ることにある。本発明の他の目的
は、１チップメモリデバイスの価格で大きな割合を占め
るパッケージの共通化が図れ、低価格な１チップメモリ
デバイスを得ることにある。本発明の更に他の目的は、
特定モードを用いない用途に限定した場合には、通常の
１チップメモリデバイスと置換可能で、システム構成の
自由度を増大することのできる１チップメモリデバイス
を得ることにある。 【０００６】 【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ロウアドレスストローブ信号とカラムア
ドレスストローブ信号とライトイネーブル信号とで制御
されるダイナミックＲＡＭを含む１チップメモリデバイ
スであって、前記ダイナミックＲＡＭに対するリード又
はライト動作を禁止した期間において、ロウアドレスス
トローブ信号の立ち下がりの時点で少なくともライトイ
ネーブル信号が低レベルであることに応答する制御回路
を具備してなり、上記の応答による上記制御回路の出力
により、上記ダイナミックＲＡＭの動作は特定のモード
に設定されることを特徴とする１チップメモリデバイス
にある。本発明の好適な実施態様によれば、上記設定さ
れた特定のモードに従って上記ダイナミックＲＡＭのラ
イト動作が実行される。本発明の好適な実施態様によれ
ば、アドレス端子から供給されるモード設定信号が上記
制御回路の上記出力により制御されるレジスタに格納さ
れることによって、上記ダイナミックＲＡＭの動作は上
記特定のモードに設定される。 【０００７】 【作用】上記のように構成すれば、通常の１チップメモ
リデバイスと同じ制御信号のみで特定のモードに設定で
きるので、特定のモードを持たない１チップメモリデバ
イスと同一のピン配置、ピン数で１チップメモリデバイ
スを実現できる。また、これにより、１チップメモリデ
バイスの価格で大きな割合を占めるパッケージの共通化
が図れ、低価格な１チップメモリデバイスを提供でき
る。更にまた、特定モードを用いない用途に限定した場
合には、通常の１チップメモリデバイスと置換可能とな
り、システム構成の自由度を増大させることができる。 【０００８】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００９】まず、本発明の概念を説明する。 【００１０】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ、演算器、演算機能指
定レジスタ、書き込みマスク回路を一体化したＩＣ（In
tegrated Circuit）を作ることが考えられる。現状のグ
ラフィックディスプレイでは、演算機能として要求され
るものは論理演算が主体であるため、演算器は演算デー
タのビット単位に分割することが可能である。算術演算
を使う場合も桁上げ信号を扱う回路を付加することで、
原則的にはビット単位の分割は可能である。書き込みマ
スク回路４はビット単位の書き込み制御を行う回路であ
るから、ビット単位に分割できることは明らかである。
しかしながら演算機能指定レジスタ３は、演算器１の演
算機能の数で決まるビット長であり、演算データのビッ
ト長（ここでは１６）とは無関係であるため、演算デー
タのビット単位に分割することはできない。したがって
演算機能指定レジスタ３は、分割した単位毎に持つ必要
がある。このように、分割した単位毎に同一の機能のも
のを持つことは無駄であるがＩＣの集積度は年毎に高く
なり、一体化した場合のメモリ素子の数に対する周辺回
路として使われる素子の数の比率は１％にもならないわ
ずかのものであるため問題とはならない。一体化をした
場合に、演算機能指定レジスタ３を分割単位毎に持つこ
とは、以上に示したようにそれほど問題ではないが、図
２に示したフレームバッファをデータのビット単位に分
割することには問題がある。図２のフレームバッファを
使うためには、実際のメモリアクセスを行う前に、演算
機能指定レジスタ３に演算機能データを書き込みマスク
回路４に書き込みマスクデータを設定する必要がある。
図２のフレームバッファでは、どちらのデータも処理装
置からのデータ信号Ｄ１５〜Ｄ０を入力信号としている
ため、ビット単位に分割すると１ビットの信号となって
しまうので、書き込みマスク回路４では問題がないが、
演算機能指定レジスタ３では２種類の演算しか指定でき
なくなってしまう。このように、メモリのビット構成の
違いで演算機能の数が変わることは問題である。本発明
は、演算機能指定をデータバスで行うため、データのビ
ット分割に依存することになり発生しているのに着目
し、データバスと違いビット分割に依存しないアドレス
信号を用いて指定するものである。 【００１１】次に、本発明の一実施例を説明する。図１
は、実施例のフレームバッファ用メモリ回路の構成であ
る。１は演算器、２はメモリ素子、３は演算機能指定レ
ジスタ、４は書き込みマスク回路、Ｄｊはグラフィック
描画用データ処理装置のデータ信号１６ビットの中の１
ビット信号、Ａ２３〜Ａ１はデータ処理装置のアドレス
信号、ＷＥはデータ処理装置のライト制御信号、ＦＳは
演算機能指定レジスタ３及び書き込みマスク回路４に対
するデータセット制御信号、ＤＯｊはメモリ素子２の読
み出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗ
ｊはメモリ素子２に対する書き込み制御信号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。実施例では、メモリ回路５は８０００００Ｈ〜８Ｆ
ＦＦＦＦＨ番地に割当てられている。ここでＨは１６進
数であることを示しバイトを単位とする番地である。デ
コード回路７は９０００００Ｈ〜９０００１ＦＨ番地で
セット信号ＦＳを出力する。演算器１の演算機能は図６
に示す１６種である。データ処理装置６が例えば９００
０１４Ｈ番地にＦＯＦＦＨを書き込むと、デコード回路
７はセット信号ＦＳを出力し、演算機能指定レジスタ３
にアドレス信号Ａ４〜Ａ１すなわち０１０１Ｂ（Ｂはビ
ットデータ）をセットする。この結果、演算器１は図６
の演算機能表に示すように、論理和を演算機能として選
択する。また書き込みマスク回路４では、書き込みマス
クデータ格納レジスタ４１にデータ処理装置６からのデ
ータ０Ｆ００Ｈの１６ビットのデータの中の１ビットを
セットする。セットされる１ビットは、メモリ素子のビ
ット位置と同一の位置である。この結果、書き込みマス
クデータとしてＦ０ＦＦＨがセットされたことになる。 【００１６】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、第３図に示すようにマスクデータが０のビットはゲ
ート４２がＯＮとなり、１のビットはゲート４２がＯＦ
Ｆとなるため、Ｄ１１〜Ｄ８の４ビットのみが実際のラ
イト動作を実行し、残りの１２ビットではライト動作は
起こらない。この結果、８０００００Ｈ番地のデータは
０７１２Ｈになる。 【００１７】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマスクデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成のDynamic ＲＡＭでは１ピンは使用していないものも
あるため、この空ピンにＦＳを使うことが可能である。 【００１８】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、Dynamic
ＲＡＭの通常シーケンスではでてこない、ＲＡＳ信号の
立下がりとＷＥ信号でセット信号を作ることが可能であ
る。 【００１９】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２０】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２１】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２２】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２３】 【発明の効果】ダイナミックＲＡＭの動作の主体は、デ
ータの読み書き保持である。以上の説明から明らかなよ
うに、本発明によれば、通常の１チップメモリデバイス
と同じ制御信号のみで特定のモードに設定できるので、
特定のモードを持たない１チップメモリデバイスと同一
のピン配置、ピン数で１チップメモリデバイスを実現で
きる。これにより、１チップメモリデバイスの価格で大
きな割合を占めるパッケージの共通化が図れ、低価格な
１チップメモリデバイスを提供できる。また、特定モー
ドを用いない用途に限定した場合には、通常の１チップ
メモリデバイスと置換可能となり、システム構成の自由
度を増大させることができる。ＪＰ３
速グラフィックディスプレイのフレームバッファとして
好適な記憶回路に関する。 【０００２】 【従来の技術】グラフィックディスプレイ装置は、表示
分解能の向上に伴い、大容量の表示情報記憶用メモリす
なわちフレームバッファを必要とし始めている。しか
し、フレームバッファの大容量化はグラフィックデータ
の表示を行う際のメモリアクセス回数の増加に結びつく
ので、表示の高速化を図るためにはメモリアクセス回数
の削減が必要である。 【０００３】このメモリアクセス回数の削減を図る手段
としては、グラフィックディスプレイ用フレームバッフ
ァの内部で演算処理を実行する方法がある。この方法を
用いたフレームバッファの例を図２に示す。図２におい
て、１は１６ビット長の演算器、２はグラフィックデー
タを記憶するメモリ、３は演算器の演算機能指定レジス
タ、４は書き込みマスク回路、Ｄ１５〜Ｄ０はデータ処
理装置からの１６ビットデータ、ＤＯ１５〜ＤＯ０はメ
モリの読み出しデータ、ＦＣ３〜ＦＣ０は演算器に対す
る演算機能指定データ、Ｍ１５〜Ｍ０はメモリに対する
書き込み制御信号、Ａ２３〜Ａ１はデータ処理装置から
の２３ビットアドレス信号、ＷＥはデータ処理装置から
の書き込み制御信号、ＦＳは演算機能指定レジスタに対
するラッチ制御信号、ＭＳは書き込みマスク回路に対す
るラッチ制御信号である。 【０００４】この図２の構成でメモリアクセス回数が減
る理由について説明する。ビットマップ方式のグラフィ
ックディスプレイで図形を書く場合、図形は点の集合で
表すため、図形描画は点描画の繰返しで行う。このた
め、フレームバッファに対してのアクセスは、１６ビッ
ト単位ではなく１ビットとか４ビットのようなメモリを
構成しているデータ幅よりも小さい単位で行う。また、
一般には点を書く場合に書き込みデータとの演算を必要
とするため、メモリデータとの演算とビット単位の書き
込みが必要となる。通常のメモリではこれらの機能が無
いため、図形描画処理を行うデータ処理装置の内部で演
算を実行することとなり、書き込むべきメモリ番地のデ
ータを読み込み、ビット演算実行後、同一番地に書き込
むという処理で実現している。このため、１ビットのデ
ータを書く場合でも２回のメモリアクセスが必要であ
る。図２のフレームバッファでは、演算器１でメモリデ
ータとデータ処理装置の演算を書き込みマスク回路４で
ビット単位のデータ書き込みを実現しており、１ビット
のデータを書くために必要なメモリアクセスはデータ処
理装置では１回ですむ。メモリ２のアクセスは、リード
とライトの２回必要であるが通常のメモリにはリード・
モディファイ・ライトという、１回でリードとライトを
実現するアクセスモードがあるため、１回で実現でき
る。以上のように図２に示したフレームバッファは、グ
ラフィックディスプレイの高速化には有効であるが、メ
モリ素子周辺に多くの回路を付加しなければならないた
め、信頼性が低下し、またコストが高くなるという問題
点がある。なお、図２に示すフレームバッファについて
は、例えば日経エレクトロニクス１９８４．８．２７号
「１２８０×１０２４画素のグラフィック・ディスプレ
イ用フレームバッファをニブル・モード付き６４ＫＲＡ
Ｍで設計」（Ｐ．２２７〜２４５）に示される。 【０００５】 【発明が解決しようとする課題】本発明の目的は、通常
の１チップメモリデバイスと同じ制御信号のみで特定の
モードに設定でき、特定のモードを持たない１チップメ
モリデバイスと同一のピン配置、ピン数を有する１チッ
プメモリデバイスを得ることにある。本発明の他の目的
は、１チップメモリデバイスの価格で大きな割合を占め
るパッケージの共通化が図れ、低価格な１チップメモリ
デバイスを得ることにある。本発明の更に他の目的は、
特定モードを用いない用途に限定した場合には、通常の
１チップメモリデバイスと置換可能で、システム構成の
自由度を増大することのできる１チップメモリデバイス
を得ることにある。 【０００６】 【課題を解決するための手段】上記の目的を達成するた
め、本発明は、ロウアドレスストローブ信号とカラムア
ドレスストローブ信号とライトイネーブル信号とで制御
されるダイナミックＲＡＭを含む１チップメモリデバイ
スであって、前記ダイナミックＲＡＭに対するリード又
はライト動作を禁止した期間において、ロウアドレスス
トローブ信号の立ち下がりの時点で少なくともライトイ
ネーブル信号が低レベルであることに応答する制御回路
を具備してなり、上記の応答による上記制御回路の出力
により、上記ダイナミックＲＡＭの動作は特定のモード
に設定されることを特徴とする１チップメモリデバイス
にある。本発明の好適な実施態様によれば、上記設定さ
れた特定のモードに従って上記ダイナミックＲＡＭのラ
イト動作が実行される。本発明の好適な実施態様によれ
ば、アドレス端子から供給されるモード設定信号が上記
制御回路の上記出力により制御されるレジスタに格納さ
れることによって、上記ダイナミックＲＡＭの動作は上
記特定のモードに設定される。 【０００７】 【作用】上記のように構成すれば、通常の１チップメモ
リデバイスと同じ制御信号のみで特定のモードに設定で
きるので、特定のモードを持たない１チップメモリデバ
イスと同一のピン配置、ピン数で１チップメモリデバイ
スを実現できる。また、これにより、１チップメモリデ
バイスの価格で大きな割合を占めるパッケージの共通化
が図れ、低価格な１チップメモリデバイスを提供でき
る。更にまた、特定モードを用いない用途に限定した場
合には、通常の１チップメモリデバイスと置換可能とな
り、システム構成の自由度を増大させることができる。 【０００８】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００９】まず、本発明の概念を説明する。 【００１０】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ、演算器、演算機能指
定レジスタ、書き込みマスク回路を一体化したＩＣ（In
tegrated Circuit）を作ることが考えられる。現状のグ
ラフィックディスプレイでは、演算機能として要求され
るものは論理演算が主体であるため、演算器は演算デー
タのビット単位に分割することが可能である。算術演算
を使う場合も桁上げ信号を扱う回路を付加することで、
原則的にはビット単位の分割は可能である。書き込みマ
スク回路４はビット単位の書き込み制御を行う回路であ
るから、ビット単位に分割できることは明らかである。
しかしながら演算機能指定レジスタ３は、演算器１の演
算機能の数で決まるビット長であり、演算データのビッ
ト長（ここでは１６）とは無関係であるため、演算デー
タのビット単位に分割することはできない。したがって
演算機能指定レジスタ３は、分割した単位毎に持つ必要
がある。このように、分割した単位毎に同一の機能のも
のを持つことは無駄であるがＩＣの集積度は年毎に高く
なり、一体化した場合のメモリ素子の数に対する周辺回
路として使われる素子の数の比率は１％にもならないわ
ずかのものであるため問題とはならない。一体化をした
場合に、演算機能指定レジスタ３を分割単位毎に持つこ
とは、以上に示したようにそれほど問題ではないが、図
２に示したフレームバッファをデータのビット単位に分
割することには問題がある。図２のフレームバッファを
使うためには、実際のメモリアクセスを行う前に、演算
機能指定レジスタ３に演算機能データを書き込みマスク
回路４に書き込みマスクデータを設定する必要がある。
図２のフレームバッファでは、どちらのデータも処理装
置からのデータ信号Ｄ１５〜Ｄ０を入力信号としている
ため、ビット単位に分割すると１ビットの信号となって
しまうので、書き込みマスク回路４では問題がないが、
演算機能指定レジスタ３では２種類の演算しか指定でき
なくなってしまう。このように、メモリのビット構成の
違いで演算機能の数が変わることは問題である。本発明
は、演算機能指定をデータバスで行うため、データのビ
ット分割に依存することになり発生しているのに着目
し、データバスと違いビット分割に依存しないアドレス
信号を用いて指定するものである。 【００１１】次に、本発明の一実施例を説明する。図１
は、実施例のフレームバッファ用メモリ回路の構成であ
る。１は演算器、２はメモリ素子、３は演算機能指定レ
ジスタ、４は書き込みマスク回路、Ｄｊはグラフィック
描画用データ処理装置のデータ信号１６ビットの中の１
ビット信号、Ａ２３〜Ａ１はデータ処理装置のアドレス
信号、ＷＥはデータ処理装置のライト制御信号、ＦＳは
演算機能指定レジスタ３及び書き込みマスク回路４に対
するデータセット制御信号、ＤＯｊはメモリ素子２の読
み出しデータ、ＤＩｊは演算器１の演算結果データ、Ｗ
ｊはメモリ素子２に対する書き込み制御信号である。 【００１２】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１３】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１４】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１５】以下、実施例のメモリ回路の動作を説明す
る。実施例では、メモリ回路５は８０００００Ｈ〜８Ｆ
ＦＦＦＦＨ番地に割当てられている。ここでＨは１６進
数であることを示しバイトを単位とする番地である。デ
コード回路７は９０００００Ｈ〜９０００１ＦＨ番地で
セット信号ＦＳを出力する。演算器１の演算機能は図６
に示す１６種である。データ処理装置６が例えば９００
０１４Ｈ番地にＦＯＦＦＨを書き込むと、デコード回路
７はセット信号ＦＳを出力し、演算機能指定レジスタ３
にアドレス信号Ａ４〜Ａ１すなわち０１０１Ｂ（Ｂはビ
ットデータ）をセットする。この結果、演算器１は図６
の演算機能表に示すように、論理和を演算機能として選
択する。また書き込みマスク回路４では、書き込みマス
クデータ格納レジスタ４１にデータ処理装置６からのデ
ータ０Ｆ００Ｈの１６ビットのデータの中の１ビットを
セットする。セットされる１ビットは、メモリ素子のビ
ット位置と同一の位置である。この結果、書き込みマス
クデータとしてＦ０ＦＦＨがセットされたことになる。 【００１６】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、第３図に示すようにマスクデータが０のビットはゲ
ート４２がＯＮとなり、１のビットはゲート４２がＯＦ
Ｆとなるため、Ｄ１１〜Ｄ８の４ビットのみが実際のラ
イト動作を実行し、残りの１２ビットではライト動作は
起こらない。この結果、８０００００Ｈ番地のデータは
０７１２Ｈになる。 【００１７】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマスクデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成のDynamic ＲＡＭでは１ピンは使用していないものも
あるため、この空ピンにＦＳを使うことが可能である。 【００１８】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、Dynamic
ＲＡＭの通常シーケンスではでてこない、ＲＡＳ信号の
立下がりとＷＥ信号でセット信号を作ることが可能であ
る。 【００１９】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。 【００２０】また実施例では、演算機能の指定と書き込
みマスクの指定を同時に行っているが、別々に指定する
ようにしてもよいことも明らかである。 【００２１】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２２】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２３】 【発明の効果】ダイナミックＲＡＭの動作の主体は、デ
ータの読み書き保持である。以上の説明から明らかなよ
うに、本発明によれば、通常の１チップメモリデバイス
と同じ制御信号のみで特定のモードに設定できるので、
特定のモードを持たない１チップメモリデバイスと同一
のピン配置、ピン数で１チップメモリデバイスを実現で
きる。これにより、１チップメモリデバイスの価格で大
きな割合を占めるパッケージの共通化が図れ、低価格な
１チップメモリデバイスを提供できる。また、特定モー
ドを用いない用途に限定した場合には、通常の１チップ
メモリデバイスと置換可能となり、システム構成の自由
度を増大させることができる。ＪＰ３
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロ
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素
子、３…演算機能指定レジスタ、４…書き込みマスク回
路、Ｄ１５〜Ｄ０…入力データ、Ａ２３〜Ａ１…アドレ
ス信号、ＷＥ…書き込み制御信号、ＦＳ…セット信号。
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素
子、３…演算機能指定レジスタ、４…書き込みマスク回
路、Ｄ１５〜Ｄ０…入力データ、Ａ２３〜Ａ１…アドレ
ス信号、ＷＥ…書き込み制御信号、ＦＳ…セット信号。
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フロントページの続き
(72)発明者 木村 光一
神奈川県横浜市戸塚区吉田町292番地
株式会社日立製作所 マイクロエレクト
ロニクス機器開発研究所内
(72)発明者 榎本 博道
秦野市堀山下１番地 株式会社日立製作
所神奈川工場内
(56)参考文献 特開 平７−84861（ＪＰ，Ａ)
特開 昭58−196671（ＪＰ，Ａ)
特開 昭60−554（ＪＰ，Ａ)
日経エレクトロニクス、ＮＯ．369
（1985．５．20）、Ｐ．195−219
Claims (1)
- (57)【特許請求の範囲】 １．ロウアドレスストローブ信号とカラムアドレススト
ローブ信号とライトイネーブル信号とで制御されるダイ
ナミックＲＡＭを含む１チップメモリデバイスであっ
て、 前記ダイナミックＲＡＭに対するリード又はライト動作
を禁止した期間において、ロウアドレスストローブ信号
の立ち下がりの時点で少なくともライトイネーブル信号
が低レベルであることに応答する制御回路を具備してな
り、 上記の応答による上記制御回路の出力により、上記ダイ
ナミックＲＡＭの動作は特定のモードに設定されること
を特徴とする１チップメモリデバイス。 ２．上記設定された特定のモードに従って上記ダイナミ
ックＲＡＭのライト動作が実行されることを特徴とする
特許請求の範囲第１項に記載の１チップメモリデバイ
ス。 ３．アドレス端子から供給されるモード設定信号が上記
制御回路の上記出力により制御されるレジスタに格納さ
れることによって、上記ダイナミックＲＡＭの動作は上
記特定のモードに設定されることを特徴とする特許請求
の範囲第１項又は第２項に記載の１チップメモリデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149986A JP2591515B2 (ja) | 1995-06-16 | 1995-06-16 | １チップメモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7149986A JP2591515B2 (ja) | 1995-06-16 | 1995-06-16 | １チップメモリデバイス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60105845A Division JP2735173B2 (ja) | 1984-10-05 | 1985-05-20 | ワンチップメモリデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08129377A JPH08129377A (ja) | 1996-05-21 |
| JP2591515B2 true JP2591515B2 (ja) | 1997-03-19 |
Family
ID=15486975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7149986A Expired - Lifetime JP2591515B2 (ja) | 1995-06-16 | 1995-06-16 | １チップメモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591515B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06185656A (ja) * | 1992-09-25 | 1994-07-08 | Nippon Soken Inc | 回転型流量制御弁 |
-
1995
- 1995-06-16 JP JP7149986A patent/JP2591515B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス、ＮＯ．３６９（１９８５．５．２０）、Ｐ．１９５−２１９ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08129377A (ja) | 1996-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |