JPH10301890A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭの高速ぺージモードを利用したＤＭ
Ａ転送を行うことができ、これにより大量のデータをよ
り高速に転送させる。 【解決手段】 ＤＲＡＭ間のデータ転送をＤＭＡによっ
て行う装置において、転送元メモリから読取ったデータ
を１つのカラム方向及びロー方向のアドレスで指定でき
る１つのデータを複数分一時的に記憶しておく容量を持
つデータバッファ３２と、１サイクルのＤＭＡ転送で転
送するデータ数を設定するデータ数設定レジスタをデー
タ転送回数制御回路２８に設け、データ数設定レジスタ
で設定したデータ数分のデータを転送元メモリのロー方
向のアドレスが同一である複数のカラム方向のアドレス
から連続して読出してデータバッファへ連続して書込
み、データバッファからのデータを転送先メモリのロー
方向のアドレスが同一であるカラム方向の複数アドレス
へ連続して書込んで１サイクルのデータ転送を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ間でデータ
のやり取りを行うダイレクトメモリアクセス（ＤＭＡ）
転送機能を備えたデータ転送装置に関する。

【０００２】

【従来の技術】近年では、書換え可能メモリとしてカラ
ム方向とロー方向の平面的なアドレス空間からなるＤＲ
ＡＭ（ダイナミック・ランダム・アクセス・メモリ）が
記録密度が高く安価な点を評価され、プリンタ等の電子
機器においても幅広く使用されるようになっている。特
に転送するデータ全体の容量が大きい場合には、ＤＲＡ
Ｍが使用されている。

【０００３】従来、このようなＤＲＡＭを用いたメモリ
同士のデータ転送をより高速で行うため、ＣＰＵ（中央
処理装置）やＩ／Ｏプロセッサ等を介さずにデータのや
り取りするＤＭＡ制御によりＤＲＡＭのデータ転送を行
うデータ転送装置が知られている。

【０００４】このデータ転送装置は例えばプリンタ等に
設けられ、図６に示すようにＤＲＡＭで構成された転送
元メモリ１、同様にＤＲＡＭで構成された転送先メモリ
２、これらのメモリ１，２を制御するメモリ制御回路
３、ＤＭＡ回路４を備える。メモリ制御回路３は、各メ
モリ１，２とアドレスバス５で接続している。また、メ
モリ制御回路３からは、制御線６を介してメモリ制御信
号が各メモリ１，２へ供給されるようになっている。さ
らに、各メモリ１，２は、ＤＭＡ回路４の後述するレジ
スタ１６とデータバス７で接続している。

【０００５】上記ＤＭＡ回路４は、その制御部本体を構
成するＤＭＡ制御回路１０、転送元メモリ１のアドレス
を生成する転送元アドレス生成回路１１、転送先メモリ
２のアドレスを生成する転送先アドレス生成回路１２、
データ転送数をカウントするデータ転送回数制御回路１
３、アドレスバスインタフェース（Ｉ／Ｆ）回路１４、
ＤＭＡ転送制御回路１５、レジスタ１６を備える。上記
ＤＭＡ制御回路１０は、このデータ転送装置が設けられ
たプリンタ等の電子機器の制御部本体を構成する図示し
ないＣＰＵ（中央処理装置）とバスライン等で接続して
いる。

【０００６】このようなデータ転送装置において、転送
元メモリ１からデータを取出して、転送先メモリ２へＤ
ＭＡ転送でデータを転送する場合には、ＤＭＡ回路２３
は、図７に示すような制御動作を行うようになってい
る。以下、この制御動作を説明する。

【０００７】先ずＳＴ１にて初期設定を行う。この初期
設定は、プリンタ等の電子機器のＣＰＵ（図示しない）
がＤＭＡ制御回路１０に対して行う。具体的には転送元
メモリ１から取出すデータの転送元アドレス、そのデー
タを書込む転送先メモリ２の転送先アドレス、データ転
送数（転送したいデータの総数であり、１アドレスで指
定できるデータが１ワードである場合はそのワード数）
などの初期設定を行う。このデータ転送数は例えば後述
するデータ転送回数制御回路１３内のレジスタに記憶さ
れる。

【０００８】初期設定が終了し、ＤＭＡを行う準備がす
べて整うと、ＳＴ２にてＤＭＡの起動を許可待ちとな
る。このＤＭＡの起動許可は上記ＣＰＵが行う。すなわ
ち、ＣＰＵは、ＤＭＡの起動を許可してＤＭＡを起動可
能状態にする。このとき、ＳＴ３にてＤＭＡ回路２３内
では、転送要求信号（ＤＲＥＱ）ＳＳ２の発生待ちとな
る。

【０００９】そして、ＤＭＡが起動可能状態になるとＤ
ＭＡ回路４の内部又は外部からの転送要求信号（ＤＲＥ
Ｑ）ＳＳ２に基づいてＤＭＡが起動し、ＳＴ４にて転送
データの読出しが行われる。以下、このときのデータ転
送装置の動作を説明する。

【００１０】まず、始めにＤＭＡ転送制御回路１５から
のアドレス選択信号ＳＳ３により転送元アドレス生成回
路１１で生成された転送元アドレスがアドレスバスＩ／
Ｆ回路１４で選択出力される。すると、メモリ制御回路
３は、選択出力された転送元アドレスを転送元メモリ１
のメモリ用アドレスに変換するとともに、転送元メモリ
１に対するチップセレクト信号やデータリード信号など
のメモリ制御信号を生成する。ここでは転送元メモリ１
をＤＲＡＭで構成しているため、メモリ制御回路３はメ
モリ用アドレスとしてＲＡＳ（ロー・アドレス・ストロ
ーブ）アドレス及びＣＡＳ（カラム・アドレス・ストロ
ーブ）アドレスを生成してアドレスバス５へ出力すると
ともに、メモリ制御信号としてＲＡＳ信号、ＣＡＳ信号
を生成し、転送元メモリ１へ供給する。

【００１１】これにより、転送元メモリ１の該当メモリ
用アドレスのデータがデータバス７上へ出力される。こ
のデータは、ＤＭＡ回路４内のレジスタ１６にＤＭＡ転
送制御回路１５からのリードライト制御信号ＳＳ４によ
り格納される。こうして、１つの転送データ（１ワード
分）が読出される。

【００１２】次に、ＳＴ５にて転送データの書込みが行
われる。以下、このときのデータ転送装置の動作を説明
する。ＤＭＡ転送制御回路１５からのアドレス選択信号
ＳＳ３により転送先アドレス生成回路１２で生成された
転送先アドレスがアドレスバスＩ／Ｆ回路１４で選択出
力される。すると、メモリ制御回路３は、選択出力され
た転送先アドレスを転送先メモリ２のメモリ用アドレス
に変換する。ここでは転送先メモリ２をＤＲＡＭで構成
しているため、メモリ制御回路３はメモリ用アドレスと
してＲＡＳアドレス及びＣＡＳアドレスを生成してアド
レスバス５へ出力する。

【００１３】転送先メモリ２のメモリ用アドレスが出力
されると、ＤＭＡ転送制御回路１５からのレジスタ１６
へのリードライト制御信号ＳＳ４によりレジスタ１６に
格納されていたデータをデータバス７に出力する。そし
て、レジスタ１６からの出力データが確定すると、ＤＭ
Ａ転送制御回路１５よりデータ転送信号（ＤＡＣＫ）Ｓ
Ｓ５を出力する。

【００１４】メモリ制御回路３は、ＤＭＡ転送制御回路
１５からのデータ転送信号（ＤＡＣＫ）ＳＳ５を受ける
と、転送先メモリ２にデータバス７上のデータを書込む
ためのＲＡＳ信号、ＣＡＳ信号等のメモリ制御信号を生
成し、レジスタ１６からのデータバス７上の転送データ
の出力に合わせて転送先メモリ２に転送データを書込
む。

【００１５】データ転送回数制御回路１３は、ＳＴ５に
てＤＭＡ転送制御回路１５からのデータ転送信号（ＤＡ
ＣＫ）ＳＳ５を受けると、データ転送数をインクリメン
トし、ＳＴ６にてカウントしたデータ転送数と予め設定
したデータ転送数（設定数）とを比較する。その結果、
カウントしたデータ転送数が予め設定したデータ転送数
になっていると判断した場合は、データ転送回数制御回
路１３は、ＤＭＡ転送制御回路１５及びＤＭＡ制御回路
１０に対してＤＭＡ転送終了信号ＳＳ６を出力し、ＤＭ
Ａによるデータ転送を終了する。

【００１６】これに対して、ＳＴ７にてカウントしたデ
ータ転送数が予め設定したデータ転送数になっていと判
断した場合は、ＳＴ８にてデータ転送回数制御回路１３
は転送元アドレス生成回路１１および転送先アドレス生
成回路１２に対してアドレス更新信号ＳＳ７を出力す
る。すると、転送元アドレス生成回路１１、転送先アド
レス生成回路１２はそれぞれＤＭＡ制御回路１０からの
ＤＭＡ制御信号ＳＳ１により、設定されたルールに従い
転送元アドレス、転送先アドレスを更新する。こうし
て、カウントしたデータ転送数が予め設定したデータ転
送数になるまで、上述したＳＴ３〜ＳＴ８の処理を繰返
す。

【００１７】次に、上述したようなデータ転送装置で転
送元メモリ１からデータを取出して転送先メモリ２へＤ
ＭＡ転送でデータを転送する処理における各ブロックの
動作タイミングの１例を、所定のクロックで同期させて
動作した場合について図８を参照して説明する。

【００１８】先ず、転送要求信号（ＤＲＥＱ）がＨレベ
ルからＬレベルに変化するとＤＭＡが起動する。ＤＭＡ
が起動してから最初のクロックの立上がり（Ｔ０）で転
送元メモリ１のＲＡＳアドレス［ＲＡ（ｎ）］がアドレ
スバス５へ出力される。この転送元メモリ１のＲＡＳア
ドレス［ＲＡ（ｎ）］は、次のクロック（Ｔ１）で転送
元メモリ１のＲＡＳ信号をＨレベルからＬレベルにする
ことにより転送元メモリ１に取込まれる。

【００１９】次のクロック（Ｔ２）で転送元メモリ１の
ＣＡＳアドレス［ＣＡ（ｓ）］がアドレスバス５へ出力
される。転送元メモリ１のＣＡＳアドレス［ＣＡ
（ｓ）］は次のクロック（Ｔ３）で転送元メモリ１のＣ
ＡＳ信号をＨレベルからＬレベルにすることにより取込
まれる。転送元メモリ１のＣＡＳ信号がＬレベルになる
と転送元メモリ１よりデータバス７へデータ［Ｄａ］が
出力される。

【００２０】次のクロック（Ｔ４）で転送元メモリ１か
らのデータ［Ｄａ］をレジスタ１６に格納し、同時に転
送元メモリ１のＲＡＳ信号及びＣＡＳ信号をＬレベルか
らＨレベルにする。また、転送先メモリ２のＲＡＳアド
レス［ＲＡ（ｍ）］を出力する。次のクロック（Ｔ５）
で転送先メモリ２のＲＡＳアドレス［ＲＡ（ｍ）］を転
送先メモリ２のＲＡＳ信号をＨレベルからＬレベルにす
ることにより転送先メモリ２へ取込む。次のクロック
（Ｔ６）で転送メモリ２のＣＡＳアドレス［ＣＡ
（ｄ）］を出力する。これと同時に、転送先メモリ２の
ライトイネーブル信号をＨレベルからＬレベルにするこ
とによって転送先メモリ２が書込み可能な状態にし、レ
ジスタ１６からデータ［Ｄａ］をデータバス７上へ出力
する。

【００２１】次のクロック（Ｔ７）でＤＭＡ転送制御回
路１５からのデータ転送信号（ＤＡＣＫ）をＨレベルか
らＬレベルにする。転送先メモリ２のＣＡＳ信号をＨレ
ベルからＬレベルにし、転送先メモリ２へレジスタ１６
からのデータバス７上のデータ［Ｄａ］を格納する。

【００２２】次のクロック（Ｔ８）でＤＭＡ転送制御回
路１５からのデータ転送信号（ＤＡＣＫ）ＳＳ５をＬレ
ベルからＨレベルにする。また、データ転送回数制御回
路１３にてデータ転送数をカウントし、予め設定したデ
ータ転送数とカウントしたデータ転送数を比較する。転
送先メモリ２のＲＡＳ信号、ＣＡＳ信号及びライトイネ
ーブル信号をＬレベルからＨレベルにし、１サイクルの
データ転送が終了する。こうして、１ワード分のデータ
が転送できる。以下、このようなデータ転送がデータ転
送回数制御回路１３でカウントしたデータ転送数が予め
設定したデータ転送数になるまで繰返し行われる。

【００２３】また、転送元メモリ１に一方向の直線的な
アドレス空間からなるメモリ、例えばスタティックＲＡ
Ｍを使用するとともに、転送先メモリ２にＤＲＡＭを使
用した場合は、図９に示すように転送元メモリ１のスタ
ティックＲＡＭのアドレスＳＡ（Ｓ）から転送データを
取出してレジスタ１６に記憶し、レジスタ１６からの転
送データを転送先メモリ２のＤＲＡＭのアドレス［ＲＡ
（ｍ）］［ＣＡ（ｄ）］へ記憶することにより１サイク
ルのデータ転送を行う。

【００２４】

【発明が解決しようとする課題】近年では、大量のデー
タをメモリ間でより高速に転送できるデータ転送装置が
要求されているが、上述したようなデータ転送装置のよ
うに、ＤＲＡＭを使用しさらにそのデータ転送をＤＭＡ
によって行っても、ある程度限界がある。

【００２５】上述したようなデータ転送装置で、大量の
データをメモリ間でより高速で転送できるようにしよう
とすれば、クロックの周波数をあげて全体のスピードを
上げていけばよいとも考えられる。

【００２６】しかしながら、このようにするためには、
同じ種類のメモリでもメモリのアクセスタイムがより速
いＳＲＡＭなどをＤＲＡＭの代わりに使用しなければな
らず、これでは、却ってコスト高となってしまい適切で
ない。また、クロックの周波数をあげると、放射雑音や
クロストークノイズなどの技術的問題が新たに発生して
くるため、これを防止する部品を追加して設けなければ
ならず、さらに部品点数が増え、コストを高くする要因
になってしまう。従って、ＤＲＡＭを使用したまま、大
量のデータをそのメモリ間でより高速に転送できるデー
タ転送装置が強く要望されていた。

【００２７】また、ＤＲＡＭの中には、データのアクセ
ススピードを高速化するため、例えば１つＲＡＳアドレ
スに対して複数のＣＡＳアドレスのデータ、すなわち複
数のデータ（例えば数ワード分のデータ）を一度に読書
きすることができる高速ぺージモードを利用できるもの
がある。これをＤＭＡ転送を行う場合にも利用できれば
ＤＲＡＭを使用したデータ転送装置でも大量のデータを
より高速に転送することができると考えられる。

【００２８】しかしながら、上述したような従来のデー
タ転送装置では、転送元メモリ１から取出したデータを
一旦レジスタ１６に格納するため、高速ぺージモードで
複数のＣＡＳアドレスのデータを転送元メモリ１から読
出せたとしても、そのデータをレジスタ１６に記憶する
場合にレジスタ１６の内容が次々と書換えられてしまっ
て溜めておくことができなかったため、転送先メモリ２
には一度に１つのデータしか記憶できない。このため、
従来のＤＭＡ転送を行うメモリ制御回路ではＤＲＡＭの
高速ぺージモードを利用することができないという問題
があった。

【００２９】そこで、本発明は、カラム方向とロー方向
の平面的なアドレス空間からなるメモリにおける高速ぺ
ージモードを利用したＤＭＡ転送を行うことができ、こ
れにより大量のデータをより高速に転送することができ
るデータ転送装置を提供しようとするものである。

【００３０】

【課題を解決するための手段】請求項１の本発明は、デ
ータの転送元メモリ及び転送先メモリをともにカラム方
向とロー方向の平面的なアドレス空間からなるメモリで
構成した場合のそのメモリ同士間のデータ転送をダイレ
クトメモリアクセスで行うデータ転送装置において、転
送元メモリから読取ったデータを１つのカラム方向及び
ロー方向のアドレスで指定できる１つのデータを複数分
一時的に記憶しておく容量を持つデータバッファと、１
サイクルのＤＭＡ転送で転送するデータ数を設定するデ
ータ数設定手段を設け、データ数設定手段で設定したデ
ータ数分のデータを転送元メモリのロー方向のアドレス
が同一である複数のカラム方向のアドレスから連続して
読出すとともにそれらのデータをデータバッファへ連続
して書込み、そのデータバッファからのデータを転送先
メモリのロー方向のアドレスが同一であるカラム方向の
複数アドレスへ連続して書込むことにより１サイクルの
データ転送を行うものである。

【００３１】請求項２の本発明は、転送元メモリをカラ
ム方向とロー方向の平面的なアドレス空間からなるメモ
リで構成するとともに、転送先メモリを一方向の直線的
なアドレス空間からなるメモリで構成し、データバッフ
ァからのデータは１つのアドレスごとに転送先メモリへ
書込む請求項１記載のデータ転送装置である。

【００３２】請求項３の本発明は、転送先メモリをカラ
ム方向とロー方向の平面的なアドレス空間からなるメモ
リで構成するとともに、転送元メモリを一方向の直線的
なアドレス空間からなるメモリで構成し、転送元メモリ
からのデータは、データ数設定手段で設定したデータ数
分を１つのアドレスごとにデータバッファへ書込む請求
項１記載のデータ転送装置である。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図５を参照して説明する。図１は、本実施の形態にお
けるデータ転送装置の回路構成を示すブロック図で、２
１はＤＲＡＭで構成された転送元メモリ、２２はＤＲＡ
Ｍで構成された転送先メモリ、２３はＤＭＡ回路であ
る。このＤＭＡ回路２３はその制御部本体を構成するＤ
ＭＡ制御回路２５、転送元メモリ２１のアドレスを生成
する転送元アドレス生成回路２６、転送先メモリ２２の
アドレスを生成する転送先アドレス生成回路２７、デー
タ転送数をカウントするデータ転送回数制御回路２８、
アドレスバスインタフェース（Ｉ／Ｆ）回路２９、ＤＭ
Ａ転送制御回路３０、メモリ制御回路３１、データバッ
ファ３２を備える。このデータバッファ３２としては、
１回に転送するデータ数分の容量を持つものを使用すれ
ばよいが、ここでは例えば２ワード分のデータを記憶で
きる容量を持つものを使用する。

【００３４】上記ＤＭＡ制御回路３０は、この本実施の
形態にかかるデータ転送装置が設けられたプリンタ等の
電子機器の制御部本体を構成する図示しないＣＰＵ（中
央処理装置）とバスライン等で接続している。また、メ
モリ制御回路３１は転送元メモリ２１及び転送先メモリ
２２とアドレスバス３３及び制御線３４を介して接続し
ており、データバッファ３２は転送元メモリ２１及び転
送先メモリ２２とデータバス３５を介して接続してい
る。さらに、上記ＤＭＡ制御回路２５は、ＤＭＡ制御信
号Ｓ１及び転送要求信号Ｓ２を出力する。このＤＭＡ制
御信号Ｓ１は、転送元アドレス生成回路１１、転送先ア
ドレス生成回路１２、データ転送回数制御回路１３、及
びＤＭＡ転送制御回路１５へ供給されるようになってお
り、転送要求信号Ｓ２はＤＭＡ転送制御回路１５へ供給
されるようになっている。

【００３５】また、ＤＭＡ制御回路２５は、ＤＭＡ転送
制御回路３０からデータ転送信号Ｓ５を受け、データ転
送回数制御回路２８から転送終了信号Ｓ６を受けるよう
になっている。ＤＭＡ制御回路２５は、ＤＭＡ転送制御
回路３０からデータ転送信号Ｓ５を受けると、データ転
送回数制御回路２８から転送終了信号Ｓ６を受けなけれ
ば、ＤＭＡ制御信号Ｓ１を出力して次のデータ転送を行
う。また、データ転送回数制御回路２８から転送終了信
号Ｓ６を受けるとＤＭＡによるデータ転送制御を終了す
る。

【００３６】上記転送元アドレス生成回路２６は、ＤＭ
Ａ制御回路２５からＤＭＡ制御信号Ｓ１を受けると、転
送元アドレスを生成してアドレスバスＩ／Ｆ回路２９へ
出力するようになっている。また、転送元アドレス生成
回路２６は、データ転送回数制御回路２８からアドレス
更新信号Ｓ７を受けると、ＤＭＡ制御回路１０からのＤ
ＭＡ制御信号Ｓ１により設定されたルールに従い転送元
アドレスを更新してアドレスバスＩ／Ｆ回路２９へ出力
するようになっている。

【００３７】上記転送先アドレス生成回路２７は、ＤＭ
Ａ制御回路２５からＤＭＡ制御信号Ｓ１を受けると、転
送先アドレスを生成してアドレスバスＩ／Ｆ回路２９へ
出力するようになっている。また、転送先アドレス生成
回路２７は、データ転送回数制御回路２８からアドレス
更新信号Ｓ７を受けると、ＤＭＡ制御回路１０からのＤ
ＭＡ制御信号Ｓ１により設定されたルールに従い転送先
アドレスを更新してアドレスバスＩ／Ｆ回路２９へ出力
するようになっている。

【００３８】上記ＤＭＡ転送制御回路３０は、データ転
送信号Ｓ５をデータ転送回数制御回路２８及びメモリ制
御回路３１へ出力するようになっており、データバッフ
ァ３２のデータの読書きを行うためのリードライト制御
信号Ｓ４をデータバッファ３２に出力するようになって
いる。さらに、ＤＭＡ転送制御回路３０は、アドレス選
択信号Ｓ３をアドレスバスＩ／Ｆ回路２９へ出力するよ
うになっている。

【００３９】また、ＤＭＡ転送制御回路３０は、ＤＭＡ
制御回路２５からはＤＭＡ制御信号Ｓ１及び転送要求信
号Ｓ２を受けるようになっており、データ転送回数制御
回路２８からはＤＭＡ転送終了信号Ｓ６を受けるように
なっている。

【００４０】アドレスバスＩ／Ｆ回路２９は、ＤＭＡ転
送制御回路３０からのアドレス選択信号Ｓ３に基づいて
転送元アドレス生成回路２６からの転送元アドレス及び
転送先アドレス生成回路２７からの転送先アドレスのい
ずれか一方を選択してメモリ制御回路３１へ出力するよ
うになっている。

【００４１】メモリ制御回路３１は、アドレスバスＩ／
Ｆ回路２９からの転送元アドレス又は転送先アドレスを
メモリ用アドレスに変換してアドレスバス３３へ出力す
るとともに、チップセレクト信号、データリード信号な
どのメモリ制御信号を生成する。ここでは、転送元メモ
リ１及び転送先メモリ２ともにＤＲＡＭで構成している
ため、このメモリ制御回路３１は、これらのメモリ１、
２に対するＲＡＳ信号、ＣＡＳ信号、ＲＡＳ／ＣＡＳの
アドレス等のメモリ制御信号を生成し制御線３４を介し
て転送先メモリ２へ出力する。メモリ制御回路３１は、
ＤＭＡ転送制御回路３０からのデータ転送信号Ｓ５を受
けると、上記メモリ制御信号を制御線３４を介してメモ
リ１又は２へ出力するようになっている。

【００４２】なお、メモリ内容を保持するためのリフレ
ッシュ信号もメモリ制御回路３１からメモリ１、２へ供
給されるようになっている。このリフレッシュ信号につ
いてはメモリ制御回路３１以外から供給されるようにし
てもよい。

【００４３】上記データ転送回数制御回路２８は、ＤＭ
Ａ転送制御回路３０からのデータ転送信号Ｓ５を受ける
とデータ転送数のカウント数をインクリメントするとと
もに、カウントされたデータ転送数と予め設定されたデ
ータ転送数とを比較して、カウントされたデータ転送数
が予め設定されたデータ転送数よりも小さい場合は転送
元アドレス生成回路２６及び転送先アドレス生成回路２
７へアドレス更新信号Ｓ７を出力し、カウントされたデ
ータ転送数が予め設定されたデータ転送数に達した場合
はＤＭＡ転送制御回路３０及びＤＭＡ制御回路２５へＤ
ＭＡ転送終了信号Ｓ６を出力するようになっている。

【００４４】このようなデータ転送装置において、転送
元メモリ１からデータを取出して、転送先メモリ２へＤ
ＭＡ転送でデータを転送する場合には、ＤＭＡ回路２３
は、図２に示すような制御動作を行うようになってい
る。以下、この制御動作を図３に示す動作タイミング図
を参照しながら説明する。

【００４５】先ずＳＴ１１にて初期設定を行う。この初
期設定は、データ転送装置が設けられたプリンタ等の装
置本体の制御部を構成するＣＰＵ（図示しない）がＤＭ
Ａ制御回路２５に対して行う。具体的には転送元メモリ
２１から取出すデータの転送元アドレス、そのデータを
書込む転送先メモリ２２の転送先アドレス、データ転送
数（転送したいデータの総数であり、１アドレスで指定
できるデータが１ワードである場合はそのワード数）、
転送データの読出し回数（１サイクルのデータ転送で転
送元メモリ２１から読出すデータ数であり、ここでは２
ワードを設定しておく）、転送データの書込み回数（１
サイクルのデータ転送で転送先メモリ２２へ書込むデー
タ数であり、ここでは２ワードを設定しておく）などの
初期設定を行う。これらデータ転送数、読出し回数、書
込み回数は例えば後述するデータ転送回数制御回路２８
内のデータ転送数レジスタ、読出し回数レジスタ、書込
み回数レジスタにそれぞれ記憶される。

【００４６】初期設定が終了し、ＤＭＡを行う準備がす
べて整うと、ＳＴ１２にてＤＭＡの起動を許可待ちとな
る。このＤＭＡの起動許可は上記ＣＰＵが行う。すなわ
ち、ＣＰＵは、ＤＭＡの起動を許可してＤＭＡを起動可
能状態にする。このとき、ＳＴ１３にてＤＭＡ回路２３
内では、転送要求信号（ＤＲＥＱ）Ｓ２の発生待ちとな
る。

【００４７】そして、ＤＭＡが起動可能状態になるとＤ
ＭＡ制御回路２５からの転送要求信号（ＤＲＥＱ）Ｓ２
がＨレベルからＬレベルに変化してＤＭＡが起動し、Ｓ
Ｔ１４にて転送データの読出しが行われる。すなわち、
ＤＭＡが起動すると、先ず次のクロックの立上がり（Ｔ
０）で、ＤＭＡ転送制御回路３０からのアドレス選択信
号Ｓ３により転送元アドレス生成回路２６で生成された
転送元アドレスがアドレスバスＩ／Ｆ回路２９で選択出
力される。すると、この選択出力された転送元アドレス
はメモリ制御回路３１で転送元メモリ２１のＲＡＳアド
レス［ＲＡ（ｎ）］に変換されてアドレスバス３３へ出
力される。

【００４８】次のクロックの立上がり（Ｔ１）で、メモ
リ制御回路３１は転送元メモリ２１のメモリ制御信号で
あるＲＡＳ信号をＨレベルからＬレベルにする。転送元
メモリ２１のＲＡＳ信号の立下がりで転送元メモリ２１
はＲＡＳアドレス［ＲＡ（ｎ）］をアドレスバス３３か
ら取り込む。

【００４９】次のクロックの立上がり（Ｔ２）で、メモ
リ制御回路３１はアドレスバスＩ／Ｆ回路２９で選択出
力された転送元アドレスを転送元メモリ２１のＣＡＳア
ドレス［ＣＡ（ｓ）］に変換して、このアドレスをアド
レスバス３３へ出力する。

【００５０】次のクロックの立上がり（Ｔ３）で、メモ
リ制御回路３１は転送元メモリ２１のメモリ制御信号で
あるＣＡＳ信号をＨレベルからＬレベルにする。する
と、ＣＡＳ信号の立下がりで転送元メモリ２１はＣＡＳ
アドレス［ＣＡ（ｓ）］をアドレスバス３３から取り込
む。続いて、転送元メモリ２１のＣＡＳ信号がＬレベル
になると転送元メモリ２１からそのアドレス［ＲＡ
（ｎ）］［ＣＡ（ｓ）］の内容である１ワード目のデー
タ［Ｄａ］がデータバス３５上に出力される。

【００５１】次のクロックの立上がり（Ｔ４）で、転送
元メモリ２１からのデータバス３５上のデータ［Ｄａ］
を、ＤＭＡ転送制御回路３０からのバッファ３２のリー
ドライト制御信号Ｓ４によりデータバッファ３２に格納
する。そして、転送元メモリ２１のＣＡＳ信号をＬレベ
ルからＨレベルにする。これにより、転送元メモリ２１
のＣＡＳ信号がＨレベルとなり、転送元メモリ２１から
データバス３５上へのデータ出力が停止する。こうし
て、１ワード分の転送データの読出しが終了する。

【００５２】次に、ＳＴ１５にて転送データの読出し回
数及びデータ転送回数のインクリメントし、ＳＴ１６に
てデータ転送数が予め設定したデータ転送数になったか
否かを判断する。このとき、データ転送数が予め設定し
たデータ転送数になったと判断した場合にはＳＴ２０の
処理に移り、データ転送数が予め設定したデータ転送数
になっていないと判断した場合にはＳＴ１７にて転送デ
ータの読出し回数が予め設定した読出し回数（ここでは
２ワード分の読出し回数である２回）になったか否かを
判断する。そして、転送データの読出し回数が予め設定
した読出し回数になっていないと判断した場合はＳＴ１
９にて転送元アドレスの更新を行ってＳＴ１３の処理に
戻る。また、ＳＴ１７にて転送データの読出し回数が予
め設定した読出し回数になったと判断した場合はＳＴ１
８にて転送元アドレスの更新を行ってＳＴ２０の処理に
移る。

【００５３】これらＳＴ１６〜ＳＴ１９の処理は、具体
的にはデータ転送回数制御回路２８が次のようなタイミ
ングで行う。すなわち、データ転送回数制御回路２８は
ＤＭＡ転送制御回路３０からのデータ転送信号Ｓ５に基
づいてデータの読出し回数とデータの転送数のカウント
数をインクリメントする。

【００５４】そして、カウントしたデータ転送数と予め
設定したデータ転送数とを比較し、カウントしたデータ
転送数が予め設定したデータ転送数になったか否かを判
断する。データ転送回数制御回路２８は、カウントした
データ転送数が予め設定したデータ転送数になっていな
いと判断した場合は、カウントした転送データの読出し
回数と予め設定した読出し回数とを比較し、カウントし
た転送データの読出し回数が予め設定した読出し回数に
なったか否かを判断する。そして、カウントした転送デ
ータの読出し回数が予め設定した読出し回数になってい
ないと判断した場合、すなわち転送データの読出し回数
が１回である場合は、転送元メモリ２１からの転送デー
タの読出しを続けて行う。

【００５５】すなわち、データ転送回数制御回路２８
は、転送元アドレス生成回路２６に対してアドレス更新
信号Ｓ７を出力する。これにより、転送元アドレス生成
回路２６は転送元アドレスを更新する。更新された転送
元アドレスはアドレスバスＩ／Ｆ回路２９で選択出力さ
れる。そして、選択出力されたアドレスはメモリ制御回
路３１で転送元メモリ２１のＣＡＳアドレス［ＣＡ（ｓ
＋１）］に変換されてアドレスバス３３へ出力される。

【００５６】そして、次のクロックの立上がり（Ｔ５）
で、メモリ制御回路３１は転送元メモリ２１のＣＡＳ信
号をＨレベルからＬレベルにする。続いて転送元メモリ
２１のＣＡＳ信号の立下がりで転送元メモリ２１はアド
レスバス３３上のＣＡＳアドレス［ＣＡ（ｓ＋１）］を
取込む。転送元メモリ２１のＣＡＳ信号がＬレベルにな
ると転送元メモリ２１よりそのアドレス［ＲＡ（ｎ）］
［ＣＡ（ｓ＋１）］の内容である２ワード目のデータ
［Ｄｂ］がデータバス３５上に出力される。

【００５７】次のクロックの立上がり（Ｔ６）で、転送
元メモリ２１からのデータバス３５上のデータ［Ｄｂ］
を、ＤＭＡ転送制御回路３０からのバッファ３２のリー
ドライト制御信号Ｓ４によりデータバッファ３２に格納
する。そして、転送元メモリ２１のＣＡＳ信号をＬレベ
ルからＨレベルにする。これにより、転送元メモリ２１
のＣＡＳ信号がＨレベルとなり、転送元メモリ２１から
のデータバス３５へのデータ出力が停止する。こうし
て、データバッファ３２には２ワード分の転送データが
格納される。

【００５８】そして、再度ＳＴ１５〜ＳＴ１９の処理が
行われる。このときＳＴ１６にてカウントした転送デー
タの読出し回数が予め設定した読出し回数になったと判
断した場合、すなわち転送データの読出し回数が２回で
ある場合は、転送元メモリ２１からの転送データの読出
しを終了し、ＳＴ１８にて転送元アドレスを更新してＳ
Ｔ２０にて転送先メモリ２２へ転送データの書き込みを
行う。

【００５９】また、ＳＴ１６にてカウントしたデータ転
送数が予め設定したデータ転送数になっていないと判断
した場合であって、ＳＴ１７にて転送データの読出し回
数が予め設定した読み出し回数（２回）になったと判断
した場合は、データ転送回数制御回路２８は、ＳＴ１８
にて次の転送データの読出しに備えて、転送元アドレス
生成回路２６に対してアドレス更新信号Ｓ７を出力す
る。これにより、転送元アドレス生成回路２６は転送元
アドレスを更新する。

【００６０】続いて、ＳＴ２０にてＤＭＡ転送制御回路
３０からのアドレス選択信号Ｓ３により転送先アドレス
生成回路２７で生成された転送先アドレスがアドレスバ
スＩ／Ｆ回路２９で選択出力される。この選択出力され
た転送先アドレスはメモリ制御回路３１で転送先メモリ
２２のＲＡＳアドレス［ＲＡ（ｍ）］に変換されてアド
レスバス３３へ出力される。

【００６１】そして、次のクロックの立上がり（Ｔ７）
で、メモリ制御回路３１は転送先メモリ２２のメモリ制
御信号であるＲＡＳ信号をＨレベルからＬレベルにす
る。続いて転送先メモリ２２のＲＡＳ信号の立下がりで
転送先メモリ２２はアドレスバス３３上のＲＡＳアドレ
ス［ＲＡ（ｍ）］を取込む。

【００６２】次のクロックの立上がり（Ｔ８）で、メモ
リ制御回路３１はアドレスバスＩ／Ｆ回路２９で選択出
力された転送先アドレスを転送先メモリ２２のＣＡＳア
ドレス［ＣＡ（ｄ）］に変換して、このアドレスをアド
レスバス３３へ出力する。

【００６３】また、メモリ制御回路３１は転送先メモリ
２２のメモリ制御信号であるライトイネーブル信号をＨ
レベルからＬレベルにする。すると、転送先メモリ２２
は書込み可能な状態になる。続いて、ＤＭＡ転送制御回
路３０からのバッファ３２のリードライト制御信号Ｓ４
によりデータバッファ３２からデータバス３５上にデー
タ［Ｄａ］を出力する。

【００６４】次のクロックの立上がり（Ｔ９）で、メモ
リ制御回路３１は転送先メモリ２２のメモリ制御信号で
あるＣＡＳ信号をＨレベルからＬレベルにする。する
と、転送先メモリ２２はデータバッファ３２からデータ
バス３５上に出力されたデータ［Ｄａ］をＣＡＳ信号の
立下がりのタイミングで格納する。こうして、１ワード
目の転送データの書込みが終了する。

【００６５】続いて、ＳＴ２１にて転送データの書込み
回数をインクリメントし、ＳＴ２２にて転送データの書
込み回数が上記読出し回数になったか否かを判断する。
そして、転送データの書込み回数が上記読出し回数にな
っていないと判断した場合はＳＴ２３にて転送先アドレ
スの更新を行ってＳＴ２０の処理に戻る。また、ＳＴ２
２にて転送データの書込み回数が上記読出し回数になっ
たと判断した場合はＳＴ２４にて転送データの読出し回
数及び書込み回数を０にしてＳＴ２５にてカウントした
データ転送数が予め設定したデータ転送数になったか否
かを判断する。そして、データ転送数が予め設定したデ
ータ転送数になっていないと判断した場合はＳＴ２０の
処理に戻り、データ転送数が予め設定したデータ転送数
になったと判断した場合は、このＤＭＡによるデータ転
送処理を終了する。

【００６６】これらＳＴ２１〜ＳＴ２５の処理は、具体
的にはデータ転送回数制御回路２８が次のようなタイミ
ングで行う。すなわち、データ転送回数制御回路２８は
ＤＭＡ転送制御回路３０からのデータ転送信号Ｓ５に基
づいてデータの書込み回数をインクリメントする。

【００６７】そして、カウントした転送データの書込み
回数と上記読出し回数とを比較する。すなわち、この比
較によりデータバッファ３２からのデータのすべてを転
送先メモリ２２へ書込んだか否かを判断する。そして、
カウントした転送データの書込み回数が上記読出し回数
になっていないと判断した場合、すなわち転送データの
書込み回数が１回である場合は、転送先メモリ２２への
転送データの書込みを続けて行う。すなわち、データ転
送回数制御回路２８は、転送先アドレス生成回路２７に
対してアドレス更新信号Ｓ７を出力する。

【００６８】次のクロックの立上がり（Ｔ１０）で、メ
モリ制御回路３１は転送先メモリ２２のＣＡＳ信号をＬ
レベルからＨレベルにする。また、上記アドレス更新信
号Ｓ７の出力により、転送先アドレス生成回路２７は転
送先アドレスを更新する。更新された転送先アドレスは
アドレスバスＩ／Ｆ回路２９で選択出力される。そし
て、選択出力されたアドレスはメモリ制御回路３１で転
送先メモリ２２のＣＡＳアドレス［ＣＡ（ｄ＋１）］に
変換されてアドレスバス３３へ出力される。

【００６９】さらに、ＤＭＡ転送制御回路３０からのデ
ータバッファ３２のリードライト制御信号Ｓ４により、
データバッファ３２からデータバス３５上にデータ［Ｄ
ｂ］が出力される。

【００７０】次のクロックの立上がり（Ｔ１１）で、メ
モリ制御回路３１は転送先メモリ２２のＣＡＳ信号をＨ
レベルからＬレベルにする。すると、転送先メモリ２２
はデータバッファ３２からデータバス３５上に出力され
たデータ［Ｄｂ］をＣＡＳ信号の立下がりのタイミング
で格納する。これにより、２ワード目の転送データの書
込みが終了し、１サイクルのデータ転送が終了する。こ
うして、１サイクルのデータ転送で２ワードのデータを
転送できる。

【００７１】そして、再度ＳＴ２１〜ＳＴ２５の処理が
行われる。このとき、ＳＴ２２にてカウントした転送デ
ータの書込み回数が上記読出し回数になったと判断した
場合、すなわち転送データの書込み回数が２回である場
合は、転送先メモリ２２からの転送データの読出しを終
了し、ＳＴ２４にて転送データの読出し回数及び書込み
回数を０にした後、ＳＴ２５にてカウントしたデータ転
送数と予め設定したデータ転送数を比較して、カウント
したデータ転送数が予め設定したデータ転送数になって
いないと判断した場合は、次のデータの読取りに備え
て、データ転送回数制御回路２８は転送先アドレス生成
回路２７に対してアドレス更新信号Ｓ７を出力する。こ
のとき、ＤＭＡ転送制御回路３０はＤＭＡ制御回路２５
に対してデータ転送信号Ｓ５をＨレベルからＬレベルに
して１サイクル目のＤＭＡ転送が終了したことを伝え
る。

【００７２】次のクロックの立上がり（Ｔ１２）で、メ
モリ制御回路３１はＤＭＡ転送制御回路３０からのデー
タ転送信号Ｓ５に基づいて１サイクル目のＤＭＡ転送が
終了したと判断し、転送先メモリ２２のＣＡＳ信号、Ｒ
ＡＳ信号およびライトイネーブル信号をＬレベルからＨ
レベルにする。これにより、２サイクル目のＤＭＡ転送
が開始される。こうして、データ転送回数制御回路２８
でカウントしたデータ転送数が予め設定したデータ転送
数になるまでＤＭＡ転送のサイクルを繰り返す。

【００７３】そして、ＳＴ１６にてデータ転送回数制御
回路２８でＤＭＡ転送制御回路３０からのデータ転送信
号Ｓ５に基づいてカウントしたデータ転送数が予め設定
したデータ転送数になったと判断した場合は、転送元メ
モリ２１からの転送データの読取りを終了し、ＳＴ２０
にて転送先メモリ２２への転送データの書込みへと移り
移行の処理が実行される。すなわち、ＳＴ１６にてカウ
ントしたデータ転送数が予め設定したデータ転送数にな
ったと判断した場合は、データ転送回数制御回路２８か
ら転送元アドレス生成回路２６に対してアドレス更新信
号Ｓ７が出力されることはない。

【００７４】そして、ＳＴ２５にてデータ転送回数制御
回路２８でカウントしたデータ転送数が予め設定したデ
ータ転送数になったと判断した場合は、データ転送回数
制御回路２８は、転送先アドレス生成回路２７に対して
アドレス更新信号を出力せず、次のクロックで１サイク
ルのＤＭＡ転送が終了する。このとき、メモリ制御回路
３１は転送先メモリ２２のＣＡＳ信号、ＲＡＳ信号およ
びライトイネーブル信号をＬレベルからＨレベルにす
る。また、ＤＭＡ転送制御回路３０はＤＭＡ制御回路２
５に対してデータ転送信号Ｓ５をＬレベルからＨレベル
にする。さらに、データ転送回数制御回路２８は、ＤＭ
Ａ転送終了信号Ｓ６をＤＭＡ転送制御回路３０及びＤＭ
Ａ制御回路２５に出力する。こうして、全てのＤＭＡ転
送が終了する。

【００７５】このように、本実施の形態においては、Ｄ
ＭＡ回路２３において転送元メモリ２１から読出した転
送データを一時的に格納しておくものとして、従来設け
られていた示すレジスタ１６の代わりにデータバッファ
２５を設けたため、１サイクルのＤＭＡ転送で転送元メ
モリ２１から複数の転送データ（複数のワード）を転送
元メモリ２１から読出し転送先メモリ２２へ書込むこと
ができる。これにより、ＤＲＡＭの高速ぺージモードを
利用することができるようになるため、メモリとしてＤ
ＲＡＭを使用したまま、大量のデータをより高速に転送
することができる。このため、クロック周波数を上げて
転送スピードを速くしたり、アクセスタイムの速い高価
なメモリを使用する必要がなくなる。

【００７６】転送元メモリ２１のＤＲＡＭから転送先メ
モリ２２のＤＲＡＭへ１ワード単位でデータを転送する
場合、従来では１サイクルのデータ転送あたりＴ１〜Ｔ
８までの８クロック分の時間が必要であるため、データ
転送にかかる総時間は少なくとも８×（データ転送数
（ワード数））クロック分必要であったが、本発明によ
れば１サイクルのデータ転送あたり４＋４×（１回のデ
ータ転送数（ワード数））クロック分の時間で転送でき
ることになる。

【００７７】例えば、本実施の形態のように、１回のデ
ータ転送数が２ワードの場合、従来では８×２＝１６ク
ロックの時間が必要であったが、本発明によれば１回の
データ転送数が２ワードの場合は４＋４×２＝１２クロ
ックの時間で済むことになり、従来の場合に対して３／
４の時間でデータ転送が可能となる。

【００７８】なお、本実施の形態においては、１サイク
ルのＤＭＡ転送で２ワード分のデータを転送するものに
ついて述べたが、必ずしもこれに限定されるものではな
く、１サイクルのＤＭＡ転送で３ワード以上のデータを
転送するものであってもよい。具体的には、データバッ
ファ３２の容量を増やすとともに、データ転送回数制御
回路の転送データの読出し回数を１サイクルのＤＭＡ転
送で転送したいワード数を設定すればよい。例えば、４
ワードのデータを転送する場合のＤＭＡ回路２３の動作
タイミングは図４に示すようになる。これにより、メモ
リとしてＤＲＡＭを使用したまま、大量のデータをより
一層高速に転送することができる。

【００７９】この場合は１回のデータ転送数が４ワード
であるため、従来では８×４＝３２クロックの時間が必
要であったが、本発明によれば４＋４×４＝２０クロッ
クの時間で済むことになり、従来の場合に対して５／８
の時間に短縮することができる。

【００８０】また、本実施の形態においては、転送元メ
モリ２１及び転送先メモリ２２をともにＤＲＡＭで構成
した場合について述べたが、必ずしもこれに限定される
ものではなく、転送元メモリ２１及び転送先メモリ２２
のいずれか一方のみにＤＲＡＭを使用し、他方に直線的
なアドレス空間からなるメモリ、例えばスタティックＲ
ＡＭを使用した場合であってもよい。

【００８１】例えば、転送元メモリ２１がスタティック
ＲＡＭであれば、１サイクルで転送先メモリ２２のＤＲ
ＡＭへ転送する転送データ数分だけ転送元メモリ２１か
ら連続的に取出してこれをデータバッファ３２に記憶す
るようにしてもよい。また、転送先メモリ２２がスタテ
ィックＲＡＭであれば、転送元メモリ２１のＤＲＡＭか
ら読出してデータバッファ３２に記憶した転送データ数
分だけ転送先メモリ２２へ連続的に記憶するようにして
もよい。このようにしても、従来よりデータ転送時間を
速くすることができる。

【００８２】転送元メモリ２１にスタティックＲＡＭを
使用するとともに、転送先メモリ２２にＤＲＡＭを使用
した場合のＤＭＡ回路２３の動作タイミングの１例を図
５に示す。例えば、転送元メモリ２１のスタティックＲ
ＡＭから転送先メモリ２２のＤＲＡＭへ１ワード単位で
データ転送する場合、従来では１サイクルのデータ転送
あたりＴ１〜Ｔ７までの７クロック分の時間が必要であ
るため、データ転送にかかる総時間は少なくとも７×
（総転送数）クロック分必要であったが、本発明によれ
ば１サイクルのデータ転送あたり３×（１回のデータ転
送数（ワード数））＋２＋２×（１回のデータ転送数
（ワード数））クロック分の時間で転送できることにな
る。

【００８３】具体的には、１回のデータ転送数が２ワー
ドの場合、従来では７×２＝１４クロックの時間が必要
であったが、本発明によれば１回のデータ転送数が２ワ
ードの場合は３×２＋２＋２×２＝１２クロックの時間
で済むことになり、従来の場合に対して６／７の時間で
データ転送が可能となる。

【００８４】

【発明の効果】以上詳述したように本発明によれば、カ
ラム方向とロー方向の平面的なアドレス空間からなるメ
モリにおける高速ぺージモードを利用したＤＭＡ転送を
行うことができ、これにより大量のデータをより高速に
転送することができるデータ転送装置を提供できるもの
である。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるデータ転送装置の
回路構成を示すブロック図。

【図２】図１に示すＤＭＡ回路の制御動作を示す流れ
図。

【図３】本実施の形態においてＤＲＡＭ間で１サイクル
あたり２ワードのデータを転送する回路の動作タイミン
グを示す図。

【図４】本実施の形態においてＤＲＡＭ間で１サイクル
あたり４ワードのデータを転送する回路の動作タイミン
グを示す図。

【図５】本実施の形態において転送元メモリであるＤＲ
ＡＭから転送先メモリであるスタティックＲＡＭへ１サ
イクルあたり２ワードのデータを転送する回路の動作タ
イミングを示す図。

【図６】従来のデータ転送装置の回路構成を示すブロッ
ク図。

【図７】図１に示すＤＭＡ回路の制御動作を示す流れ
図。

【図８】従来のデータ転送装置においてＤＲＡＭ間でデ
ータを転送する回路の動作タイミングを示す図。

【図９】従来のデータ転送装置において転送元メモリで
あるＤＲＡＭから転送先メモリであるスタティックＲＡ
Ｍへデータを転送する回路の動作タイミングを示す図。

【符号の説明】

２１…転送元メモリ ２２…転送先メモリ ２３…ＤＭＡ回路 ２８…データ転送回数制御回路（データ数設定手段） ３０…ＤＭＡ転送制御回路 ３２…データバッファ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データの転送元メモリ及び転送先メモリ
   をともにカラム方向とロー方向の平面的なアドレス空間
   からなるメモリで構成した場合のそのメモリ同士間のデ
   ータ転送をダイレクトメモリアクセスで行うデータ転送
   装置において、前記転送元メモリから読取ったデータを
   １つのカラム方向及びロー方向のアドレスで指定できる
   １つのデータを複数分一時的に記憶しておく容量を持つ
   データバッファと、１サイクルのＤＭＡ転送で転送する
   データ数を設定するデータ数設定手段を設け、 前記データ数設定手段で設定したデータ数分のデータを
   前記転送元メモリのロー方向のアドレスが同一である複
   数のカラム方向のアドレスから連続して読出すとともに
   それらのデータを前記データバッファへ連続して書込
   み、そのデータバッファからのデータを前記転送先メモ
   リのロー方向のアドレスが同一であるカラム方向の複数
   アドレスへ連続して書込むことにより１サイクルのデー
   タ転送を行うことを特徴とするデータ転送装置。
2. 【請求項２】 前記転送元メモリをカラム方向とロー方
   向の平面的なアドレス空間からなるメモリで構成すると
   ともに、前記転送先メモリを一方向の直線的なアドレス
   空間からなるメモリで構成し、前記データバッファから
   のデータは１つのアドレスごとに転送先メモリへ書込む
   ことを特徴とする請求項１記載のデータ転送装置。
3. 【請求項３】 前記転送先メモリをカラム方向とロー方
   向の平面的なアドレス空間からなるメモリで構成すると
   ともに、前記転送元メモリを一方向の直線的なアドレス
   空間からなるメモリで構成し、前記転送元メモリからの
   データは、前記データ数設定手段で設定したデータ数分
   を１つのアドレスごとに前記データバッファへ書込むこ
   とを特徴とする請求項１記載のデータ転送装置。