JPH0784861A - 記憶回路及び１チップメモリデバイス - Google Patents
記憶回路及び１チップメモリデバイスInfo
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- JPH0784861A JPH0784861A JP6185656A JP18565694A JPH0784861A JP H0784861 A JPH0784861 A JP H0784861A JP 6185656 A JP6185656 A JP 6185656A JP 18565694 A JP18565694 A JP 18565694A JP H0784861 A JPH0784861 A JP H0784861A
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Abstract
(57)【要約】 （修正有）
【目的】ライト／リード動作を抑止して動作モードを設
定する特殊なタイミング信号を作る。 【構成】メモリ素子２に対するアドレス信号Ａ23〜Ａ1
および動作モード選択信号Ａ4〜Ａ1を入力するアドレス
入力端子と、少なくともライトイネーブル信号ＷＥとロ
スアドレス選択信号とからなる制御信号を入力する制御
信号入力端子と、アドレス入力端子から入力される動作
モード選択信号を格納して動作モードを設定する動作モ
ード選択信号格納手段３と、制御信号入力端子から入力
される制御信号においてライトイネーブル信号ＷＥがイ
ネーブルになった後ロウアドレス選択信号が入力された
際、データ端子から入力させるデータＤj についてのメ
モリ素子へのライト動作およびメモリ素子からのデータ
のリード動作を抑止して動作モード選択信号格納手段３
に動作モードを設定する制御手段とを備える。
定する特殊なタイミング信号を作る。 【構成】メモリ素子２に対するアドレス信号Ａ23〜Ａ1
および動作モード選択信号Ａ4〜Ａ1を入力するアドレス
入力端子と、少なくともライトイネーブル信号ＷＥとロ
スアドレス選択信号とからなる制御信号を入力する制御
信号入力端子と、アドレス入力端子から入力される動作
モード選択信号を格納して動作モードを設定する動作モ
ード選択信号格納手段３と、制御信号入力端子から入力
される制御信号においてライトイネーブル信号ＷＥがイ
ネーブルになった後ロウアドレス選択信号が入力された
際、データ端子から入力させるデータＤj についてのメ
モリ素子へのライト動作およびメモリ素子からのデータ
のリード動作を抑止して動作モード選択信号格納手段３
に動作モードを設定する制御手段とを備える。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速動作に好適なメモ
リ素子を用いた記憶回路及び１チップメモリデバイスに
関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この課
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には課題があ
る。 【０００４】本発明の目的は、この課題を解決すべく、
動作モード設定用の特殊な端子を増やすことなく既存の
制御信号入力端子から入力される制御信号の組合せでメ
モリ素子へのライト／リード動作を抑止して動作モード
を設定する特殊なタイミング信号を作れるようにした記
憶回路及び１チップメモリデバイスを提供することにあ
る。 【０００５】 【課題を解決するための手段】本発明は、上記目的を達
成するために、メモリ素子と、該メモリ素子にライトす
るデータ信号を入力するデータ入力端子と、前記メモリ
素子に対するアドレス信号および動作モード選択信号を
入力するアドレス入力端子と、少なくともライトイネー
ブル信号とロスアドレス選択信号とからなる制御信号を
入力する制御信号入力端子と、前記アドレス入力端子か
ら入力される動作モード選択信号を格納して動作モード
を設定する動作モード選択信号格納手段と、前記制御信
号入力端子から入力される制御信号において前記ライト
イネーブル信号をイネーブルになった後前記ロウアドレ
ス選択信号が入力された際、前記データ端子から入力さ
せるデータについて前記メモリ素子へのライト動作およ
び前記メモリ素子からのデータのリード動作を抑止して
前記動作モード選択信号格納手段に動作モードを設定す
る制御手段とを備えたことを特徴とする記憶回路であ
る。 【０００６】また本発明は、メモリ素子と、該メモリ素
子にライトするデータ信号を入力するデータ入力端子
と、前記メモリ素子に対するアドレス信号を入力するア
ドレス入力端子と、少なくともライトイネーブル信号と
ロスアドレス選択信号とからなる制御信号を入力する制
御信号入力端子と、前記アドレス入力端子から入力され
る動作モード選択信号を格納して動作モードを設定する
動作モード選択信号格納手段と、前記制御信号入力端子
から入力される制御信号において前記ライトイネーブル
信号をイネーブルになった後前記ロウアドレス選択信号
が入力された際、前記データ端子から入力させるデータ
について前記メモリ素子へのライト動作および前記メモ
リ素子からのデータのリード動作を抑止して前記動作モ
ード選択信号格納手段に動作モードを設定する制御手段
とを１チップメモリデバイスで構成したことを特徴とす
る１チップメモリデバイスである。 【０００７】 【作用】前記構成により、動作モード設定用の特殊な端
子を増やすことなく既存の制御信号入力端子から入力さ
れる制御信号の組合せでメモリ素子へのライト／リード
動作を抑止して動作モードを設定する特殊なタイミング
信号を作ることができる。 【０００８】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００９】まず、本発明の概念を説明する。 【００１０】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ素子２、演算器１、演
算機能指定レジスタ３、書き込みマクス回路４を一体化
したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を
作ることが考えられる。現状のグラフィックディスプレ
イでは、演算機能として要求されるものは論理演算が主
体であるため、演算器は演算データのビット単位に分割
することが可能である。算術演算を使う場合も桁上げ信
号を扱う回路を付加することで、原則的にはビット単位
の分割は可能である。書き込みマスク回路４はビット単
位の書き込み制御を行う回路であるから、ビット単位に
分割できることは明らかである。しかしながら演算機能
指定レジスタ３は、演算器１の演算機能の数で決まるビ
ット長であり、演算データのビット長（ここでは１６）
とは無関係であるため、演算データのビット単位に分割
することはできない。したがって演算機能指定レジスタ
３は、分割した単位毎に持つ必要がある。このように、
分割した単位毎に同一の機能のものを持つことは無駄で
あるがＩＣの集積度は年毎に高くなり、一体化した場合
のメモリ素子の数に対する周辺回路として使われる素子
の数の比率は１％にもならないわずかのものであるため
問題とはならない。一体化をした場合に、演算機能指定
レジスタ３を分割単位毎に持つことは、以上に示したよ
うにそれほど問題ではないが、図２に示したフレームバ
ッファをデータのビット単位に分割することには問題が
ある。図２のフレームバッファを使うためには、実際の
メモリアクセスを行う前に、演算機能指定レジスタ３に
演算機能データを書き込みマスク回路４に書き込みマス
クデータを設定する必要がある。図２のフレームバッフ
ァでは、どちらのデータもデータ処理装置からのデータ
信号Ｄ15〜Ｄ0を入力信号としているため、ビット単位
に分割すると１ビットの信号となってしまうので、書き
込みマスク回路４では問題がないが、演算機能指定レジ
スタ３では２種類の演算しか指定できなくなってしま
う。このように、メモリのビット構成の違いで演算機能
の数が変わることは問題である。本発明は、演算機能指
定をデータバスで行うため、データのビット分割に依存
することになり発生しているのに着目し、データバスと
違いビット分割に依存しないアドレス信号を用いて指定
するものである。 【００１１】次に、本発明の一実施例を説明する。 【００１２】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ、４は書き込みマスク回路、Ｄ
ｊはグラフィック描画用データ処理装置のデータ信号１
６ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理
装置のアドレス信号、ＷＥはデータ処理装置のライト制
御信号、ＦＳは演算機能指定レジスタ３及び書き込みマ
スク回路４に対するデータセット制御信号、ＤＯｊはメ
モリ素子２の読み出しデータ、ＤＩｊは演算器１の演算
結果データ、Ｗｊはメモリ素子２に対する書き込み制御
信号である。 【００１３】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１４】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１５】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１６】以下、実施例のメモリ回路の動作を説明す
る。 【００１７】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能は図６に示す１６種である。データ処理装置６が例え
ば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコ
ード回路７はセット信号ＦＳを出力し、演算機能指定レ
ジスタ３に動作モード選択信号であるアドレス信号Ａ4
〜Ａ1すなわち１０１０（Ｂはビットデータ）をセット
する。この結果、演算器１は図６の演算機能表に示すよ
うに、論理和を演算機能として選択する。また書き込み
マスク回路４では、書き込みマスクデータ格納レジスタ
４１にデータ処理装置６からのデータ０Ｆ０ＦＦの１６
ビットのデータの中の１ビットをセットする。セットさ
れる１ビットは、メモリ素子のビット位置と同一の位置
である。この結果、書き込みマスクデータとしてＦ０Ｆ
ＦＨがセットされたことになる。 【００１８】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ８の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１９】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成の Ｄｙｎａｍｉｃ ＲＡＭでは１ピンは使用してい
ないものもあるため、この空ピンにＦＳを使うことが可
能である。 【００２０】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。なおＲＡＳ信号およびＷＥ信号からなる
制御信号を入力する制御信号入力端子が存在することは
明らかである。また、ＷＥ信号（ライトイネーブル信
号）がイネーブルになった後ＲＡＳ信号（ロウアドレス
選択信号）が入力されたときＦＳ信号が生成して演算機
能指定レジスタ３に印加されてアドレス端子から入力さ
れる動作モード選択信号が格納され、メモリ素子へのラ
イト／リード動作を抑止する制御手段（ＦＳ信号生成手
段）を有することは明らかである。 【００２１】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。また実施例では、演算機能の指定と書き込みマスク
の指定を同時に行っているが、別々に指定するようにし
てもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】本発明によれば、動作モード設定用の特
殊な端子を増やすことなく既存の制御信号入力端子から
入力される制御信号の組合せでメモリ素子へのライト／
リード動作を抑止して動作モードを設定する特殊なタイ
ミング信号を作ることができる効果を奏する。
リ素子を用いた記憶回路及び１チップメモリデバイスに
関する。 【０００２】 【従来の技術】近年、半導体技術の進歩により、メモリ
の高速化や大容量化が行なわれている。大容量化を実現
する手法としてはダイナミックＲＡＭがよく用いられて
いるが、アドレス信号を時分割で与えるため、アクセス
時間が多くかかり、高速化が困難となっていた。この課
題を解決するため、ニブルモ−ドアクセスが考案されて
いる。ニブルモ−ドは、１回のアドレス指定で４回のデ
−タアクセスを行なう方法で、アドレス指定時間の減少
で高速化が図るものである。この方法を用いた例として
は、特開昭５９−７５４９０号公報（「半導体記憶装
置」）が挙げられる。 【０００３】 【発明が解決しようとする課題】上述したニブルモ−ド
アクセスの設定は、ダイナミックＲＡＭの高速アクセス
を実現する上では有効であるが、図２に示すグラフィッ
クディスプレイ装置のフレ−ムバッファのラスタ演算機
能をメモリ内部に取り込む等の用途には必ずしも有効で
はない。すなわち、ニブルアクセスモ−ドの設定は、現
在のアクセスサイクル（１回のアドレス指定で４回のデ
−タアクセス）にのみ有効である。それに対し、ラスタ
演算では、演算指定を１回行なうとしばらく同じ演算モ
−ドで動作することで指定のオ−バ−ヘッドを少なくし
ており、設定したモ−ドがその後のアクセスサイクルで
も有効になっている必要がある。従って、メモリに演算
器を内蔵し、外部から演算モ−ド等の指定を行なう方法
としては、このニブルモ−ドの設定方法には課題があ
る。 【０００４】本発明の目的は、この課題を解決すべく、
動作モード設定用の特殊な端子を増やすことなく既存の
制御信号入力端子から入力される制御信号の組合せでメ
モリ素子へのライト／リード動作を抑止して動作モード
を設定する特殊なタイミング信号を作れるようにした記
憶回路及び１チップメモリデバイスを提供することにあ
る。 【０００５】 【課題を解決するための手段】本発明は、上記目的を達
成するために、メモリ素子と、該メモリ素子にライトす
るデータ信号を入力するデータ入力端子と、前記メモリ
素子に対するアドレス信号および動作モード選択信号を
入力するアドレス入力端子と、少なくともライトイネー
ブル信号とロスアドレス選択信号とからなる制御信号を
入力する制御信号入力端子と、前記アドレス入力端子か
ら入力される動作モード選択信号を格納して動作モード
を設定する動作モード選択信号格納手段と、前記制御信
号入力端子から入力される制御信号において前記ライト
イネーブル信号をイネーブルになった後前記ロウアドレ
ス選択信号が入力された際、前記データ端子から入力さ
せるデータについて前記メモリ素子へのライト動作およ
び前記メモリ素子からのデータのリード動作を抑止して
前記動作モード選択信号格納手段に動作モードを設定す
る制御手段とを備えたことを特徴とする記憶回路であ
る。 【０００６】また本発明は、メモリ素子と、該メモリ素
子にライトするデータ信号を入力するデータ入力端子
と、前記メモリ素子に対するアドレス信号を入力するア
ドレス入力端子と、少なくともライトイネーブル信号と
ロスアドレス選択信号とからなる制御信号を入力する制
御信号入力端子と、前記アドレス入力端子から入力され
る動作モード選択信号を格納して動作モードを設定する
動作モード選択信号格納手段と、前記制御信号入力端子
から入力される制御信号において前記ライトイネーブル
信号をイネーブルになった後前記ロウアドレス選択信号
が入力された際、前記データ端子から入力させるデータ
について前記メモリ素子へのライト動作および前記メモ
リ素子からのデータのリード動作を抑止して前記動作モ
ード選択信号格納手段に動作モードを設定する制御手段
とを１チップメモリデバイスで構成したことを特徴とす
る１チップメモリデバイスである。 【０００７】 【作用】前記構成により、動作モード設定用の特殊な端
子を増やすことなく既存の制御信号入力端子から入力さ
れる制御信号の組合せでメモリ素子へのライト／リード
動作を抑止して動作モードを設定する特殊なタイミング
信号を作ることができる。 【０００８】 【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。 【０００９】まず、本発明の概念を説明する。 【００１０】図２で示すフレームバッファ用メモリの周
辺回路を減らすためには、メモリ素子２、演算器１、演
算機能指定レジスタ３、書き込みマクス回路４を一体化
したＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を
作ることが考えられる。現状のグラフィックディスプレ
イでは、演算機能として要求されるものは論理演算が主
体であるため、演算器は演算データのビット単位に分割
することが可能である。算術演算を使う場合も桁上げ信
号を扱う回路を付加することで、原則的にはビット単位
の分割は可能である。書き込みマスク回路４はビット単
位の書き込み制御を行う回路であるから、ビット単位に
分割できることは明らかである。しかしながら演算機能
指定レジスタ３は、演算器１の演算機能の数で決まるビ
ット長であり、演算データのビット長（ここでは１６）
とは無関係であるため、演算データのビット単位に分割
することはできない。したがって演算機能指定レジスタ
３は、分割した単位毎に持つ必要がある。このように、
分割した単位毎に同一の機能のものを持つことは無駄で
あるがＩＣの集積度は年毎に高くなり、一体化した場合
のメモリ素子の数に対する周辺回路として使われる素子
の数の比率は１％にもならないわずかのものであるため
問題とはならない。一体化をした場合に、演算機能指定
レジスタ３を分割単位毎に持つことは、以上に示したよ
うにそれほど問題ではないが、図２に示したフレームバ
ッファをデータのビット単位に分割することには問題が
ある。図２のフレームバッファを使うためには、実際の
メモリアクセスを行う前に、演算機能指定レジスタ３に
演算機能データを書き込みマスク回路４に書き込みマス
クデータを設定する必要がある。図２のフレームバッフ
ァでは、どちらのデータもデータ処理装置からのデータ
信号Ｄ15〜Ｄ0を入力信号としているため、ビット単位
に分割すると１ビットの信号となってしまうので、書き
込みマスク回路４では問題がないが、演算機能指定レジ
スタ３では２種類の演算しか指定できなくなってしま
う。このように、メモリのビット構成の違いで演算機能
の数が変わることは問題である。本発明は、演算機能指
定をデータバスで行うため、データのビット分割に依存
することになり発生しているのに着目し、データバスと
違いビット分割に依存しないアドレス信号を用いて指定
するものである。 【００１１】次に、本発明の一実施例を説明する。 【００１２】図１は、実施例のフレームバッファ用メモ
リ回路の構成である。１は演算器、２はメモリ素子、３
は演算機能指定レジスタ、４は書き込みマスク回路、Ｄ
ｊはグラフィック描画用データ処理装置のデータ信号１
６ビットの中の１ビット信号、Ａ23〜Ａ1はデータ処理
装置のアドレス信号、ＷＥはデータ処理装置のライト制
御信号、ＦＳは演算機能指定レジスタ３及び書き込みマ
スク回路４に対するデータセット制御信号、ＤＯｊはメ
モリ素子２の読み出しデータ、ＤＩｊは演算器１の演算
結果データ、Ｗｊはメモリ素子２に対する書き込み制御
信号である。 【００１３】図３は書き込みマスク回路の構成である。
４１は書き込みマスクデータ格納レジスタ、４２はライ
ト制御信号ＷＥを抑止するためのゲートである。 【００１４】図４は図１のメモリ回路によるフレームバ
ッファの構成例である。図４では接続関係を明確にする
ため、４ビットの構成を示してある。 【００１５】図５はグラフィックディスプレイシステム
に実施例のメモリ回路を適用した例である。６はデータ
処理装置、７はセット信号ＦＳを発生するデコード回路
である。 【００１６】以下、実施例のメモリ回路の動作を説明す
る。 【００１７】実施例では、メモリ回路５は８０００００
Ｈ〜８ＦＦＦＦＦＨ番地に割当てられている。ここでＨ
は１６進数であることを示しバイトを単位とする番地で
ある。デコード回路７は９０００００Ｈ〜９０００１Ｆ
Ｈ番地でセット信号ＦＳを出力する。演算器１の演算機
能は図６に示す１６種である。データ処理装置６が例え
ば９０００１４Ｈ番地にＦＯＦＦＨを書き込むと、デコ
ード回路７はセット信号ＦＳを出力し、演算機能指定レ
ジスタ３に動作モード選択信号であるアドレス信号Ａ4
〜Ａ1すなわち１０１０（Ｂはビットデータ）をセット
する。この結果、演算器１は図６の演算機能表に示すよ
うに、論理和を演算機能として選択する。また書き込み
マスク回路４では、書き込みマスクデータ格納レジスタ
４１にデータ処理装置６からのデータ０Ｆ０ＦＦの１６
ビットのデータの中の１ビットをセットする。セットさ
れる１ビットは、メモリ素子のビット位置と同一の位置
である。この結果、書き込みマスクデータとしてＦ０Ｆ
ＦＨがセットされたことになる。 【００１８】次にデータ処理装置６が８０００００Ｈ番
地にＦ３ＦＦＨを書く場合について説明する。８０００
００Ｈ番地には、０５１２Ｈが格納してあるとする。デ
ータ処理装置６のメモリアクセスタイミングを図７に示
す。データ処理装置６のメモリ回路５に対するライトア
クセスは、図７に示すようにリード・モディファイ・ラ
イト動作となる。リード・モディファイ・ライトのリー
ドのタイミングでＤＯバスには０５１２Ｈが読み出さ
れ、ＤバスにはＦ３ＦＦＨが入力されている。次のモデ
ィファイのタイミングで、演算器１はＤバスとＤＯバス
のデータを演算し、ＤＩバスに演算結果を出力する。こ
の場合はＤバスの値がＦ３ＦＦＨであり、ＤＯバスが０
５１２Ｈであるため、ＤＩバスのデータはＦ７ＦＦＨと
なる。これは、前述した動作で演算器１は論理和を演算
機能として選択しているためである。最後にリード・モ
ディファイ・ライトのライトのタイミングでＤＩバスの
データＦ７ＦＦＨをライトするが前述のセット動作で、
書き込みマスクデータはＦ０ＦＦＨがセットされてお
り、図３に示すようにマスクデータが０のビットはゲー
ト４２がＯＮとなり、１のビットはゲート４２がＯＦＦ
となるため、Ｄ11〜Ｄ８の４ビットのみが実際のライト
動作を実行し、残りの１２ビットではライト動作は起こ
らない。この結果、８０００００Ｈ番地のデータは０７
１２Ｈになる。 【００１９】以上述べたように、本実施例ではアドレス
信号の一部を制御信号として用いるため、データの分割
方法によらず演算機能の指定が可能なリード・モディフ
ァイ・ライトを行うメモリ回路が実現することができ
る。実施例のメモリ回路で通常のメモリＩＣと異なるの
は、演算機能及び書き込みマクスデータをセットするた
めのセット信号ＦＳのみであり、ＩＣのピンは１ピン増
加するだけなので、この相異は図１の回路のままＩＣ化
する上で問題にならない。例えば、６４Ｋ×１ビット構
成の Ｄｙｎａｍｉｃ ＲＡＭでは１ピンは使用してい
ないものもあるため、この空ピンにＦＳを使うことが可
能である。 【００２０】また、このセット信号を通常のメモリアク
セスと異なるタイミングシーケンスで実現してもよいこ
とは明らかである。例えば図８に示すような、 Ｄｙｎ
ａｍｉｃ ＲＡＭの通常シーケンスではでてこない。Ｒ
ＡＳ信号の立下がりとＷＥ信号でセット信号を作ること
が可能である。なおＲＡＳ信号およびＷＥ信号からなる
制御信号を入力する制御信号入力端子が存在することは
明らかである。また、ＷＥ信号（ライトイネーブル信
号）がイネーブルになった後ＲＡＳ信号（ロウアドレス
選択信号）が入力されたときＦＳ信号が生成して演算機
能指定レジスタ３に印加されてアドレス端子から入力さ
れる動作モード選択信号が格納され、メモリ素子へのラ
イト／リード動作を抑止する制御手段（ＦＳ信号生成手
段）を有することは明らかである。 【００２１】なお、本実施例ではデータ幅を１６ビット
とし、分割の単位を１ビットとしたが、どちらの値も本
実施例で説明した値以外の値でもよいことは明らかであ
る。また実施例では、演算機能の指定と書き込みマスク
の指定を同時に行っているが、別々に指定するようにし
てもよいことも明らかである。 【００２２】さらに、演算器の機能指定のデータ幅も４
ビット以外でも良いことも明らかである。 【００２３】また、シフトレジスタを内蔵して、シリア
ル出力を持つ構成のメモリに対して、本実施例を適用し
てもよいことも明らかである。 【００２４】 【発明の効果】本発明によれば、動作モード設定用の特
殊な端子を増やすことなく既存の制御信号入力端子から
入力される制御信号の組合せでメモリ素子へのライト／
リード動作を抑止して動作モードを設定する特殊なタイ
ミング信号を作ることができる効果を奏する。
【図面の簡単な説明】
【図１】実施例のメモリ回路を示すブロック図である。
【図２】従来例のフレームバッファ用メモリを示すブロ
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指
定レジスタ、４…書き込みマスク回路、 Ｄ１５〜Ｄ
0…入力データ、Ａ23〜Ａ1…アドレス信号、 ＷＥ…
書き込み制御信号、ＦＳ…セット信号。
ック図である。 【図３】書き込みマスク回路を示す図である。 【図４】実施例のフレームバッファ構成を説明するため
の図である。 【図５】グラフィックディスプレイシステムの構成例を
示すブロック図である。 【図６】演算機能を説明するための図である。 【図７】メモリアクセスタイミングを示すタイミングチ
ャートである。 【図８】セット信号作成タイミングを示すタイミングチ
ャートである。 【符号の説明】 １…演算器、 ２…メモリ素子、 ３…演算機能指
定レジスタ、４…書き込みマスク回路、 Ｄ１５〜Ｄ
0…入力データ、Ａ23〜Ａ1…アドレス信号、 ＷＥ…
書き込み制御信号、ＦＳ…セット信号。
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フロントページの続き
(72)発明者 木村 光一
神奈川県横浜市戸塚区吉田町292番地株式
会社日立製作所マイクロエレクトロニクス
機器開発研究所内
(72)発明者 榎本 博道
神奈川県奏野市堀山下１番地株式会社日立
製作所神奈川工場内
Claims (1)
- 【特許請求の範囲】 １．メモリ素子と、該メモリ素子にライトするデータ信
号を入力するデータ入力端子と、前記メモリ素子に対す
るアドレス信号および動作モード選択信号を入力するア
ドレス入力端子と、少なくともライトイネーブル信号と
ロスアドレス選択信号とからなる制御信号を入力する制
御信号入力端子と、前記アドレス入力端子から入力され
る動作モード選択信号を格納して動作モードを設定する
動作モード選択信号格納手段と、前記制御信号入力端子
から入力される制御信号において前記ライトイネーブル
信号がイネーブルになった後前記ロウアドレス選択信号
が入力された際、前記データ端子から入力させるデータ
について前記メモリ素子へのライト動作および前記メモ
リ素子からのデータのリード動作を抑止して前記動作モ
ード選択信号格納手段に動作モードを設定する制御手段
とを備えたことを特徴とする記憶回路。 ２．メモリ素子と、該メモリ素子にライトするデータ信
号を入力するデータ入力端子と、前記メモリ素子に対す
るアドレス信号を入力するアドレス入力端子と、少なく
ともライトイネーブル信号とロスアドレス選択信号とか
らなる制御信号を入力する制御信号入力端子と、前記ア
ドレス入力端子から入力される動作モード選択信号を格
納して動作モードを設定する動作モード選択信号格納手
段と、前記制御信号入力端子から入力される制御信号に
おいて前記ライトイネーブル信号がイネーブルになった
後前記ロウアドレス選択信号が入力された際、前記デー
タ端子から入力させるデータについて前記メモリ素子へ
のライト動作および前記メモリ素子からのデータのリー
ド動作を抑止して前記動作モード選択信号格納手段に動
作モードを設定する制御手段とを１チップメモリデバイ
スで構成したことを特徴とする１チップメモリデバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185656A JPH0784861A (ja) | 1994-08-08 | 1994-08-08 | 記憶回路及び１チップメモリデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6185656A JPH0784861A (ja) | 1994-08-08 | 1994-08-08 | 記憶回路及び１チップメモリデバイス |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4127132A Division JPH05216741A (ja) | 1992-05-20 | 1992-05-20 | 記憶回路及びその動作モード設定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0784861A true JPH0784861A (ja) | 1995-03-31 |
Family
ID=16174582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6185656A Pending JPH0784861A (ja) | 1994-08-08 | 1994-08-08 | 記憶回路及び１チップメモリデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0784861A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
| JPH07149986A (ja) * | 1993-12-01 | 1995-06-13 | Kanegafuchi Chem Ind Co Ltd | 塩化ビニル系樹脂プラスチゲル組成物及びそれを用いたガスケット付き窓ガラス |
-
1994
- 1994-08-08 JP JP6185656A patent/JPH0784861A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
| JPS60554A (ja) * | 1983-06-16 | 1985-01-05 | Toshiba Corp | メモリ制御装置 |
| JPH07149986A (ja) * | 1993-12-01 | 1995-06-13 | Kanegafuchi Chem Ind Co Ltd | 塩化ビニル系樹脂プラスチゲル組成物及びそれを用いたガスケット付き窓ガラス |
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