JP2811929B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000013500 data storage Methods 0.000 claims description 53
- 238000000034 method Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 16
- 230000006870 function Effects 0.000 description 11
- 230000009977 dual effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体記憶装置に関するものであり、特に、
画像メモリに利用すると有効である半導体記憶装置に関
するものである。
画像メモリに利用すると有効である半導体記憶装置に関
するものである。
従来の技術 図形や文字等の画像データをCRTの画面上に表示する
画像表示装置において、画像データの記憶に用いられる
画像メモリには、画像データの描画を行なうためのラン
ダムポートと、CRTへの表示に必要なデータの読み出し
を行なうシリアルポートを備えたデュアルポートメモリ
が一般に用いられる。このデュアルポートメモリは第16
図に示す構成からなる。同図において、130はビデオメ
モリであり100は表示画面に対応する画像データを記憶
するメモリセルから成るデータ記憶部、101はシリアル
読み出しを行なうためのシリアルシフトレジスタであ
る。図形や文字等の画像データを描画し、CRTへ表示す
るためには、まずランダムポートよりデータ記憶部100
に対してデータの書き込みが行われ、CRT画面へ表示す
るために、データ記憶部100の１行分のデータをシリア
ルシフトレジスタ101に転送し、このシリアルシフトレ
ジスタ101から連続的に読み出したデータをCRTへ与える
ことにより行なわれる。このように、CRTへの表示に必
要なデータの読み出しにおいては、ランダムポートから
のデータ記憶部100に対する１回のアクセスで１行のデ
ータを読み出すことができるので、読み出しに必要なメ
モリアクセス回数を減らし、ランダムポートからの書き
込みに使用できる時間を増やすことにより描画速度の向
上が図られている。102〜109は、このデュアルポートメ
モリの入出力信号端子および制御信号端子であり、102
〜107はランダムポートの信号端子、108,109はシリアル
ポートの信号端子である。102はアドレス信号入力端子
である。103は書き込みマスクおよびデータ入出力信号W
/IO信号端子であり、データ書き込み時に書き込みマス
クと書き込みデータを与え、読み出し時にデータを出力
する。104はロードアドレスを与えるタイミングの制御
を行なうRAS（Row Address Storobe）信号入力端子であ
り、105はカラムアドレスを与えるタイミングの制御を
行なうCAS（Column Address Strobe）信号入力端子であ
る。ランダムポートからの書き込みにおいて、書き込み
データの各ビットに対し、それぞれのビット入力データ
を書き込むか否かの制御を行なう書き込みマスクと、こ
の書き込みマスクを有効とするか無効とするかの制御を
行なう書き込みマスク制御信号を与えることができる。
106は書き込みマスク制御信号とライトイネーブル信号W
B/WE入力端子であり、書き込みマスクの有効または無効
の制御信号を与えるとともに、書き込み時の書き込みタ
イミングの制御を行なう信号を与える。107はシリアル
データ転送制御信号と出力イネーブル信号DT/OE入力端
子であり、シリアルデータ転送の制御を行なう信号を与
えるとともに、データ読み出し時に読み出しデータの出
力制御信号を与える。108はシリアルクロック入力端子
であり、このクロックによりシリアルシフトレジスタ10
1のデータを連続的に読み出す。109はシリアルデータ出
力端子である。第17図にランダムポートからデータ書き
込みを行なう場合のタイミングチャートを示す。アドレ
ス信号入力端子102には、RAS信号104の立ち下がりのタ
イミングt1でローアドレスA1を、CAS信号105の立ち下が
りのタイミングt2でカラムアドレスA2を与え、書き込み
を行なうワードを指定する。W/IO信号端子103はt1のタ
イミングで書き込みマスクを、t2のタイミングで書き込
みデータを与える。WB/WE入力端子106にはt1のタイミン
グで書き込みマスク制御信号を与え、書き込み動作時に
ライトイネーブル信号を与える。この様な構成とするこ
とにより、画面表示に必要なデータの読み出しのための
ランダムポートへのアクセス回数を減らし、図形描画の
ためのランダムポートへのアクセスに使用できる時間を
増やすことができるので、描画速度の向上が図られる。
又、画像表示装置においては画像メモリに対して画素
（ビット）単位で書き込みを行う処理が頻繁に発生する
ので、書き込み時に書き込みマスクを与える機能を有す
ることにより処理速度の向上を図っている。
画像表示装置において、画像データの記憶に用いられる
画像メモリには、画像データの描画を行なうためのラン
ダムポートと、CRTへの表示に必要なデータの読み出し
を行なうシリアルポートを備えたデュアルポートメモリ
が一般に用いられる。このデュアルポートメモリは第16
図に示す構成からなる。同図において、130はビデオメ
モリであり100は表示画面に対応する画像データを記憶
するメモリセルから成るデータ記憶部、101はシリアル
読み出しを行なうためのシリアルシフトレジスタであ
る。図形や文字等の画像データを描画し、CRTへ表示す
るためには、まずランダムポートよりデータ記憶部100
に対してデータの書き込みが行われ、CRT画面へ表示す
るために、データ記憶部100の１行分のデータをシリア
ルシフトレジスタ101に転送し、このシリアルシフトレ
ジスタ101から連続的に読み出したデータをCRTへ与える
ことにより行なわれる。このように、CRTへの表示に必
要なデータの読み出しにおいては、ランダムポートから
のデータ記憶部100に対する１回のアクセスで１行のデ
ータを読み出すことができるので、読み出しに必要なメ
モリアクセス回数を減らし、ランダムポートからの書き
込みに使用できる時間を増やすことにより描画速度の向
上が図られている。102〜109は、このデュアルポートメ
モリの入出力信号端子および制御信号端子であり、102
〜107はランダムポートの信号端子、108,109はシリアル
ポートの信号端子である。102はアドレス信号入力端子
である。103は書き込みマスクおよびデータ入出力信号W
/IO信号端子であり、データ書き込み時に書き込みマス
クと書き込みデータを与え、読み出し時にデータを出力
する。104はロードアドレスを与えるタイミングの制御
を行なうRAS（Row Address Storobe）信号入力端子であ
り、105はカラムアドレスを与えるタイミングの制御を
行なうCAS（Column Address Strobe）信号入力端子であ
る。ランダムポートからの書き込みにおいて、書き込み
データの各ビットに対し、それぞれのビット入力データ
を書き込むか否かの制御を行なう書き込みマスクと、こ
の書き込みマスクを有効とするか無効とするかの制御を
行なう書き込みマスク制御信号を与えることができる。
106は書き込みマスク制御信号とライトイネーブル信号W
B/WE入力端子であり、書き込みマスクの有効または無効
の制御信号を与えるとともに、書き込み時の書き込みタ
イミングの制御を行なう信号を与える。107はシリアル
データ転送制御信号と出力イネーブル信号DT/OE入力端
子であり、シリアルデータ転送の制御を行なう信号を与
えるとともに、データ読み出し時に読み出しデータの出
力制御信号を与える。108はシリアルクロック入力端子
であり、このクロックによりシリアルシフトレジスタ10
1のデータを連続的に読み出す。109はシリアルデータ出
力端子である。第17図にランダムポートからデータ書き
込みを行なう場合のタイミングチャートを示す。アドレ
ス信号入力端子102には、RAS信号104の立ち下がりのタ
イミングt1でローアドレスA1を、CAS信号105の立ち下が
りのタイミングt2でカラムアドレスA2を与え、書き込み
を行なうワードを指定する。W/IO信号端子103はt1のタ
イミングで書き込みマスクを、t2のタイミングで書き込
みデータを与える。WB/WE入力端子106にはt1のタイミン
グで書き込みマスク制御信号を与え、書き込み動作時に
ライトイネーブル信号を与える。この様な構成とするこ
とにより、画面表示に必要なデータの読み出しのための
ランダムポートへのアクセス回数を減らし、図形描画の
ためのランダムポートへのアクセスに使用できる時間を
増やすことができるので、描画速度の向上が図られる。
又、画像表示装置においては画像メモリに対して画素
（ビット）単位で書き込みを行う処理が頻繁に発生する
ので、書き込み時に書き込みマスクを与える機能を有す
ることにより処理速度の向上を図っている。
発明が解決しようとする課題 この様な画像メモリを用いた画像表示装置において、
描画速度を向上させるためには、画像メモリのランダム
ポートに対する書き込み速度を向上させる必要がある。
描画速度は画像メモリに対する書き込みサイクル時間と
１回の書き込みサイクルで書き込み可能なビット幅に依
存する。第16図に示す従来の技術においては、ランダム
ポートにおける書き込みデータ入出力端子103のビット
幅は４〜８ビットが一般的であり、１回の書き込みサイ
クルで書き込み可能なビット幅はデータ入力端子103の
ビット幅までとなる。データ入出力のビット数を増やす
とパッケージのピン数が増え、パッケージサイズが大き
くなってしまうとともに、データ出力用バッファでのデ
ータ出力時の電流が増え、消費電流が増えるとともに、
この電流が増えることによる電源電圧変動によってアク
セスタイムが遅くなる。また、電流が増えることによっ
てノイズの影響による誤動作の原因となる等の欠点があ
り、データ入出力端子の数を多くすることは困難であっ
た。また、書き込みマスクは、書き込みデータの各ビッ
トに対応した信号として与えており、メモリの外部で書
き込みマスクを発生させるための複雑な回路を必要とし
ていた。本発明は上記の課題に鑑みて試されたもので、
データ入出力端子の数を増やさずにデータ記憶部に対し
て一回の書き込みで同時に書き込み可能なデータビット
数を増やし、かつ従来の画像メモリの機能を保持したま
まで、高速描画が可能な半導体記憶装置を提供すること
を目的とする。
描画速度を向上させるためには、画像メモリのランダム
ポートに対する書き込み速度を向上させる必要がある。
描画速度は画像メモリに対する書き込みサイクル時間と
１回の書き込みサイクルで書き込み可能なビット幅に依
存する。第16図に示す従来の技術においては、ランダム
ポートにおける書き込みデータ入出力端子103のビット
幅は４〜８ビットが一般的であり、１回の書き込みサイ
クルで書き込み可能なビット幅はデータ入力端子103の
ビット幅までとなる。データ入出力のビット数を増やす
とパッケージのピン数が増え、パッケージサイズが大き
くなってしまうとともに、データ出力用バッファでのデ
ータ出力時の電流が増え、消費電流が増えるとともに、
この電流が増えることによる電源電圧変動によってアク
セスタイムが遅くなる。また、電流が増えることによっ
てノイズの影響による誤動作の原因となる等の欠点があ
り、データ入出力端子の数を多くすることは困難であっ
た。また、書き込みマスクは、書き込みデータの各ビッ
トに対応した信号として与えており、メモリの外部で書
き込みマスクを発生させるための複雑な回路を必要とし
ていた。本発明は上記の課題に鑑みて試されたもので、
データ入出力端子の数を増やさずにデータ記憶部に対し
て一回の書き込みで同時に書き込み可能なデータビット
数を増やし、かつ従来の画像メモリの機能を保持したま
まで、高速描画が可能な半導体記憶装置を提供すること
を目的とする。
課題を解決するための手段 本発明は前記課題を解決するため、データ記憶部への
書き込みデータのビット幅に対する書き込み開始位置お
おび終了位置が入力され、前記書き込み開始位置および
終了位置で示される書き込み許可領域以外を書き込み禁
止とする書き込みマスクを発生する手段と、入力端子か
らの入力信号から前記書き込み許可領域を含み、前記入
力信号のビット幅より大きなビットに対して書き込みデ
ータを発生する手段と、前記データ記憶部への書き込み
データのビット幅に対する前記書き込み許可領域に、前
記書き込みデータ発生手段の出力を書き込む手段とを備
え、前記データ記憶部へのデータ入力ビット幅が、前記
入力端子の入力ビット幅よりも大きい構成としたもので
ある。また、本発明は前記入力端子から書き込みマスク
および書き込みデータを与える手段を備えることが望ま
しい。
書き込みデータのビット幅に対する書き込み開始位置お
おび終了位置が入力され、前記書き込み開始位置および
終了位置で示される書き込み許可領域以外を書き込み禁
止とする書き込みマスクを発生する手段と、入力端子か
らの入力信号から前記書き込み許可領域を含み、前記入
力信号のビット幅より大きなビットに対して書き込みデ
ータを発生する手段と、前記データ記憶部への書き込み
データのビット幅に対する前記書き込み許可領域に、前
記書き込みデータ発生手段の出力を書き込む手段とを備
え、前記データ記憶部へのデータ入力ビット幅が、前記
入力端子の入力ビット幅よりも大きい構成としたもので
ある。また、本発明は前記入力端子から書き込みマスク
および書き込みデータを与える手段を備えることが望ま
しい。
作用 本発明は上記の構成により、入力信号の一部を用いて
書き込みデータを、書き込み開始位置および終了位置よ
り書き込みマスクをそれぞれ発生させ、入力端子のピン
数を増やすことなしにデータ記憶部への書き込みデータ
のビット数を増やすことができる。また入力端子より書
き込みマスクおよび書き込みデータを与える機能も有し
ているので、従来の画像メモリの機能を保持できる。そ
のため、画像表示装置に適応して高速描画が可能な半導
体記憶装置を実現することができる。
書き込みデータを、書き込み開始位置および終了位置よ
り書き込みマスクをそれぞれ発生させ、入力端子のピン
数を増やすことなしにデータ記憶部への書き込みデータ
のビット数を増やすことができる。また入力端子より書
き込みマスクおよび書き込みデータを与える機能も有し
ているので、従来の画像メモリの機能を保持できる。そ
のため、画像表示装置に適応して高速描画が可能な半導
体記憶装置を実現することができる。
実施例 第１図は本発明におけるビデオメモリの第１の実施例
を示す構成図である。同図において、30はビデオメモリ
でありここではデュアルポートメモリ構成となってい
る。１は表示画面に対応する画像データを記憶するメモ
リセルアレイから成るデータ記憶部、２はシリアル読み
出しを行なうためのシリアルシフトレジスタである。図
形や文字等の画像データを描画し、CRTへ表示するため
にはまず、ランダムポートに接続されるCPU等により画
像データを生成し、ランダムポートを介してデータ記憶
部１に対してデータの書き込みが行われ、CRT画面へ表
示するために、データ記憶部１の１行分のデータをシリ
アルシフトレジスタ２に転送し、このシリアルシフトレ
ジスタ２から連続的に読み出したデータをCRTへ与える
ことにより行なわれる。このように、CRTへの表示に必
要なデータの読み出しにおいては、ランダムポートから
のデータ記憶部１に対する１回のアクセスで１行のデー
タを読み出すことができるので、読み出しに必要なメモ
リアクセス回数を減らし、ランダムポートからの書き込
みに使用できる時間を増やすことにより描画速度の向上
が図られている。６〜15はこのデュアルポートメモリ30
の入出力信号端子および制御信号端子であり、６〜11は
ランダムポートの信号端子、14〜15はシリアルポートの
信号端子である。６はアドレス信号入力端子である。７
は書き込みマスク入力およびデータ入出力信号W/IO信号
端子であり、書き込み時に書き込みマスクと書き込みデ
ータを与えるとともに、読み出し時にデータを出力す
る。８はローアドレスを与えるタイミングの制御を行な
うRAS信号入力端子であり、９はカラムアドレスを与え
るタイミングの制御を行なうCAS信号入力端子である。1
0は書き込みマスク制御信号とライトイネーブル信号WB/
WE入力端子であり、書き込みマスクの有効または無効の
制御と、書き込みタイミング制御を行なう。11はシリア
ルデータ転送制御信号と出力イネーブル信号DT/OE入力
端子であり、シリアルデータ転送の制御と、読み出しデ
ータの出力制御を行なう。14はシリアルクロック入力端
子であり、シリアルシフトレジスタ２のデータを連続的
に読み出す。15はシリアルデータ出力信号端子である。
画像表示装置においては、表示データが図形データの場
合、図形要素としては直線が大部分占める。直線は点デ
ータの集合であり、画像メモリに対しては、連続した同
一データの書き込みとなる。したがって画像メモリにお
いては、連続したビットに対して同一データの書き込み
を高速に実効出来ることが望ましい。本発明は、ランダ
ムポートからの書き込み動作において、従来の機能と同
様の書き込みマスクおよびデータ入力端子７より書き込
みマスクと書き込みデータを直接入力してデータ記憶部
１へ書き込むイメージモードと、データ入力端子７よ
り、データ記憶部１の書き込みデータのビット幅に対す
る書き込み開始位置および終了位置のベクタデータを与
え書き込みを行なうベクタモードを実現している。ラン
ダムポートからの書き込み時において、W/IO信号端子７
には書き込みデータと、この書き込みデータの各ビット
に対応する書き込みマスク信号あるいは、データ記憶部
１への書き込みデータビット幅に対する書き込み開始位
置と終了位置の信号とで表現されるベクタデータを与え
ることができる。３は書き込みマスク発生回路であり、
書き込みデータが書き込み開始位置と終了位置のベクタ
データで与えられる場合に、このベクタデータから書き
込みデータに対応した書き込みマスクを発生する。４お
よび５は選択回路であり、４は書き込みマスク発生回路
３の出力またはW/IO信号端子７からのマスク信号のいず
れかを選択しデータ記憶部１への書き込みマスクを与え
る。５は書き込みデータ発生回路20の出力またはW/IO信
号端子７からの書き込みデータのいずれかを選択しデー
タ記憶部１への書き込みデータを与える。12はモード信
号入力端子であり、第１図に示す実施例においては１ビ
ットの制御信号入力端子となっている。このモード信号
12により、選択回路４および５を切換えている。23はラ
ンダムポートからの読み出しにおいて、データ記憶部１
からの読み出しデータのビット幅がデータ出力端子７の
ビット幅より大きいので、アドレス入力信号６の一部を
用いてデータ記憶部１からの読み出しデータからデータ
出力端子７のビット幅のデータを選択するための選択回
路であり、公知のマルチプレクス回路で構成される。こ
こで、W/IO信号端子７のビット幅が16ビット、データ記
憶部１への書き込みデータのビット幅が32ビットの場合
についての書き込み動作について説明する。書き込み開
始位置および終了位置のベクタデータを与えるベクタモ
ードでの書き込みの動作例を第５図に示しており、書き
込み開始位置および終了位置のベクタデータは、W/IO信
号端子７からの16ビットデータを用いて第５図（a1）に
示すような開始位置５ビット、終了位置５ビットのデー
タとして書き込みマスク発生回路３に与えられる。第２
図に書き込みマスク発生回路３の具体回路例を示してい
る。31は第５図（a1）に示すようなデータ記憶部１への
書き込みデータのビット幅32に対する書き込み開始位置
および終了位置を与えるベクタデータであり、W/IO信号
端子７から与えられる。ここでは、書き込み開始位置が
4,終了位置が28としてそれぞれ５ビットのデータで与え
られている。32,33はそれぞれ書き込み開始位置および
終了位置のデータから第５図（b1）および（c1）に示す
書き込み開始マスク，終了マスクを発生する回路であ
り、第３図および第４図にその具体回路例を示す。それ
ぞれインバータ（Inv），ナンドゲート（NA）およびノ
アゲート（NO）から成るランダムロジックで構成され
る。この書き込み開始マスクおよび終了マスクからイン
バータ（Inv）およびオアゲート（OR）により第５図（d
1）に示す書き込みマスク36を発生する。第１図の20はW
/IO信号端子７からのデータのうちの任意のビット信号
を用いてデータ記憶部１へ与える32ビットの書き込みデ
ータを発生する書き込みデータ発生回路であり、ここで
は第５図（a1）に示す入力データの最上位ビットを用い
て、この信号から32ビットがすべて「１」となる書き込
みデータ（e1）を発生する。
を示す構成図である。同図において、30はビデオメモリ
でありここではデュアルポートメモリ構成となってい
る。１は表示画面に対応する画像データを記憶するメモ
リセルアレイから成るデータ記憶部、２はシリアル読み
出しを行なうためのシリアルシフトレジスタである。図
形や文字等の画像データを描画し、CRTへ表示するため
にはまず、ランダムポートに接続されるCPU等により画
像データを生成し、ランダムポートを介してデータ記憶
部１に対してデータの書き込みが行われ、CRT画面へ表
示するために、データ記憶部１の１行分のデータをシリ
アルシフトレジスタ２に転送し、このシリアルシフトレ
ジスタ２から連続的に読み出したデータをCRTへ与える
ことにより行なわれる。このように、CRTへの表示に必
要なデータの読み出しにおいては、ランダムポートから
のデータ記憶部１に対する１回のアクセスで１行のデー
タを読み出すことができるので、読み出しに必要なメモ
リアクセス回数を減らし、ランダムポートからの書き込
みに使用できる時間を増やすことにより描画速度の向上
が図られている。６〜15はこのデュアルポートメモリ30
の入出力信号端子および制御信号端子であり、６〜11は
ランダムポートの信号端子、14〜15はシリアルポートの
信号端子である。６はアドレス信号入力端子である。７
は書き込みマスク入力およびデータ入出力信号W/IO信号
端子であり、書き込み時に書き込みマスクと書き込みデ
ータを与えるとともに、読み出し時にデータを出力す
る。８はローアドレスを与えるタイミングの制御を行な
うRAS信号入力端子であり、９はカラムアドレスを与え
るタイミングの制御を行なうCAS信号入力端子である。1
0は書き込みマスク制御信号とライトイネーブル信号WB/
WE入力端子であり、書き込みマスクの有効または無効の
制御と、書き込みタイミング制御を行なう。11はシリア
ルデータ転送制御信号と出力イネーブル信号DT/OE入力
端子であり、シリアルデータ転送の制御と、読み出しデ
ータの出力制御を行なう。14はシリアルクロック入力端
子であり、シリアルシフトレジスタ２のデータを連続的
に読み出す。15はシリアルデータ出力信号端子である。
画像表示装置においては、表示データが図形データの場
合、図形要素としては直線が大部分占める。直線は点デ
ータの集合であり、画像メモリに対しては、連続した同
一データの書き込みとなる。したがって画像メモリにお
いては、連続したビットに対して同一データの書き込み
を高速に実効出来ることが望ましい。本発明は、ランダ
ムポートからの書き込み動作において、従来の機能と同
様の書き込みマスクおよびデータ入力端子７より書き込
みマスクと書き込みデータを直接入力してデータ記憶部
１へ書き込むイメージモードと、データ入力端子７よ
り、データ記憶部１の書き込みデータのビット幅に対す
る書き込み開始位置および終了位置のベクタデータを与
え書き込みを行なうベクタモードを実現している。ラン
ダムポートからの書き込み時において、W/IO信号端子７
には書き込みデータと、この書き込みデータの各ビット
に対応する書き込みマスク信号あるいは、データ記憶部
１への書き込みデータビット幅に対する書き込み開始位
置と終了位置の信号とで表現されるベクタデータを与え
ることができる。３は書き込みマスク発生回路であり、
書き込みデータが書き込み開始位置と終了位置のベクタ
データで与えられる場合に、このベクタデータから書き
込みデータに対応した書き込みマスクを発生する。４お
よび５は選択回路であり、４は書き込みマスク発生回路
３の出力またはW/IO信号端子７からのマスク信号のいず
れかを選択しデータ記憶部１への書き込みマスクを与え
る。５は書き込みデータ発生回路20の出力またはW/IO信
号端子７からの書き込みデータのいずれかを選択しデー
タ記憶部１への書き込みデータを与える。12はモード信
号入力端子であり、第１図に示す実施例においては１ビ
ットの制御信号入力端子となっている。このモード信号
12により、選択回路４および５を切換えている。23はラ
ンダムポートからの読み出しにおいて、データ記憶部１
からの読み出しデータのビット幅がデータ出力端子７の
ビット幅より大きいので、アドレス入力信号６の一部を
用いてデータ記憶部１からの読み出しデータからデータ
出力端子７のビット幅のデータを選択するための選択回
路であり、公知のマルチプレクス回路で構成される。こ
こで、W/IO信号端子７のビット幅が16ビット、データ記
憶部１への書き込みデータのビット幅が32ビットの場合
についての書き込み動作について説明する。書き込み開
始位置および終了位置のベクタデータを与えるベクタモ
ードでの書き込みの動作例を第５図に示しており、書き
込み開始位置および終了位置のベクタデータは、W/IO信
号端子７からの16ビットデータを用いて第５図（a1）に
示すような開始位置５ビット、終了位置５ビットのデー
タとして書き込みマスク発生回路３に与えられる。第２
図に書き込みマスク発生回路３の具体回路例を示してい
る。31は第５図（a1）に示すようなデータ記憶部１への
書き込みデータのビット幅32に対する書き込み開始位置
および終了位置を与えるベクタデータであり、W/IO信号
端子７から与えられる。ここでは、書き込み開始位置が
4,終了位置が28としてそれぞれ５ビットのデータで与え
られている。32,33はそれぞれ書き込み開始位置および
終了位置のデータから第５図（b1）および（c1）に示す
書き込み開始マスク，終了マスクを発生する回路であ
り、第３図および第４図にその具体回路例を示す。それ
ぞれインバータ（Inv），ナンドゲート（NA）およびノ
アゲート（NO）から成るランダムロジックで構成され
る。この書き込み開始マスクおよび終了マスクからイン
バータ（Inv）およびオアゲート（OR）により第５図（d
1）に示す書き込みマスク36を発生する。第１図の20はW
/IO信号端子７からのデータのうちの任意のビット信号
を用いてデータ記憶部１へ与える32ビットの書き込みデ
ータを発生する書き込みデータ発生回路であり、ここで
は第５図（a1）に示す入力データの最上位ビットを用い
て、この信号から32ビットがすべて「１」となる書き込
みデータ（e1）を発生する。
第９図は書き込みデータ発生回路20を実現するための
構成例である。W/IO信号端子７からのデータの最上位ビ
ットを32ビットの書き込みデータに展開し選択回路５へ
与えている。
構成例である。W/IO信号端子７からのデータの最上位ビ
ットを32ビットの書き込みデータに展開し選択回路５へ
与えている。
選択回路４、５はモード信号12に応じてデータ記憶部
１へ与える書き込みマスクおよび書き込みデータを選択
する回路であり、具体構成例を第10図，第11図に示す。
選択回路４の構成例を示す第10図において、48はマルチ
プレクサでありモード信号12がベクタモードの場合には
書き込みマスク発生回路３の出力を選択しデータ記憶部
１の書き込みマスク端子へ与える。選択回路５の構成例
を示す第11図において50はマルチプレクサであり、モー
ド信号12がベクタモードの場合には、書き込みデータ発
生回路20の出力を選択しデータ記憶部１の書き込みデー
タ端子へ与える。このようにベクタモードでの書き込み
においては、モード信号12により制御により書き込みマ
スク発生回路３の出力（第５図d1）と書き込みデータ発
生回路20の出力（第５図e1）が選択されたデータ記憶部
１へ与えられる。この書き込みマスクと書き込みデータ
によりデータ記憶部１には第５図（f1）に示す32ビット
内の領域Ａに連続した同一データが書き込まれることに
なり、このデータを読み出して表示画面上に表示すれ
ば、長さＡの直線が描画されたことになる。ここで、32
ビットに対する書き込み開始位置および終了位置はそれ
ぞれ５ビットで表現できるので、W/IO信号端子７へは10
ビットの信号を与えるだけでデータ記憶部１に対する32
ビットの書き込みマスクを与えることができる。W/IO端
子７から任意の書き込みデータと、このデータに対応し
た任意の書き込みマスクを与えるイメージモードでの書
き込み動作例は第６図に示しており、この場合はモード
信号入力端子12からの信号により選択回路４および５は
W/IO端子からのデータを選択する。選択回路４の構成例
を示す第10図において、45、46はそれぞれ16個のORゲー
トであり、47はインバータである。W/IO端子７から入力
された16ビットの書き込みマスクは45、46のORゲートの
並列に入力される。ORゲート45、46の出力は上位と下位
の16ビット書き込みマスクとして合成される32ビットの
書き込みマスクとなる。この32ビットの書き込みマスク
はアドレス信号６からの１ビットを用いてORゲート45、
46とインバータ47により、上位または下位の16ビットの
一方のみW/IO端子７からの書き込みマスクが出力され、
他方は書き込みをマスクする論理１の信号が出力され
る。モード信号12によりマルチプレクサ48を制御し、OR
ゲート45、46の出力を選択することにより、第６図（a
2）に示すような書き込みマスクを入力データとして16
ビットで直接W/IO端子７へ与えると、選択回路４を介し
てデータ記憶部１に対しては（d2）に示すように32ビッ
トの内、アドレス入力信号６の１ビットを用いて上位ま
たは下位の（この例では上位の）16ビットにW/IO端子７
からの書き込みマスクを割り当て、それ以外のビットを
マスクする書き込みマスクとして与える。選択回路５の
構成例を示す第11図において、W/IO端子７から入力され
た16ビットの書き込みデータは、同じデータが上位と下
位の16ビット書き込みデータとして合成され32ビットの
書き込みデータとなる。モード信号12によりマルチプレ
クサ50を制御し、W/IO端子７からの書き込みデータを選
択することにより、書き込みデータはW/IO端子７に与え
られた16ビットデータ（a3）から選択回路５を介して
（e2）に示すように同じデータを２ワード繰り返す32ビ
ットのデータとしてデータ記憶部１に与える。この書き
込みデータ（e2）と書き込みマスク（d2）を用いると、
データ記憶部１には第６図（f2）に示すように、32ビッ
ト内の16ビット幅の領域に任意のデータが書き込まれる
ことになる。第７図にランダムポートからのベクタモー
ドでの書き込み動作時のタイミングチャートを示す。ア
ドレス信号入力端子６には、RAS信号８の立ち下がりの
タイミングt1でローアドレスA1を、CAS信号９の立ち下
がりのタイミングt2でカラムアドレスA2を与え、書き込
みを行なうデータ記憶部１内の任意のワードを選択す
る。W/IO信号端子７にはt2のタイミングで書き込み開始
位置および終了位置を与える。WB/WE信号入力端子10に
はt1のタイミングで書き込みマスクを有効とするための
書き込みマスク制御信号を与え、書き込み動作時にライ
トイネーブル信号を与える。この場合、書き込みモード
信号入力端子12にはベクタモードでの書き込みに設定す
るための信号が与えられている。第８図にランダムポー
トからのイメージモードでの書き込み動作時のタイミン
グチャートを示す。アドレス信号入力端子６には、RAS
信号８の立ち下がりのタイミングt1でローアドレスA1
を、CAS信号９の立ち下がりのタイミングt2でカラムア
ドレスA2を与える。W/IO信号端子７にはt1のタイミング
で書き込みマスクを、t2のタイミングで書き込みデータ
を与える。WB/WE信号入力端子10にはt1のタイミングで
書き込みマスク制御信号を与え、書き込み動作時にライ
トイネーブル信号を与える。この場合、書き込みモード
信号入力端子12にはイメージモードでの書き込みに設定
するための信号が与えられている。つぎに、読みだし動
作について説明する。データ記憶部１からの読みだしデ
ータビット幅は32ビットであり、W/IO端子７のデータビ
ット幅は16ビットであるので、ランダムポートからの読
みだしにおいてはアドレス信号の１ビットを用いて選択
回路23により、データ記憶部１からの読みだしデータビ
ットの上位16ビットまたは下位16ビットを選択しW/IO端
子７へ出力している。第12図は選択回路23を実現するた
めの構成例である。40、41はバッファ回路、42はインバ
ータであり、アドレス信号の１ビットによりバッファ回
路40または41のいづれか一方を導通状態とし、32ビット
幅のデータ記憶部１からの読みだしデータの上位16ビッ
トまたは下位ビットを選択しW/IO端子７へ出力してい
る。第13図は本発明のビデオメモリにおける第２の実施
例を示す構成図である。第１図と異る点は、書き込みデ
ータ発生回路20の入力信号としてアドレス入力信号６の
一部の信号を与えているところである。つまり、ベクタ
モードでの書き込みにおいては、与えるデータとして
“0"または“1"の値をとる１ビットでよいので、RASお
よびCASに同期して与える２回のアドレス信号の内で使
用しないビットを用いてデータを与えている。第14図は
本発明のビデオメモリにおける第３の実施例を示す構成
図である。24はランダムポートからの書き込みにおい
て、与えられた書き込みデータと選択されたアドレスに
すでに書き込まれているデータとの論理演算を行い、デ
ータ記憶部１への書き込みデータを出力する論理演算回
路である。与えられた書き込みデータをソース（Ｓ）、
すでに書き込まれているデータをディスティネーション
（Ｄ）とすると、論理演算回路24は例えば表に示すよう
な論理演算を行う。
１へ与える書き込みマスクおよび書き込みデータを選択
する回路であり、具体構成例を第10図，第11図に示す。
選択回路４の構成例を示す第10図において、48はマルチ
プレクサでありモード信号12がベクタモードの場合には
書き込みマスク発生回路３の出力を選択しデータ記憶部
１の書き込みマスク端子へ与える。選択回路５の構成例
を示す第11図において50はマルチプレクサであり、モー
ド信号12がベクタモードの場合には、書き込みデータ発
生回路20の出力を選択しデータ記憶部１の書き込みデー
タ端子へ与える。このようにベクタモードでの書き込み
においては、モード信号12により制御により書き込みマ
スク発生回路３の出力（第５図d1）と書き込みデータ発
生回路20の出力（第５図e1）が選択されたデータ記憶部
１へ与えられる。この書き込みマスクと書き込みデータ
によりデータ記憶部１には第５図（f1）に示す32ビット
内の領域Ａに連続した同一データが書き込まれることに
なり、このデータを読み出して表示画面上に表示すれ
ば、長さＡの直線が描画されたことになる。ここで、32
ビットに対する書き込み開始位置および終了位置はそれ
ぞれ５ビットで表現できるので、W/IO信号端子７へは10
ビットの信号を与えるだけでデータ記憶部１に対する32
ビットの書き込みマスクを与えることができる。W/IO端
子７から任意の書き込みデータと、このデータに対応し
た任意の書き込みマスクを与えるイメージモードでの書
き込み動作例は第６図に示しており、この場合はモード
信号入力端子12からの信号により選択回路４および５は
W/IO端子からのデータを選択する。選択回路４の構成例
を示す第10図において、45、46はそれぞれ16個のORゲー
トであり、47はインバータである。W/IO端子７から入力
された16ビットの書き込みマスクは45、46のORゲートの
並列に入力される。ORゲート45、46の出力は上位と下位
の16ビット書き込みマスクとして合成される32ビットの
書き込みマスクとなる。この32ビットの書き込みマスク
はアドレス信号６からの１ビットを用いてORゲート45、
46とインバータ47により、上位または下位の16ビットの
一方のみW/IO端子７からの書き込みマスクが出力され、
他方は書き込みをマスクする論理１の信号が出力され
る。モード信号12によりマルチプレクサ48を制御し、OR
ゲート45、46の出力を選択することにより、第６図（a
2）に示すような書き込みマスクを入力データとして16
ビットで直接W/IO端子７へ与えると、選択回路４を介し
てデータ記憶部１に対しては（d2）に示すように32ビッ
トの内、アドレス入力信号６の１ビットを用いて上位ま
たは下位の（この例では上位の）16ビットにW/IO端子７
からの書き込みマスクを割り当て、それ以外のビットを
マスクする書き込みマスクとして与える。選択回路５の
構成例を示す第11図において、W/IO端子７から入力され
た16ビットの書き込みデータは、同じデータが上位と下
位の16ビット書き込みデータとして合成され32ビットの
書き込みデータとなる。モード信号12によりマルチプレ
クサ50を制御し、W/IO端子７からの書き込みデータを選
択することにより、書き込みデータはW/IO端子７に与え
られた16ビットデータ（a3）から選択回路５を介して
（e2）に示すように同じデータを２ワード繰り返す32ビ
ットのデータとしてデータ記憶部１に与える。この書き
込みデータ（e2）と書き込みマスク（d2）を用いると、
データ記憶部１には第６図（f2）に示すように、32ビッ
ト内の16ビット幅の領域に任意のデータが書き込まれる
ことになる。第７図にランダムポートからのベクタモー
ドでの書き込み動作時のタイミングチャートを示す。ア
ドレス信号入力端子６には、RAS信号８の立ち下がりの
タイミングt1でローアドレスA1を、CAS信号９の立ち下
がりのタイミングt2でカラムアドレスA2を与え、書き込
みを行なうデータ記憶部１内の任意のワードを選択す
る。W/IO信号端子７にはt2のタイミングで書き込み開始
位置および終了位置を与える。WB/WE信号入力端子10に
はt1のタイミングで書き込みマスクを有効とするための
書き込みマスク制御信号を与え、書き込み動作時にライ
トイネーブル信号を与える。この場合、書き込みモード
信号入力端子12にはベクタモードでの書き込みに設定す
るための信号が与えられている。第８図にランダムポー
トからのイメージモードでの書き込み動作時のタイミン
グチャートを示す。アドレス信号入力端子６には、RAS
信号８の立ち下がりのタイミングt1でローアドレスA1
を、CAS信号９の立ち下がりのタイミングt2でカラムア
ドレスA2を与える。W/IO信号端子７にはt1のタイミング
で書き込みマスクを、t2のタイミングで書き込みデータ
を与える。WB/WE信号入力端子10にはt1のタイミングで
書き込みマスク制御信号を与え、書き込み動作時にライ
トイネーブル信号を与える。この場合、書き込みモード
信号入力端子12にはイメージモードでの書き込みに設定
するための信号が与えられている。つぎに、読みだし動
作について説明する。データ記憶部１からの読みだしデ
ータビット幅は32ビットであり、W/IO端子７のデータビ
ット幅は16ビットであるので、ランダムポートからの読
みだしにおいてはアドレス信号の１ビットを用いて選択
回路23により、データ記憶部１からの読みだしデータビ
ットの上位16ビットまたは下位16ビットを選択しW/IO端
子７へ出力している。第12図は選択回路23を実現するた
めの構成例である。40、41はバッファ回路、42はインバ
ータであり、アドレス信号の１ビットによりバッファ回
路40または41のいづれか一方を導通状態とし、32ビット
幅のデータ記憶部１からの読みだしデータの上位16ビッ
トまたは下位ビットを選択しW/IO端子７へ出力してい
る。第13図は本発明のビデオメモリにおける第２の実施
例を示す構成図である。第１図と異る点は、書き込みデ
ータ発生回路20の入力信号としてアドレス入力信号６の
一部の信号を与えているところである。つまり、ベクタ
モードでの書き込みにおいては、与えるデータとして
“0"または“1"の値をとる１ビットでよいので、RASお
よびCASに同期して与える２回のアドレス信号の内で使
用しないビットを用いてデータを与えている。第14図は
本発明のビデオメモリにおける第３の実施例を示す構成
図である。24はランダムポートからの書き込みにおい
て、与えられた書き込みデータと選択されたアドレスに
すでに書き込まれているデータとの論理演算を行い、デ
ータ記憶部１への書き込みデータを出力する論理演算回
路である。与えられた書き込みデータをソース（Ｓ）、
すでに書き込まれているデータをディスティネーション
（Ｄ）とすると、論理演算回路24は例えば表に示すよう
な論理演算を行う。
25は書き込みデータ発生回路であり、選択回路５への
出力信号としてすべてが“1"となるデータを発生してい
る。選択回路５には、書き込みデータ発生回路25の出力
と、W/IO端子７からの信号が入力されており、ベクタモ
ードでの書き込みにおいては、モード信号により書き込
みデータ発生回路25の出力を選択し、論理演算回路24へ
出力する。論理演算回路24の演算機能はアドレス入力信
号の一部を用いて設定することができる。第14図に示す
構成を用いて図形描画を行う場合の例を第15図に示す。
同図（ａ）は表示画面に対応してすでに図形１が画像メ
モリに書き込まれている状態を示し、この画像メモリに
同図（ｂ）に示すような図形１に重なる図形２を書き込
みデータとして与えた場合に、論理演算回路24の演算機
能に応じて同図（ｃ）〜（ｈ）に示すような異る図形デ
ータして画像メモリに書き込むことができる。（ｃ）は
演算機能をソースに設定した場合であり、図形１に対し
て図形２を重ね書きした図形となる。（ｄ）はディステ
ィネーションに設定した場合であり、与えられた書き込
みデータは無視され、図形１のみが書き込まれる。
（ｅ）はセットに設定した場合であり、データ記憶部１
への書き込みデータを“1"としている。（ｆ）はクリア
に設定した場合であり、データ記憶部１への書き込みデ
ータを“0"としている。（ｇ）および（ｈ）はそれぞれ
ANDおよびEXORに設定した場合であり、ソースとディス
ティネーションの論理演算結果を書き込みデータとして
与えている。これ以外にも論理演算回路24の演算機能に
応じてさまざまな図形として書き込むことができる。こ
の様に、第14図に示す構成においては、論理演算回路24
を有することにより、同一の書き込みデータを用いてさ
まざまな図形データを書き込むことができるとともに、
ベクタモードでの書き込みにおいて、ソースデータをす
べて“1"の値に設定したとしても、データ記憶部１へ与
える書き込みデータは任意の値に設定できる。つまり、
第14図においては書き込みデータ発生回路25のデータ値
をすべて“1"と設定しているが、この値がすべて“0"で
あっても同様の効果を発揮することは言うまでもない。
以上説明したように、書き込みマスク発生回路３、書き
込みデータ発生回路20、書き込みマスク選択回路４およ
び書き込みデータ選択回路５を備えることにより、書き
込みデータとこのデータに対応した書き込みマスクを用
いたイメージモードでの書き込み機能と、書き込み開始
位置および終了位置を示すベクタデータを用いて、入力
データのビット幅以上の書き込みデータビット幅を有す
るベクタモードでの書き込み機能を同時に実現する半導
体記憶装置を実現することができる。
出力信号としてすべてが“1"となるデータを発生してい
る。選択回路５には、書き込みデータ発生回路25の出力
と、W/IO端子７からの信号が入力されており、ベクタモ
ードでの書き込みにおいては、モード信号により書き込
みデータ発生回路25の出力を選択し、論理演算回路24へ
出力する。論理演算回路24の演算機能はアドレス入力信
号の一部を用いて設定することができる。第14図に示す
構成を用いて図形描画を行う場合の例を第15図に示す。
同図（ａ）は表示画面に対応してすでに図形１が画像メ
モリに書き込まれている状態を示し、この画像メモリに
同図（ｂ）に示すような図形１に重なる図形２を書き込
みデータとして与えた場合に、論理演算回路24の演算機
能に応じて同図（ｃ）〜（ｈ）に示すような異る図形デ
ータして画像メモリに書き込むことができる。（ｃ）は
演算機能をソースに設定した場合であり、図形１に対し
て図形２を重ね書きした図形となる。（ｄ）はディステ
ィネーションに設定した場合であり、与えられた書き込
みデータは無視され、図形１のみが書き込まれる。
（ｅ）はセットに設定した場合であり、データ記憶部１
への書き込みデータを“1"としている。（ｆ）はクリア
に設定した場合であり、データ記憶部１への書き込みデ
ータを“0"としている。（ｇ）および（ｈ）はそれぞれ
ANDおよびEXORに設定した場合であり、ソースとディス
ティネーションの論理演算結果を書き込みデータとして
与えている。これ以外にも論理演算回路24の演算機能に
応じてさまざまな図形として書き込むことができる。こ
の様に、第14図に示す構成においては、論理演算回路24
を有することにより、同一の書き込みデータを用いてさ
まざまな図形データを書き込むことができるとともに、
ベクタモードでの書き込みにおいて、ソースデータをす
べて“1"の値に設定したとしても、データ記憶部１へ与
える書き込みデータは任意の値に設定できる。つまり、
第14図においては書き込みデータ発生回路25のデータ値
をすべて“1"と設定しているが、この値がすべて“0"で
あっても同様の効果を発揮することは言うまでもない。
以上説明したように、書き込みマスク発生回路３、書き
込みデータ発生回路20、書き込みマスク選択回路４およ
び書き込みデータ選択回路５を備えることにより、書き
込みデータとこのデータに対応した書き込みマスクを用
いたイメージモードでの書き込み機能と、書き込み開始
位置および終了位置を示すベクタデータを用いて、入力
データのビット幅以上の書き込みデータビット幅を有す
るベクタモードでの書き込み機能を同時に実現する半導
体記憶装置を実現することができる。
発明の効果 以上説明したように、本発明によれば、入力端子のピ
ン数を増やすことなしに、データ記憶部への書き込みデ
ータのビット数を増やすことができるので、１回の書き
込み可能なビット数を増やすことができ、画像データの
画像メモリへの高速書き込みを実現できる。また、入力
端子より書き込みマスクおよび書き込みデータを与える
機能も有しているので、画像表示装置に適応して高機
能、高速描画が可能な半導体記憶装置を実現することが
できる。
ン数を増やすことなしに、データ記憶部への書き込みデ
ータのビット数を増やすことができるので、１回の書き
込み可能なビット数を増やすことができ、画像データの
画像メモリへの高速書き込みを実現できる。また、入力
端子より書き込みマスクおよび書き込みデータを与える
機能も有しているので、画像表示装置に適応して高機
能、高速描画が可能な半導体記憶装置を実現することが
できる。
第１図は本発明によるビデオメモリの第１の実施例を示
す構成図、第２図は同装置における書き込みマスク発生
回路の回路図、第３図は書き込みマスク発生回路におけ
る書き込み開始マスク発生回路の回路図、第４図は書き
込みマスク発生回路における書き込み終了マスク発生回
路の回路図、第５図および第６図は書き込みマスク発生
回路の動作説明図、第７図は本発明によるビデオメモリ
の書き込み開始位置および終了位置を与える場合の書き
込み動作タイミング説明図、第８図は同装置の書き込み
マスクおよび書き込みデータを与える場合の書き込み動
作タイミング説明図、第９図は書き込みデータ発生回路
20の一構成図、第10図は選択回路４の一構成図、第11図
は選択回路５の一構成図、第12図は選択回路23の一構成
図、第13図は本発明によるビデオメモリの第２の実施例
を示す構成図、第14図は本発明によるビデオメモリの第
３の実施例を示す構成図、第15図は第14図に示す構成で
の図形データ書き込み例を示す図、第16図は従来のビデ
オメモリの構成図、第17図は同装置の書き込み動作のタ
イミング説明図である。 １……データ記憶部、２……シリアルシフトレジスタ、
３……書き込みマスク発生回路、4,5,23……選択回路、
20……書き込みデータ発生回路。
す構成図、第２図は同装置における書き込みマスク発生
回路の回路図、第３図は書き込みマスク発生回路におけ
る書き込み開始マスク発生回路の回路図、第４図は書き
込みマスク発生回路における書き込み終了マスク発生回
路の回路図、第５図および第６図は書き込みマスク発生
回路の動作説明図、第７図は本発明によるビデオメモリ
の書き込み開始位置および終了位置を与える場合の書き
込み動作タイミング説明図、第８図は同装置の書き込み
マスクおよび書き込みデータを与える場合の書き込み動
作タイミング説明図、第９図は書き込みデータ発生回路
20の一構成図、第10図は選択回路４の一構成図、第11図
は選択回路５の一構成図、第12図は選択回路23の一構成
図、第13図は本発明によるビデオメモリの第２の実施例
を示す構成図、第14図は本発明によるビデオメモリの第
３の実施例を示す構成図、第15図は第14図に示す構成で
の図形データ書き込み例を示す図、第16図は従来のビデ
オメモリの構成図、第17図は同装置の書き込み動作のタ
イミング説明図である。 １……データ記憶部、２……シリアルシフトレジスタ、
３……書き込みマスク発生回路、4,5,23……選択回路、
20……書き込みデータ発生回路。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/407
Claims (9)
- 【請求項１】データ記憶部への書き込みデータのビット
幅に対する書き込み開始位置および終了位置がデータ入
力端子からランダム書き込みサイクル内に入力され、ア
ドレス入力端子から入力されるアドレスによって指定さ
れる前記データ記憶部における領域において、前記書き
込み開始位置および終了位置で示される書き込み許可領
域以外を書き込み禁止とする書き込みマスクを発生する
手段と、 前記データ入力端子から前記ランダム書き込みサイクル
内で入力される入力信号から前記書き込み許可領域を含
み、前記入力信号のビット幅より大きなビットに対して
書き込みデータを発生する手段と、 前記データ記憶部への書き込みデータのビット幅に対す
る前記書き込み許可領域に、前記書き込みデータ発生手
段の出力を前記ランダム書き込みサイクル内で書き込む
手段と を備え、 前記データ記憶部へのデータ入力ビット幅が、前記デー
タ入力端子の入力ビット幅よりも大きいことを特徴とす
る半導体記憶装置。 - 【請求項２】データ記憶部への書き込みデータのビット
幅に対する書き込み開始位置および終了位置がデータ入
力端子からランダム書き込みサイクル内に入力され、ア
ドレス入力端子から入力されるアドレスによって指定さ
れる前記データ記憶部における領域において、前記書き
込み開始位置および終了位置で示される書き込み許可領
域以外を書き込み禁止とする書き込みマスクを発生する
手段と、 前記データ入力端子から入力される、書き込み許可領域
以外を書き込み禁止とする書き込みマスクまたは前記書
き込みマスク発生手段の出力のいずれか一方を選択する
第１の選択手段と、 前記データ入力端子から前記ランダム書き込みサイクル
内で入力される入力信号から前記書き込み許可領域を含
み、前記入力信号のビット幅より大きなビットに対して
書き込みデータを発生する手段と、 前記データ入力端子から入力される書き込みデータまた
は前記書き込みデータ発生手段の出力のいずれか一方を
選択する第２の選択手段と、 前記データ記憶部への書き込みデータのビット幅に対す
る前記書き込み許可領域に、前記第２の選択手段の出力
を前記ランダム書き込みサイクル内で書き込む手段と を備え、 前記書き込み許可領域は、前記第１の選択手段から出力
された書き込みマスクに基づいて生成され、前記データ
記憶部へのデータ入力ビット幅が、前記データ入力端子
の入力ビット幅よりも大きいことを特徴とする半導体記
憶装置。 - 【請求項３】前記書き込み開始位置および終了位置を用
いる書き込みあるいは前記外部からの書き込みマスクを
用いる書き込みかを制御する書き込みモード制御信号入
力手段を有し、前記書き込みモード制御信号により前記
第１および第２の選択手段を制御することを特徴とする
特許請求の範囲第２項記載の半導体記憶装置。 - 【請求項４】書き込みデータ発生手段が、データ入力端
子からの入力信号から書き込みデータを発生する手段で
あることを特徴とする特許請求の範囲第１項または第２
項記載の半導体記憶装置。 - 【請求項５】書き込みデータ発生手段が、アドレス入力
端子からの入力信号から書き込みデータを発生する手段
であることを特徴とする特許請求の範囲第１項または第
２項記載の半導体記憶装置。 - 【請求項６】データ記憶部への書き込みデータのビット
幅に対する書き込み開始位置および終了位置がデータ入
力端子からランダム書き込みサイクル内に入力され前記
書き込み開始位置および終了位置で示される書き込み許
可領域以外を書き込み禁止とする書き込みマスクを発生
する手段と、 前記データ入力端子から入力される、書き込み許可領域
以外を書き込み禁止とする書き込みマスクまたは前記書
き込みマスク発生手段の出力のいずれか一方を選択する
第１の選択手段と、 前記データ入力端子からの入力信号に依存しないで、内
部で前記書き込み許可領域を含むビットに対して書き込
みデータを発生する手段と、 前記データ入力端子から入力される書き込みデータまた
は前記書き込みデータ発生手段の出力のいずれか一方を
選択する第２の選択手段と、 前記データ記憶部への書き込みデータのビット幅に対す
る前記書き込み許可領域に、前記第２の選択手段の出力
を前記ランダム書き込みサイクル内で書き込む手段と を備え、 前記書き込み許可領域は、前記第１の選択手段から出力
された書き込みマスクに基づいて生成され、前記データ
記憶部へのデータ入力ビット幅が、前記データ入力端子
の入力ビット幅よりも大きいことを特徴とする半導体記
憶装置。 - 【請求項７】前記書き込み開始位置および終了位置を用
いる書き込みあるいは前記入力端子からの書き込みマス
クを用いる書き込みかを制御する書き込みモード制御信
号入力手段を有し、前記書き込みモード制御信号により
前記第１および第２の選択手段を制御することを特徴と
する特許請求の範囲第６項記載の半導体記憶装置。 - 【請求項８】前記書き込みデータ発生手段は、すべてが
“1"となるデータを発生する構成とすることを特徴とす
る特許請求の範囲第６項記載の半導体記憶装置。 - 【請求項９】前記第２の選択手段の出力と前記データ記
憶部から読みだしたデータとの論理演算をおこなう論理
演算手段と、 アドレス入力信号の一部を用いて前記論理演算手段の演
算を制御する手段とをさらに備えたことを特徴とする特
許請求の範囲第６項記載の半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18408689 | 1989-07-17 | ||
| JP1-184086 | 1989-07-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130988A JPH03130988A (ja) | 1991-06-04 |
| JP2811929B2 true JP2811929B2 (ja) | 1998-10-15 |
Family
ID=16147154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189037A Expired - Fee Related JP2811929B2 (ja) | 1989-07-17 | 1990-07-16 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5198804A (ja) |
| EP (1) | EP0409008B1 (ja) |
| JP (1) | JP2811929B2 (ja) |
| KR (1) | KR940005682B1 (ja) |
| DE (1) | DE69022315T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325545A (ja) * | 1992-05-25 | 1993-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5274865A (en) * | 1992-11-25 | 1994-01-04 | Sanwa Life Cela Kabushiki Kaisha | Cooling device |
| US5422998A (en) * | 1993-11-15 | 1995-06-06 | Margolin; Jed | Video memory with flash fill |
| US5754191A (en) * | 1995-06-23 | 1998-05-19 | Cirrus Logic, Inc. | Method and apparatus for optimizing pixel data write operations to a tile based frame buffer |
| KR102213910B1 (ko) * | 2014-09-30 | 2021-02-08 | 한국전력공사 | 초전도 전력기기의 절연구조 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6067989A (ja) * | 1983-09-26 | 1985-04-18 | 株式会社日立製作所 | 画像表示装置 |
| JPS60113395A (ja) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | メモリ制御回路 |
| EP0989536B1 (en) * | 1983-12-26 | 2003-05-07 | Hitachi, Ltd. | Graphic pattern processing apparatus |
| US4689741A (en) * | 1983-12-30 | 1987-08-25 | Texas Instruments Incorporated | Video system having a dual-port memory with inhibited random access during transfer cycles |
| JPS60249184A (ja) * | 1984-05-25 | 1985-12-09 | 株式会社日立製作所 | ビツトマツプ表示用メモリ装置 |
| JPS61267148A (ja) * | 1985-05-22 | 1986-11-26 | Hitachi Ltd | 記憶回路 |
| US4920504A (en) * | 1985-09-17 | 1990-04-24 | Nec Corporation | Display managing arrangement with a display memory divided into a matrix of memory blocks, each serving as a unit for display management |
| JPS62275388A (ja) * | 1986-05-23 | 1987-11-30 | Hitachi Ltd | 半導体記憶装置 |
| JPS6334795A (ja) * | 1986-07-29 | 1988-02-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63123142A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体記憶装置 |
| EP0280320B1 (en) * | 1987-02-27 | 1994-12-07 | Nec Corporation | Graphics display controller equipped with boundary searching circuit |
| US4876663A (en) * | 1987-04-23 | 1989-10-24 | Mccord Donald G | Display interface system using buffered VDRAMs and plural shift registers for data rate control between data source and display |
| JP2615050B2 (ja) * | 1987-05-25 | 1997-05-28 | 株式会社日立製作所 | 半導体メモリ |
-
1990
- 1990-06-29 US US07/545,782 patent/US5198804A/en not_active Expired - Fee Related
- 1990-07-05 EP EP90112885A patent/EP0409008B1/en not_active Expired - Lifetime
- 1990-07-05 DE DE69022315T patent/DE69022315T2/de not_active Expired - Fee Related
- 1990-07-14 KR KR1019900010703A patent/KR940005682B1/ko not_active IP Right Cessation
- 1990-07-16 JP JP2189037A patent/JP2811929B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| Ｎａｔｉｏｎａｌ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ，３６〔３〕 （１９９０−６） Ｐ．１８−２４ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940005682B1 (ko) | 1994-06-22 |
| DE69022315D1 (de) | 1995-10-19 |
| JPH03130988A (ja) | 1991-06-04 |
| KR910003660A (ko) | 1991-02-28 |
| DE69022315T2 (de) | 1996-02-22 |
| EP0409008B1 (en) | 1995-09-13 |
| EP0409008A3 (en) | 1992-08-26 |
| US5198804A (en) | 1993-03-30 |
| EP0409008A2 (en) | 1991-01-23 |
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