JPS60249184A - ビツトマツプ表示用メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は高機能なメモリ装置に係り、特に、ワークステ
ージ賃ン等に用いられるビットマツプ表示を行う表示用
メモリとして好適なビットマツプ光示用メモリ装置に関
する。

（発明の背景） ＬＳＩ技術の進展により、プロセッサの高速化、高機能
化、メモリの犬容１化、高速化が急速に進んでいる。し
かし、プロセッサとメモリを結ぶバスの高機能化は、こ
れらほどには進展していない。

この理由としては、ＬＳＩの外部ビンの制約、グリント
配線コストの制約等が考えられる。このため、システム
を構築する上で、バスの性能（情報伝送速度）が十分で
な（、このことがネックとなる度合いが１年々著しくな
っている。

特に、ワークステーションや画像処理システムのように
、大ｌのメモリを必要とするシステムでは、ダイナミッ
クＲＡＭ（以下ＤＲＡＭと略）を用いざるを得す、　２
５６にピッ）ＤＲＡＭ等が用いられている。

しかし、このＤＲＡＭは、データの幅（同時に処理でき
るビット数）が１ビット着しくけ４ビット程度であり、
高速の処理を行う上での限界が見えはじめてきた。具体
的に言えば、ＤＲＡＭのサイクルタイムを２５０ｎ　Ｓ
とすれば、（２５６にビット×１）のデータをすべて変
更するにＧＡ６５ミリ秒は必要である。

また、表示画面で考えれば、（１０２４Ｘ１０２４）ド
ツトの中間調やカラーの画面を・表示用読み出しと画像
処理用リード、ライトとで、タイムシェアリングを行な
うシステムにおいて、全画面８１ドツトづつリード、ラ
イトを行い、シフトする場合には で約１秒か力する計算になる。

ビットマツプ・ディスプレイ用の画像メモリとしては、
テキサス・インスッルメンツ社ＣＴｅｘａｓＩｎｓｔｒ
ｕｍｅｎｔｓ　Ｉｎｃ、：　アメリカ）のシフトレジス
タ内蔵２ポート６４にダイナミックＲＡＭがある。（「
日経エレクトロニクスＪ　１９８３年　９月２６日号、
屑３２６．ＰＩ３３：ｒエレクトリック・デザイン（Ｅ
ｌｅｃｔｒｉｃ　Ｄｅｓｉｇｎ　）　Ｊ　１９８３年８
月１８日号、　Ｖｏｌ、１７．Ａ、１７．　ＰＰ１６１
〜１８２）このＲＡＭについて、第３図を用いて説明す
る。

このＲＡＭは、通常のメモリとしてのメモリアレイ２・
およびリード、之イトのコントローラ４を有するほかに
、２５６段のシフトレジスタ３を有することが特徴であ
る。

このシフトレジスタ３０目的は、通常のリード、ライト
操作以外に、シリアルにではあるが、このシフトレジス
タを利用することＫより、高速にメモリをアクセスでき
るようにすることにある。

つまり、メモリアレイ２に対して通常のリード、ライト
を行なっている間Ｋ、前記シフトレジスタ３ヘデータを
入力しておき、まとめてメモリアレイへ書き込を行った
り、メモリアレイ２からこのシフトレジスタ３へ一時的
に読み出しておき、高速に、外部ヘシーケンシャルに読
み出しを行うことができることが特徴である。

しかし、このシフトレジスタ３を用いて、メモリアレイ
２内のデータをシフトさせることを考えると、行単位で
のシフトは問題がないが、１行内でのシフトを行なうと
、その１行すべてのデータがシフトするため、マルチウ
ィンドウ表示の場合には、隣接ウィンドウ間でデータが
交雑してしまい、正確な対応ができないという欠点があ
った。

また、第３図のメモリ装置と同様に、メモリにシフトレ
ジスタを内蔵させるという考え方は、特開昭５９−１１
０７８号公報や、米国特許第４３９８２４８号明細書等
でも述べられている。

特開昭５９−１１．０７８号公報では、画像ファイルか
らＴＶ信号に変換するための処理装置として、メモリに
２ライン分のシフトレジスタを具備させたことを特徴と
する画像情報処理装置が提案されている。

これは、メモリから高速にデータを読み出すために、シ
フトレジスタを２個並列に用いるもので、前記第３図の
装置と、１よぼ同じ考え方に立っている。

また、米国特許第４３９８２４８号では、シリアル入出
力を行う（１２８Ｘ６４）ビットのメモリアレイを例に
、シフトレジスタ内蔵メモリが提案されている。

しかし、これらのメモリ装置圧おいても、一度メモリア
レイから読み出してシフトし、選択的に再書き込みを行
うことはできず、やはり、マルチウィンドウ表示には適
用できないという欠点がある。

（発明の目的） 本発明の目的は・ワークステーション等の画像メモリ内
のデータを高速に、かつ選択的に移動することができ、
したがって、マルチウィンドウ表示にも適用可能な高機
能メモリ装置、特に、ビットマツプ表示用メモリ装置を
提供することにある。

（１発明の概９） 前記の目的を達成するために、本発明は、行アートレス
および列アドレスによってアドレス指定されるメモリア
レイと、前記メモリアレイの指定された転送元の領域の
行から、行単位のデータを読み出す手段と、前記メモリ
アレイから読み出された行単位のデータを一時記憶する
シフトレジスタと、前記シフトレジスタ内で、データを
予定桁シフトさせる手段と、前記シフトレジスタに記憶
された行単位のデータを、前記メモリアレイの指定され
た転送先領域の行に書き込む手段と、前記シフトレジス
タからメモリアレイへの書き込み許可領域を指定する手
段とを具備することにより、メモリアレイ内から行単位
で読み出したデータを、シフトレジスタ内で所望相だけ
シフＦし、さらに再書き込みを許可されたシフトレジス
タの領域にあるデータのみを、前記メモリアレイの指示
性に再び書き込むことができるように構成した点に特徴
がある。

（発明の実施例） 以下に、本発明の一実施例を図面を用いて説明する。第
２図は、本発明を適用するのに好適なワークスチーシラ
ンの大まかなブロック図を示している。

ＣＰｔＪ（中央処理装置１）５＆２システム全体を制御
し、メモリ６にはプログラムやデータを記憶する。ｌ１
０（入出力装置）７は、入出力の管理を行い・光ディス
ク、磁気ディスク、フロッピーディスク等の外部記憶装
置や、マウス等の図形入力装置やＦＡＸ等の画像入力装
置、またはＬＡＮ等の通信制御を行う。

本発明の高機能メモリ８は、ディスプレイ９をドライブ
するための一時記憶メモリであるとともに、高速に、か
つ選択的にデータを移動する処理装置である。前記の各
ブロックはマイクロコンノ（ス１０で接続している。

第１因は、本発明の一実施例である高機能メモリ８の大
まかな構成を示すブロック図である。

高機能メモリ８は、データを記憶するメモリ（セル）ア
レイ部４００、該メモリ（セル）アレイ部４００にＣＰ
Ｕからアクセスするための、ＣＰＵインターフェイス部
２１、およびタイミングやコントロールを行うタイミン
グムコントロール部２４等の、通常のメモリ機能を行う
部分以外に、つぎのような構成部分を含んでいる。

（１）該メモリアレイ部４００から、行単位でデ−タを
読み出し、シフト操作を行い、再び前記メモリアレイ部
に書き込みを行うシフト機能部２６　、 （２）該シフトを行うためのパラメータ等を指示するレ
ジスタ群２０、 （３）該レジスタ群２０のデータにもとづいて、メモリ
アドレスを指定するポインタ群２２、＋４１ＣＰＵから
のアドレスと、該ポインタ群２２で発生したアドレスと
の、いずれか一方を選択するセレクタ２３、および （５）表示のためのデータ読み出しを行なって表示出力
ＤＯＵＴを発生する表示用読み出し部２５゜なお、第１
図において、ＤＢＵＳはデータバス、ＡＢＵＳはアドレ
スバス、またＣＢＵＳはコントロールバスである。

内部の詳細を開示する前に、本発明の高機能メモリ８０
機能について、第４図の機能ブロック図を用いて説明す
る。

メモリ（セル）アレイ４００は、４Ｍビットの容量があ
り、これは（１０２４Ｘ１０２４）ビットの小領域４１
０，４１１，４１２，４１３から構成されている。しか
し、本発明にとって、これらの容量値はそれほど重要で
はなく、一実施例を開示するために用いたにすぎない。

該メモリアレイに対して、ユーザは、レジスタを用いて
アドレスを指示し、種々の機能を実行させることができ
る。以下この機能についての説明を行う。

まず始めに、本実施例では、転送元開始アドレス（Ｒ８
Ｉ）４０４　と転送元終了アドレス（Ｒ８２）４０５と
で囲まれた領域４０１を、転送先開始アドレス（ＲＴＩ
）４０７を始点とする領域４０２へ、ＣＰＵの介在なし
に、メモリ内で自動的に転送できる（その詳細は後述す
る）。

また、内部のメモリーメモリ間転送だけではなく、外部
のプロセッサやメモリとのデータ転送も、アドレスの領
域ポインタ（例えば、前記の各アドレス４０４，４０５
）を用いて、選択的に行うことができる（その詳細は後
述する）。

さらに、該メモリアレイ４００からの表示読み出しも、
表示開始アドレス（ＲＤＩＳＰＩ　）４０６および表示
終了アドレス（ＲＤＩＳＰ２）４０８で凹まれた領域を
指定することＫより、外部に、シリアルに読み出すこと
ができる。

なお、この指定はドツト単位で可能であるため、種々の
ＣＲＴモニタやＥＬ、液晶等の、表示ドツト数やクロッ
ク周波数の異なるディスプレイに直結して読み出しを行
なうことを可能としている。

これについても、詳細は後述する。

以上の領域指示を行うポインタ（例えば、前記の各アド
レス４０４，４０５，４０６，４０７，４０８など〕は
、ユーザから見れば、第４図から明らかなように、横１
０２４、たて４０９６　（＝１０２４Ｘ４　）のＸＹ座
標の上でのアドレスとなる。すなわち、この配列では、
表示画面上の座標とメモリアドレスが対応することにな
るので、非常に指定しやすい型となっている。

換言すれば、例えば、第４図の領域４０１を１つのウィ
ンドウと考えることができ、このウィンドウを領域４０
２へ移動させることができるわけである。

次に、第５図を参照して、レジスタ群（第１図の２０）
およびポインタ群（第１図の２２）について詳細に述べ
る。

第５図では、第４図で示した転送元開始アドレス（Ｒ８
Ｉ）４０４　を、列アドレス（Ｒ８１，Ｃ）５０１　と
行アドレス（Ｒ８１，Ｒ）５０４　のように分けて記述
している。他のアドレスについても同様である。

つまり、第５図中の（ＸＸＸ、Ｃ）は列アドレスであり
、（ＸＸＸ、Ｒ）は行アドレスであることを示している
。

このため、第５図では、パラメータを指示するレジスタ
が多数描かれているが、第４図に示したレジスタを、そ
れぞれ行アドレス（上位のビット）と列アドレス（下位
のビット）と九分離して示したにすぎない。

以下、第５図の動作について述べる。

まず行の移動をするため、転送元の一性分のデータ読み
出しを行う。このためには、転送元開始行アドレス（Ｒ
８Ｉ　。Ｒ）５０７の内容を転送元カウンタ（ＣＮＴ、
Ｒ８）５０ｓ　ｉｃロードし、図示していないクロック
に基づいて、カウントアツプを行う。

このカウンタのカウント値をアドレスとして、メモリア
レイ　４００より、転送元の１行分のデータを読出し、
これをシフトレジスタ５３２に記憶する。次に、シフト
レジスタ　５３２内のデータを、転送先開始列アドレス
（ＲＴｌ、Ｃ）５０３　と転送元開始列アドレス（Ｒ８
Ｉ　、Ｃ）５０１　との差だけシフトさせる。

さらに、転送先開始列アドレス（ＲＴｌ、Ｃ）５０３力
）ら始まり、転送元開始列アドレス（ＲＴｌ、Ｃ）５０
３　と転送元終了列アドレス（Ｒ８２，Ｃ）５０２との
間のビット数分だけを、選択的に、メモリアレイ４００
内の、転送先行アドレス（ＲＴＩ。

Ｒ）５１１をもとに作成された転送先ポインタ（ＣＮＴ
、ＲＴ）５１２が指す行アドレスに書き込みを行う。

以上の動作の詳細は後述する。

表示用読み出しに関しても、同様は、表示開始行アドレ
ス（ＲＤＩＳＰＩ　、Ｒ）５１３から表示終了行アドレ
ス（ＲＤＩＳＰ２　、Ｒ）５１６　までを対象として、
サイクリックに読み出しを行う。

このため罠は、前記開始行アドレス５１３４−表示読み
出しカウンタ（ＣＮＴ　、ＤＩ　）５１４にロードし、
図示していないクロックをもとに１終了アドレス（ＲＤ
ＩＳＰ２　、Ｒ）５１６　の値になるまで、比較器（Ｃ
ＭＰ　、ＤＩ　）５１５で比較しながら、前記カウンタ
のカウントアツプを行う。

−回の読み出しが終了したならば、図示していないコン
トローラへ信号を送り、再びコントロー２から開始アド
レス５１３のロードを行なうストローブを受ける。

列方向に関しても同様で、表示開始列アドレスＣＤｌ５
ＰＩ　、Ｃ）５１７　ｆ表示列カウンタ（ｃＮＴ　、Ｄ
２　）５１８にロードし、表示列終了アドレス（ＲＤＩ
ＳＰ２．Ｃ）５２０まで、比較器（ＣＭＰ、Ｄ２）５１
９で比較しながら、すでに読み出した一行のデータのう
ち・どのビットを選択する力）を指示する。

本実施例では１表示用ビット選択にカウンタとセレクタ
を用いた例を示したが、明らかなように、シフトレジス
タを用いても同様の動作を実現できる。

以上に説明した読み出し部についても１．詳細は後述す
る。

第６図は、本実施例（第１図）のシフト機能部２６の動
作を説明するための一部詳細ブロック図である。ここで
は、主にデータの流れを説明する。

先述したように、ポインタを含むコントローラ２４によ
って発生されたアドレスにしたがって、メモリアレイ４
００から、−性分のデータをシフトレジスタ５３２ヘロ
ードする。

次に、ユーザが設定したレジスタ値にもとづき、前記シ
フトレジスタ５３２内で、所定ビット数のシフトを行う
。シフトビット数の決定法は、先述したとおり、転送先
の開始列アドレスと転送元の開始列アドレスとの差であ
る。

シフト後のデータは、書き込みパターンレジスタ１ｚを
もとに指定された領域のみへ、再度書き込まれる。第６
図では、１ビツト右方ヘシフトしたデータを、３ビツト
のみ再書き込みを行なった例を示している。また、第６
図では、再書き込みを行なったドツト位置を２重線で示
している。

シフトレジスタ５３２の詳細なブロック図を第７図に示
す。

メモリセルアレイ　４００からの出力はＰＩ−Ｐ４Ｏ１
０であり、ロード信号ＬＤにより、各フリップフロップ
１３０〜１３５１Ｃデータがロードされる。次に、シフ
トクロック信号５ＣＬＫＩＣより、各データをシフトす
ることができる。

また、直列データ人力ＳＩにより、外部からの入力を入
れることができ、直列データ出力ＳＯから外部へ出力す
ることも可能である。さらに、前記入力ＳＩと出力ＳＯ
とを接続することにより、ローテーシ田ン操作を行うこ
とも可能である。

なお、本明細書では、一方向シフトのみを示しているが
、双方向シフト用フリップフロッグを用いれば、双方向
シフトも可能であることは、明らかであろう。

次忙、書き込みパターンレジスタ、すなわち書き込み領
域指示部１２（第６図）の動作および構成について詳し
く述べる。

第８図は、書き込み領域を作成す一石原″理図を示して
いる。

スタートアドレス用ピットチェイン８３は、書き込み許
可領域の始まり番地を指定する、スタートポインタ８１
が指すビットより右側を、すべて許可領域でするための
チェインである。

また一方、エンドアドレス用ピットチェイン８４は、書
き込み許可領域の終わり番地を指定する、エンドポイン
タ８２が指すビットより左側を、すべて許可領域とする
ためのチェインである。

これらのスタートアドレス用ピットチェイン８３と、エ
ンドアドレス用ピットチェイン８４との。

各ビットの重なった部分（第８図に符号Ａで示す範囲）
が書き込み許可領域８５となる。

この原理を、具体的に実現するためのハード構成を、第
９図に示す。

書き込み許可領域の始まり番地は、転送先列開始アドレ
ス（ＲＴｌ、Ｃ）５０３で示される。このアドレスは、
デコーダ＜ＤＥＣ）１０３により、スタートアドレス用
ピットチェイン８３を指すスタートポインタとなる。

スタートアドレス用ピットチェイン８３は、図から明ら
かなように、直列に接続された多数の論理和ゲー）１０
０１〜１００５により構成され、それぞれの論理和ゲー
トの１人力に前記デコーダ１０３の出力の１つが接続さ
れる。

そしてご前記ピットチェイン８３の中のいずれかの論理
和ゲートに対する、前記デコーダ１０３からの入力がＨ
レベルになれば、それに続くピットチェイン（すなわち
、論理和ゲート）の出力は、すべてＨレベルとなる。

一方、エンドアドレス（ポインタ）を作成するため、ま
ず書き込み幅をめる。これは、転送元開始列アドレス（
Ｒ８１，Ｃ）５０１　と転送元終了列アドレス（Ｒ８２
，Ｃ）５０２　とを減算器１０１に供給すれば、その減
算結果としてめることができる。

次に、前記のようにしてめた書き込み幅と転送先開始列
アドレス（ＲＴＩ　、Ｃ）５０３．とを、加算器１０２
８用いて加算すればエンドアドレスがまる。このよう産
してめたエンドアドレスをデコーダ１０４でエンドポイ
ンタに変換する。

エンドアドレス用ピットチェイン８４は、左向きの論理
和ゲ”−）　１０１１〜１０１５により、スタートアド
レス用ピットチェインと同様に構成される。そして、前
記ポインタより左側の論理和ゲートの出力ビットがＨレ
ベルとなるように動作する。

さらＫ、各ピットチェイン８３’、８４　の出力を論理
積ゲート１０２１〜１０２５に供給し、そこで各ピット
チェインの出力の重なり部分を抽出し、書き込み許可領
域を作成している。

図示の例では、両端の論理和回路１０２１　および１０
２５　’ｉ−除く、論理和回路１０２２〜１０２４に対
応する領域が書き込み許可領域となる。

なお、複数の分離した領域を指示する必要がある場合は
、第９図に示した回路を複数組用意し・それらの出力の
論理和をとれば実現できる。

さて次に、ＣＰＵインターフェイス部２１（第３図）の
詳細圧ついて、第１０図を用いて述べる。

ＣＰＵ（図示せず）からデータバスＤＢＵＳを介して伝
送されたデータは、３２ビット並列にバッファ５２７に
入力する。このバッファ５２７は１０２４　ビットの容
量があるため、書き込みアドレスをデコーダ９１でデコ
ードして、バッファ５２７の所定のアドレスへ書キ込ム
。

図示のバッファ５２７は、ＣＰＵとメモリアレイ４００
との間にあって、高速データ転送のためのバッファリン
グを行う。つまり、前記バッファ５２７に記憶されてい
る同一行のデータであれば、前記ＣＰＵは、メモリアレ
イ４００とのアクセスとは無関係に、高速にアクセスで
きる。これはスタティックコラム型のＤＲＡＭアクセス
法と同じである。

また、本実施例では、ＣＰＵからアドレスを発生して通
常のアクセスを行う外に、ＣＰＵから内部のレジスタに
パラメータを設定してＤＭＡ転送を行うモードを設けて
いる。

この際、行アドレスＲＡが変化するまでは、メモリアレ
イ４００とのアクセスは行なわずバッファ５２７に高速
にデータを転送する。

行アドレス変化検出器９２により、行アドレスの変化が
検出されたならば、制御器９３によって、高速ＤＭＡに
一時ＷＡＩＴをかけ、バッファ５２７からメモリアレイ
４００へ、まとめて、データ転送を自動的に行う。

アクセスのためのアドレスのポインタとしては、前述の
データ移動を行うためのレジスタやポインタ（第４図の
Ｒ８１，４０４お、Ｊ：ヒＲＳ　２　、４０５）を用い
ることができる。

また、バッファ５２７からメモリアレイ４００に書き込
みを行う際には、データ移動を行う場合と同様Ｋ、書き
込みパターンレジスタ５３５を用いてマスキングするこ
と−つまり、選択的に書き込みを行なうことを可能とし
ている。

このため、ＣＰＵもしくはＤＭＡ転送元からのデータ幅
が３２ビツトであっても、該書き込みパターンレジスタ
５３５の設定を行うことにより、任意のビット数を書き
込むことができ、従来のようなワードパウンダリー（境
界）の処理が不要となる。

このことは、高速ＤＭＡを行う上で非常に大切なことで
ある。

なお、第１０図において、９３は前述のように高速ＤＭ
Ａに一時ＷＡ　Ｉ　Ｔ’ｉｅかけるための制御器、１３
Ａはビットアドレス、ＷＡはロードアドレスである。

次に表示用読み出し部２５（第１図）の詳細について説
明する。第１１図は表示用読み出し部のブロック図であ
る。

メモリアレイ４００のうち、表示開始アドレス（ＲＤＩ
ＳＰｌ）４０６　（第５図では、符号５１３および５１
７であられされる）と表示終了アドレス（ＲＤＩＳＰ２
）４０８　（第５図では符号５１６および５２０であら
れされる）とで囲まれる領域を、ディスプレイ（図示せ
ず）に表示する。

表示用読み出しの場合においても、データの移動の場合
と同様に、１行分のデータ５３１を読み出し、ラッチ５
２１に一時記憶する。行アドレスのポインタには、表示
周行読み出しカウンタ（ＣＮＴ、Ｄｌ　）５１４の出力
を用いる。

次に、ラッチ（’Ｌ）５２１のデータを、セレクタ５２
２によって、１ドツトづつデータを選択する。前記の選
択を行うためのアドレスとしては、表示用列読み出しカ
ウンタ（ＣＮＴ　、　Ｄ２　）　５１−８の出力を用い
る。

以上のようにして、この実施例では、ＣＰＵから表示領
域を設定することにより、種々のディスプレイに直接、
表示データを接続することが可能である。このことは、
従来は、各表示系ごとに、そのドツト数や表示速度に応
じて、メモリシステムの設計変更を必要としていた欠点
を解消することができることを示している。

現状のＣＲＴディスプレイにおいては、１ドツト当り数
ナノ秒〜数十ナノ秒で表示が行なわれていることを考慮
すると、カウンタ５１８やセレクタ５２２は高速性が要
求されるが、高速バイポーラ技術とＭＯ８技術を組み合
せることは容易であるし１またＣＭＯ８技術によっても
、数ナノ秒の表示速度を実現する見通しが得られている
。

以上において、本発明の一実施例について述べたが１本
実施例の効果としては、つぎのようなものが挙げられる
。

＋ｌｌＣＰＵの介在なしに、メモリ内の選択的ブロック
転送が高速に実行できる。

（２）ＤＭＡ転送を行う際、本実施例のメモリ内にマス
ク（書き込みパターンレジスタ）８内蔵しているため、
ワードのパウンダリー処理が不要となる。

＋３１　ＤＭＡ転送を行う際、行単位でメモリアクセス
を行い、行内のデータはバッファを介して外部とやりと
りを行うため高速転送ができる。

（４）　表示用読み出しにおいても、選択的読み出しが
できるため、種々のディスプレイと直結動作が可能であ
る。

前述の実施例は、たゾ１個のメモリを有するシステムで
構成されていた。このため、ＣＲＴ等の高速表示デバイ
スに適用するには、ＴＴＬやバイポーラ装置を用いなけ
ればならず、これらの装置は一般に高価な製造プロセス
が必要となり、現時点ではコスト高になるという問題が
あった。

このような問題を解決した、本発明の他の実施例を、以
下に説明する。本実施例は、メモリ内部で４ビット並列
アクセスできるメモリブロックを、さらに４個並列に用
いたシステムで構成される。

なお、この例では、（１０２４Ｘ１０２４　）ドツトの
モノクロＣＲＴディスプレイを表示器として考えている
。

第１２図（ａ）は、表示画面中のアドレスを示している
。この例では、（１０２４Ｘ１０２４）　ドツトで合計
１Ｍドツトとなる。

第１２図（ｂｌは、同図（ａ）のＩＭドットヲ表示する
ためのメモリを、４個のメモリブロックＢ１〜Ｂ４で構
成した例を示している。

そしてそれぞれのメモリブロックは、（２５６Ｘ２５６
　）、すなわち６５５３６　ビットの容置のメモリユニ
ットで、たて１列を構成したものを、４個並列アクセス
可能にしたものである。

なお、同図中の各メモリの枠内の数字は、前記の各メモ
リブロックにおける前記表示画面上のアドレスを示して
いる。

この構成によれば、各メモリブロックＢ１〜Ｂ４から４
ビット間時に出力でき、４個のメモリブロックを合わせ
ると、同時に１６ビツト出力できる。

このため、低速メモリを用いても、ＣＲＴ等の高速デバ
イスをドライブすることができる。

しかし、このように多数のメモリブロックを用いると、
ビットシフトを行う際問題が生じる。

つまり、内部のシフトレジスタを動作させる場合、１行
読み出したデータの隣り合うビット間でシフ）％行った
のでは、第１２図（ｂｌの例でいうと、１→１７→３３
．５→２１→３７というように、１６画素分ずつシフト
してしまうことになる。

また、メモリブロック内から同時に読み出した４ビツト
を、第１４図（ｂ）に示したように、シフトレジスタで
接続したとしても、この４ビツトの内では、１ドツトシ
フトが可能であるが、その４ビツトの範囲をこえると、
同図の例では４→１７，２０→３３　というように、１
３ビツトずつシフトしてしまうことになる。

そこで、本実施例では、各メモリに、連続したデータを
分散して持たせることにより実用性を高めている。

つまり、ワークステーション等のビットマツプ表示にお
いて、ワードプロセッサとして用いる時、最も処理時間
の高速化がめられるのは、漢字等の文字フォントのシフ
ト動作である。

漢字を例にとると、現状では（２４Ｘ２４）ドツトが一
般的に用いられており、さらに（３２Ｘ３２）ドツトの
高品質なものに移行しようとしている。

また、文字間かくけ４ドツトである。

これらのこと（前述のドツト数がすべて、４０倍数であ
ること）を考え合わせると、水平方向に４ドツトシフト
出来れば、種々のフォントの移動には十分耐えられるこ
とがわかる。

そこで、本実施例では、第１２図（ｂ）のようなメモリ
構成を採用した。その詳細は後で述べる。

第１３図は、本実施例に用いたメモリの１ブロック分の
構成を示すブロック図である。

メモリアレイ３０５から読み出されたデータはシフトレ
ジスタ　３０３に入力され、そこでシフトされた後、さ
きの実施例に関して前述したのと同様に、書き込みパタ
ーン３０４に基き、再びメモリアレイ３０５の転送先に
書き込まれる。

この操作１回により最大５１２ビツトのシフト操作が実
行できる。書き込みパターン３０４の指示は、スタート
レジスタ３０１およびエンドレジスタ３０２により範囲
を指示することによって行なわれる。このメカニズムも
、前述の実施例の場合と同じである。

上記のタイミング制御及び通常のリード、ライト操作は
、タイミングムコントロール部３０６で行う。

なお、第１３図において、ＳＩＮはシリアルデータ入力
・ＳＣＫはシフトクロック、Ｒ２Ｈはロードストローブ
・５ｏ−ｉはシリアル出力イネーブル信号、５ＯＵＴは
シリアルデータ出力、ＤＯ〜Ｄ３はデータ、ＷＥおよび
Ｗはライトイネーブル信号である。

また、ＤＯは読出データ端子、ＤＩは読込データ端子、
１ｊ−ａｓ−はロウアドレスストローブ、ＣＡＳはコラ
ムアドレスストローブ、ＲＬＳＢはレジスタラッチスト
ローブ、ＡＯ〜Ａ７はアドレス大刀、ＭＡＲ８はメモリ
アレイ用信号、３０７はバッファ、３０８は人出方切換
ゲートである。

第１４図（ａ）には、この実施例に好適なシフトレジス
タ３０３０機能を、概念的に示している。

第１２図（ｂ）のＢ１と対照させれば明らかなようＫ、
第１４図（Ｊ’）　において、横方向に並んでいるのが
、１メモリブロツクを構成するそれぞれのメモリユニッ
トから読出されたデータ（２５６ビツト）である。たて
方向は、メモリブロックＢ１から並列に出力されたデー
タで、ここでは４ビツトである。

本メモリでは、１行分すなわち（２５６Ｘ４）ビットが
、内部のシフトレジスタに入ることＫなる。

これらのデータは、横方向には１６ビツト単位で、また
、たて方向には４ビット単位で、任意にシフトできるよ
うＫされている。

このためのシフトレジスタ　３０３のセルを第１５図に
示す。前述の実施例のシフトレジスタセルとのちがいは
、Ｄフリップフロップ３１００入カデータを、ワード／
ニブル切換信号にしたがって、セレクタ３１１で切り換
えていることである。

このことにより、横方向（ワードシフト）とたて方向に
プルシフト）のシフト切り換えを行なっている。

第１６図は、上記シフトレジスタからメモリアレイに書
き込みを行う際の、機能の概念図を示している。

図中の上部処示したシフトレジスタ３０３は、第１４図
（ａ）で説明したシフト機能を有するものである。この
シフトレジスタ３０３　の出力は１．書き込みパターン
３０４でマスクされ、選択的にメモリアレイ　３０５に
書き込みが行なわれる。

書き込みパターン　３０４の領域指定は、スタートレジ
スタ３０１　（第１３図）によって指示されるアドレス
５Ｐ３２０と、エンドレジスタ　３０２（第１３図）に
よって指示されるアドレスＥＰ３２１によって行なわれ
る。すなわち、前記両アドレスによって囲まれた領域に
対して、前記出力の書き込みが行なわれる。

上記した画像移動−すなわち、データの読出し・シフト
・再書込みのシーケンスを、第１７図に、フローチャー
トとしてまとめである。

まず、スタートレジスタ３０１およびエンドレジスタ３
０２に所望の値をセットすることによって書き込みエリ
アの指定（ステップ３３１）’に行い・次に・転送元の
データを１行分読み出してシフトレジスタ　３０３に入
力する（ステップ３３２）。

つゾいて、４ビツトシフト、１６　ビット（ワード）シ
フトのいずれが選択されているかＫしたがって・所定の
シフトを行ない（ステップ３３３）、シフトしたデータ
を転送先へ書き込む（ステップ３３４）。

次に、行カウンタのカウント値などに基づく終了判定（
ステップ３３５）が成立するまで、読み出し・シフト・
書き込み（ステップ３３２〜３３４）を繰り返す。なお
、本実施例における転送先は、行の変更も可能であるた
め、転送精度は、水平方向は４ドツト、垂直方向は１ド
ツトとなる。

本発明は、前述の実施例の外に、つぎのような変形が可
能である。

（１）前述の実施例で用いたシフトレジスタを、バレル
シフタ等を用いて高速化する方法、（２）　データバス
を拡張し、同一アドレスでアクセスするビット数を増加
することによりスループットを向上させる方法、 ＋３１　１１き込み許可範囲をポインタで指示する代り
圧、領域を指定するレジスタの１ビツトを、それぞれ書
き込み領域を指示するビットと、１ビツトづつ対応させ
て指示する方法、（４）　シフトレジスタに１行分のデ
ータを読み込み、あるいはシフトした状態で、これに外
部からの新たなデータを書込めるようにすること。

（発明の効果） 本発明忙よれば、画像メモリ内のデータを大量Ｋ、高速
に移動し、かつ、選択的に画像メモＩＪ　Ｋ再書き込み
できるので、ワークステーシヨン等の画像操作を高速に
行なえるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の大まかな構成を示すブロッ
ク図、第２図は本発明を適用するのに好適なワークステ
ーションのブロック図、第３図は従来のビットマツプ・
ディスプレイ用画像メモリの概略ブロック図、第４図は
本発明の機能ブロック図、第５図は第１図の一部詳細ブ
ロック図、第６図は選択書き込みのための、第１図のシ
フト機能部のブロック図、第７図は第６図に示したシフ
トレジスタのブロック図、第８図は第６図の書き込みパ
ターンレジスタの動作原理を示す図、第９図は領域指定
のための書き込みパターンレジスタのブロック図、第１
０図は第１図のＣＰＵインタフェイス部のブロック図、
第１１図は第１図の表示用読み出し部のブロック図、第
１２図（ａ）および（ｂ）は、それぞれ表示画面および
各メモリブロックにおけるアドレス割付けの一例を示す
図・第１３図は本発明の他の芙流側のブロック図、第１
４図（ａ）および（ｂ）　ｉｔシフトレジスタのシフト
動作を示す概念図、第１５図は第１４図（ａ）のシフト
機能を実現するためのシフトレジスタのセルの構成を示
すブロック図、第１６図は第１４図（ａ）の機能によっ
て書き込みを行なう場合の動作を示す概念図、第１７図
は画像移動の動作を示すフローチャートである。 ５・・ＣＰＵ、　６・・・メモリ、７・・・Ｉｌｏ、８
・・・高機能メモリ、９・・・ディスプレイ、　１０・
・・マイクロコンパス、　１２，５３５　・・臀！込ミ
パターンレジスタ、　２０・・・レジスタ群、　２１・
・・ＣＰＵ　Ｉ／Ｆ部、２２・・・ポインタ群、２３．
５２２　・・・セレクタ、２４・・・タイミング＆コン
トロール部、　２５・・・表示用読み出し部、２６・・
・シフト機能部、　８１・・・スタートポインタ、８２
・・・エンドポインタ、８３・・・スタートアドレス用
ピットチェイン、８４・・・エンドアドレス用ピットチ
ェイン、８５・・・書き込み許可信号、　９１，１０３
，１０４　・・デコーダ、９２・・行アドレス変化検出
器、９３・・・ＣＰＵ。 ＷＡＩＴ制御器、１３０〜１３５・・フリラグフロップ
、　３０１・・スタートレジスタ、３０２・・・エンド
レジスタ、３０３，５３２・・・シフトレジスタ、３０
４・・・書き込みパターン、３０５−・・メモリアレイ
、３０６・・・タイミングムコントロール、　４００・
・・メモリアレイ部、５０１・・転送元開始列アドレス
、　５０２・・・転送元終了列アドレス、５０３・・転
送先開始夕１」アドレス、５１４・・・表示周行読み出
しカウンタ、　５１８・・・表示用列読み出しカウンタ
、５２１・・ラッチ、５２７　バッファ 代理人弁理士　平　木　道　人 第　１　１７ 第２図 第３図 ２４図 第　５　図 オ　６　図 第　８　図 只１ ＋　Ａ−一→ 第　１５　図 ２１１図 第　１３　図 第１４図 ｉｌｌ （１）） 第　１７　図 Ｇ７７−

Claims (5)

【特許請求の範囲】
1. （１）行アドレス詔よび列アドレスによってアドレス指
   定されるメモリアレイと、前記メモリアレイの指定され
   た転送元領域の行から、行単位のデータを読み出す手段
   と・前記メモリアレイから読み出された行単位のデータ
   を一時記憶するシフトレジスタと、前記シフトレジスタ
   内で、データを予定桁シフトさせる手段と、前記シフト
   レジスタに記憶された行単位のデータを、前記メモリア
   レイの指定された転送先領域の行に書き込む手段と、前
   記シフトレジスタからメモリアレイへの書き込み許可領
   域を指定する手段とを具備したことを特徴とするビット
   マツプ表示用メモリ装置。
2. （２）前記書き込み許可領域は、転送先開始列アドレス
   および転送先終了列アドレスによって指示されることを
   特徴とする特許 記載のビットマツプ表示用メモリ装置。
3. （３）転送先終了列アドレスは、転送先開始列アドレス
   κ、転送元開始列アドレスと転送元終了アドレスとの差
   を加算することによって得られることを特徴とする前記
   特許請求の範囲第１項または第２項記載のビットマツプ
   表示用メモリ装置。
4. （４）前記シフトレジスタ内でのデータシフト桁数は、
   転送元開始列アドレスと転送先開始列アドレスとの差に
   よって決定されることを特徴とする前記特許請求の範囲
   第１項ないし第３項のいずれかに記載のビットマツプ表
   示用メモリ装置。
5. （５）前記シフトレジスタは、外部データを書き込み可
   能であることを特徴とする前記特許請求の範囲第１項な
   いし第４項のいずれかに記載のビットマッグ表示用メモ
   リ装置。