JPS6125188A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像表示装置、特に共通ベース・コンピュータ
人力データから入力される複数の像の・）ち１個又は複
数個を選択的に表示する装置に関す〔従来の技術及びそ
の問題点〕 ■９８２年４月１２日米国出願、出願番号３６７．６５
９号に記載した如き従来の画像表ポジステムは、同時且
つ選択的に同−内向に多数の異なる像を描ける。

例えば、表示装置は自動車のシャーシ、自動車の本体及
び自動車のステアリング・コラム機構を重ね合わせ゛ζ
同時に表示できるが、これらの像は分離したものであっ
°ζもよい。また、他の例は、構成部品及び結線が分離
し、又は適当に重なった関係で見える回路基板用のレイ
アウトである。普通、合成図を表ノｒクシ“ζいるとき
にも、構成の分離した部分を見分けられるように種々の
像を複数の異なる色又は異なる色の集団で表す。

表ツバ装置は、通雷、カラー陰極線管（以ド“ＣＲＴ”
という）を用い、このカラーＣＲＴは異なる色をいくつ
でもつくることができるが、特定の例では種々の選択「
σ能な像と関係した小数の異なる色を表示するように動
作する。この様に、シャーシを赤及び黄色で表示する一
方、車体を青及び縁で表示できる。

表示は“画素（ビクセル）ビットマップ・メモリ”から
発生され、このメモリはＣＲＴに表示する各１Ｉｂｉ索
即ち画像の各基本部分の１つ又は複数の色を蓄積する。

この画素ビットマップ・メモリへの入力は、コンピュー
タで表示の画素を計算し、又はこの画素がコンピュータ
のメモリ内の″晶しベル”データから与えられて、コン
ピュータのデータバスから供給される。この様に、コン
ピュータのメモリは複数のベクトル線として車体を表ず
線セグメントを蓄積できるが、ＴＶ形式の表示をするた
め通常のラスク動作で画素ビットマップ・メモリを操作
できるように、この情報をコンピュータにより内素に変
換し、上述の画素ピッ１−マツプ・メモリに蓄積する。

　　− コンピュータから画素ビットマップ・メモリへの人力情
報は、好適には特定のｉｉ！８ｉ素を表し、且つ、その
画素に対し２進数”　ｏｏｏｏ”から“１１１１″によ
り表される１６色を限定できる４ビツト・ワードを含む
、こｄで、ワード”　ｏｏｏｏ″は画素点に情報がない
ことを表し、一方、ワード”０００１”が赤色を表すと
仮定する。明らかに画素情報がないことも含み１６色の
どんな組合わせでも４ビツト・ワードにより割当”こら
れる。上述の技術により、１つの像を１６色で描くこと
ができる。

複数の異なるＩｌｌち別個の像を表すために、−曲が車
体を表し、他面が車のシャーシを表す、分離した面の概
念が効果的である。車体表向は、赤及び縁のみで、シャ
ーシは赤及び黄色のみで表せる。

異なる面を明らかにするため、画素ビットマップ・メモ
リで各画素位置に蓄積した４ビツト・ワードを、幾つか
の小数ビットのザブ・ワードに分割したと考え′ζもよ
い。例えば、画面の左側上隅のＩ＋！！ｉ素に対して蓄
積した画素ワードは、成る向を表ず下位２ビツト及び他
の面を表す上位２ビツトからなる。この場合、下位２ビ
ツトはそれらの異なる組合わせにより４色を指定でき、
上位２ピントはそれらｃｒａｍ合わせにより、（おそら
く異なる）４色を指定できる。もしくは、各画素蓄積位
置の４ビツトに関し、４ビツトの各々に１個が対応する
４個の向を指定できる。伯の組合わせも可能である。

表示のため、カラー変換器即ち個別メモリを有するカラ
ー・ビットマツプを使用して、！ｉＩ素ビットマップ・
メモリ内の各ピクセルに関して蓄積されたインデックス
を所望の色に変換し、更に要求どうりに一個のみ又は複
数の指定向を選択的に表す。

しかし、異なる面に書込むために共通ベース人力データ
を使うとき、従来技術では問題がある。

たとえば、自動車の車体の赤及び緑の湘に書込むために
コンピュータから成る入力ワードを受は取ることがあり
、一方、自動車のシャーシを表す面に情報を書込むため
に他のワードを受は取ることがある。両方のワードが共
通データバス上の入力であり、各ワードは同様に各桁が
割当てられており、即ち、最下位デ、−タバス・ライン
上に最下位ビットを有する。これまで、特定のパターン
、ベクトル、陰影領域等を人力するとき、内素ピッ１−
マツプ・メモリ内で適当な面に書込むため、入力データ
即ちインデックスを所望数の位置だけシフト（桁送り）
するようにコンピュータに要求する必要があった。この
シフ１動作は、コンピュータ・ソフトウェアの制御によ
り、各データ・ワードに対して行わなければならず、所
望の情報を書く際に時間を浪費する。

従って、本発明の目的は、適当な面を書くためにプロセ
ッサによりデータを一定歪シフトさせる必要なく、コン
ピュータ・バスの情報を直接に画像表示器の画素ビット
マップ・メモリに書込める画像表示装置を提供すること
である。

本発明の他の目的は、動作が速く、コンピュータ・デー
タバスからの表示の異なる血を表す画素情報に応答する
画像表示装置を提供することである。

（問題点を解決するための手段及び作用Ｊ本発明の画像
表示装置において、コンピュータ・データバスのコンピ
ュータ人力データをゲート構造により、画素ビットマッ
プ・メモリ内の指定したー１に書込むために適当な数の
位置だけシフトする。。更に、情報を書込まない他の向
を表ず内素ビットマップ・メモリ内の情報は画素ビット
マ、２ブ・メモリから情報を続出し、シフトしたデータ
位置で画素ビットマップ・メモリに同一情報を再び書く
ことにより、書込み保護する。この様に、シフトしたデ
ータは他の血を表す情報を妨害することなく、メモリ内
の面のみに到達するようになる。データが書かれる特定
の面を、特定時間に指定し、ゲート構造はプロセッサ内
の情報を一定歪シフトする必要なく適当なシフトを与え
るように動作し、これにより実行時間を相当節約できる
。

〔実施例〕

第１図に示す本発明による画像表革装置は、内部デジタ
ル・アナログ変換器（以下“ＤＡＣ″という）を介して
第２図に承す様にデジタル入力データ（１２）が人力さ
れＣＲＴ（１６）を動作させる赤、緑及び青信号を出力
するカラー・マツプ・メモリ（１０）を含む。デジタル
・データ（１２）は、第１図を参照して説明する画素ビ
ットマップ・メモリ　（ＲＡＭ）　　（１Ｂ＞から得ら
れる４ビツト・ワードから成る。画素ビットマップ・メ
モリ　（１８）は、第３図にボず４ビツト・ブレーン（
２１）　。

（２２）　、　　（２３）及び（２４）としてみなす画
像情報を蓄積し、各ビット・ブレーンは、各データ・ワ
ード（１２）の１ビツトを蓄積する。画素ビットマップ
・メモリ及びＣＲＴの画面間の１対１の対応を考えると
、画素即ち画像の最小の分割小ｒＩＪ能要素は、例えば
画面の左側１隅にあると、ビット・ブレーン（２１）　
、　　（２２）　、　　（２３）及び（２４）に夫々両
種した画素ビット（３１）　、　　（３２）　、　　（
３３）及び（３４）により表される。４ＩｖＡの画素ビ
ット（３１）−（３４）は、カラー・マツプ・メモリ　
（１０）へデータ・ワード（１２）として与えられ、カ
ラー・マツプ・メモリ　（ｌＯ）は上述の米国特許出願
明細書に記載された様に、メモリ　（ｌＯ）に蓄積した
ワードをもとに、１６個の異なる可能な色に４ビツト・
ワードを変換する。画像表示装置は、メモリ（１８）内
に蓄積した全ての画素を各々がメモリ（１０）へのワー
ド（１２）となる複数の列に配列し、ＣＲＴの表示を持
続するため動作を繰り返す。

上述の様に、４桁のワード（１２）は、１６個の異なる
色を割出すことができ、その指定は、カラー・マツプ・
メモリ　（ｌＯ）に蓄積されている。即ち、カラー・マ
ツプ・メモリ（ｌＯ）は、どの１６色を表示したいかを
割出し、又、カラー・マツプ・メモリ　（ｌＯ）は、装
置がつくれるどの１６色でも割出すように変更できる。

ＣＲＴ表示は、分離した又は重なった複数の異なる像、
例えば自動車の車体及び自動車のシャーシの像を表すこ
とが要求される。この場合、カラー・マツプ・メモリ（
ｌＯ）への入力ワード（１２）を、例えば第２図に示す
様に面０及び向ｌに分割する。この例では、各面は２個
の有効桁を有し、従りて２個の異なる面の各々に対し、
４色を選べる。これらの色は、面がＣＲＴスクリーン上
に繊なって見えるとき区別できるように異なる方がよい
。

一方の面だけ、例えば９４２図の向０を表示したいとき
、カラー・マツプ（１０）は、面ｌ川の桁が意味するご
とに違いが無いようにコンピュータにより形成する６例
えば、面０が成る時間に見え、面ｌが見えないとすると
、カラー・マツプ・メモリ（ｌＯ）は、１６個のメモリ
位ｆｆ（２６）を示す第４図を参照して説明するように
構成できる。第３図の（３６）　、　　（３８）　、　
　（４０）及び（４２）で示すメモリ位置に繰り返しデ
ータを入れ、向１を表す上位ビット（２８）が（ｉ’ｌ
かは問題ではなく、カラー・マツプはｍｏに関する入力
にのみ応答する。特定の面又は面の紺合わせは、かなり
の期間見えるので、所望の情報のみが見えるようにカラ
ー・マツプ・メモリ（１０）を再形成する際にかかる全
時間は比較的に非密に短い。

本発明は、コンピュータのデータバスから画素マツプ・
メモリ　（１８）にデータを人力すること、例えば、画
素マツプ・メモリに情報を書込み、画素マツプ・メモリ
内の情報を付加又は変化させることに関する。説明の都
合上、画素マツプ・メモリが異なる血（即ら色又は色の
組合わせ）に対し異なる画素マツプを蓄積するメモリ群
に分割されると考える。コンピュータは、他の画素マツ
プに蓄積される情報に干渉せずに特定の画素マツプに選
択的に書込めることが必要である。

本発明による画像表示装置回路のブロック図を示す第１
図を参照すると、マルチプレクサ（ＭＵＸ）（４４）は
コンピュータ又はプロセッサ、例えばインテル社製の８
０１８６型プロセツサから入力データを受は取る。この
場合のデータバスは、１６ビソトの幅をもぢ、第１図の
回路の目的に関し、各８ビツト・バイトは、その４ビツ
トのみがこの回路で実際に使用される画素を表す。マル
チプレクサ（４４）はコンピュータ・データバスからの
入力として上位４ビツト又は−Ｆ位４ビットを選択する
。

マルチプレクサ（４４）の４ビツト出力はシフト手段（
４６）に供給し、このシフト手段は後で詳述する様にシ
フトを行なうかどうかを指定する３ビット信号（４８）
により制御する。シフト回路（４６）の４ビツト出力は
、算術論理演算装置（以ド“ＡＬＵという）　　（５０
）に供給し、ＡＬＵ（５０）内で４ビツト・ワードにつ
いて成る修正を行ってもよい。

ＡＬＵ（５０）の出力は、アドレス（５４）で制御する
１：】６マルチブレクサ（５２）を介してＢ！Ｉｉ素ビ
ットマップ・メモリ　（１８）に供給する。メモリ　（
１８）は、シフト・レジスタ（５６）を通っ′ζ繰り返
し読出され、他の映像情報の付加ができるアトリビュー
ト・ゲート回路（Ａ、Ｇ、）　　（５Ｂ＞を通って上述
の方法で連続入力をカラー・マツプ・メモリ　（１０）
に供給する。シフト・レジスタ（５６）は、並列上−ド
でメモリ　（１８）の読出しができ、１６個の４ビツト
画素ワードが一時に、連続的にカラー・メモリ　（１０
）に人力される。

一方、同時にメモリ　（１８）から、１６：１マルチプ
レクサ（６０）を介して薄積手段（６４）へ１ｆｌｌｌ
ｌ（７＋４ピント・ワードを読出せる。後述するが、蓄
積−ト段（６４）からのデータは、バッファ　（６６）
を介してプロセッサのデータ・バスへ人力として供給し
、又はメモリ　（１８）に修正した情報を書き直す”た
めにＡＬＬＪ（５０）で処理してもよい。例えば、コン
ピュータ・データバスからの新しい情報をメモリ（１８
）に蓄積した占い情報と結合する必要があれば、＃積手
段（６４）にメモリ（１８）からのデータをロードし、
そして、メモリ　（１８）への再入力のためＡ　１．、
　［Ｊ　（５０）内で蓄積情報をシフト手段（４６）か
らの新しい情報と論理的に結合できる。

第５１３＋！＋は、シフトレジスタ（５６）と関係した
画素ビット・マツプ・メモリ　（１８）をボす。メモリ
（１８）は、１６１固のランダム・アクセス・メ・そり
（以ド“ＲＡ　Ｍ”という）　　（７０）を含み、図に
例示したＲＡＭ（７０）は１６ＫＸ４ＲＡＭであり、カ
ラー・マツプ・メモリ　（１０）に送られる画素の割出
しのため１６にの４ビツト・ワードを蓄積する。

実施例では、ＣＲＴスクリーンの上半分に対して画素を
限定するために第１セツトの１６１１６１の１６に×４
ＲＡＭを用い、一方、ド半分に対しては第２セツトの１
６個の１６Ｋｘ４ＲＡＭを用い、実際の合計は１６個の
３２Ｋ　ｘ’４　ＲＡ　Ｍになる。ＣＲＴスクリーンに
データを読出ずために別個の画素を表す、４ビツト・ワ
ードを各ＲＡＭ（Ｔｏ）から並列にシフトレジスタ（５
６）に読出す。シフトレジスタ（５６）は、深さ４即ち
４個の単一ビット・シーケンス・シフトレジスタを含む
。第１図の回路は、プロセッサ・表示間インターリーブ
法で動作し、半分の期間（３２０ｎｓ　）の間、ＲＡＭ
をシフトレジスタ（５６）の入力用に読出し、残りの時
間即ちインターリーブ時間（３２０ｒ＋ｓ　）の間、デ
ータをメモリ（１８）に入力でき又は、プロセッサの入
力用にメモリ　（１８）から読出せる。６４０ｎｓの全
期間、内素データをシフトレジスタから連続的に読出ず
。メモリ　（１８）は、１０２４Ｘ　５１２ビツトマツ
プの機能をもつが、具体例では６４０　Ｘ　４８０画素
のみがスクリーンに表示される。

動作のタイミングは、第８図の状態図及び第１図の回路
の動作を示す第９図のサイクル・チャートを考察するこ
とにより理解できる。回路動作は、１　Ｂ（Ｍｉｌのク
ロック期間に対応する１６個の４０ｎｓ状態（ステート
）に分割され、計６４０ｎｓの全期間を形成する。第９
図の８状態スクリーン・サイクル（７２）の間、メモリ
　（１８）からのデータは、シフトレジスタ（５６）へ
１６個の画素人力用に並列にアクセスされる。スクリー
ン・サイクルの終り毎に、第９図に示す様に、ロード・
シフト・レジスタ・パルス（７４）を供給し、続いて、
次の６４０ｎｓの間、画素情報をシフトしてシフトレジ
スタの外に出し、アトリビュート・ゲート回路（５８）
を介してカラー・マツプ・メモリ　（１０）に送る。画
素情報を単にメモリ　（１８）から読み出してＣＲＴの
表示用にカラー・マツプ・メモリ　（１０）に送り、情
報が変化せず、プロセッサに対する画素マ・ノブ・メモ
リ（１８）の情報の読込み又は読出しがないとすると、
第８図においてスクリーン・サイクル（７２）の後に、
次のスクリーン・サイクルの始まりまでの３２０ｎｓの
間８状態休止サイクル（７６）が続く。この時に画素ビ
ット・マツプ・メモリに対するプロセッサに動きがない
とすれば、この休止サイクルは動作のパインターリーブ
部分期間に起きる。。

７ｊ、プロセッサが画素ビットマツプ・メモりから情報
を読むとき、第８図の読出しサイクル（７８）の間、マ
ルチプレクサ（６０）及び蓄積手段（６４）を介し゛ζ
メモリ　（１８）及び・バ・ノファ　（６６）間に伝送
路が形成される。メモリ　（１８）からの４ビツト・ワ
ードは、読出しサイクル（７８）の間、４個のラッチ回
Ｉ洛（１１５’）乃至（１１）１）（第７図）を含む蓄
積＋１９ｔ（６４）に供給する。プロセ・ノサがこのデ
ータを読むとき、バッファ（６６）に画像読込みイネ−
ゾル信号（６８）を供給して、これを行なう。読出ずべ
きメモリに対する適当なアドレスは、ＲＡＭ自身に対し
てと同様に、アトルス入力端（６２）から１６二１マル
チプレクサ（６０）に供給する。

画素ビット・マツプ・メモリに新しい情報を書き込むた
めに、８状ＷＭ壱込みサイクル（８０）をスクリーン・
サイクル（７２）にインクリーブする。

第９図の左側に図示する様に、書込みサイクルは、休止
及び読出しサイクルと同様に、３２０ｎｓかかる。

この期間に、マルチプレクサ（４４）、シフト手段（４
６）、八ＬＵ（５０）及びマルチプレクサを介したプロ
セッサ・データバスからの入力は、画素ビット・マツプ
・メモリ　（１８）に供給する。

ｌ：１６マルナゾレクサ（５２）は、゛ｌドレス・ノ１
ス（図示せ“３゛）を介してプロセッサによりアドレス
される修正ＲＡＭ（７０）に入力を供給する。後でａｆ
述する様にプロセンサ・データバスからのデータを直接
に画素メモリにメシフトした位置に読込んで、書込み又
は変更したい適当な曲又は像にする。

第８図の右側に図力くした続出し一変史一書込み（Ｒ．
Ｍ．Ｗ　）手順の間、上述の読出しサイクルの様に、蓄
積手１１（６４）に蓄積されているアドレスした位置か
らのデータで読出しサイクル内に画素ビット・マツプ・
メモリからます読出Ｊ゛。読出しサイクル（８２）は３
２０ｎｓが必要である。読出し一変換一書込み手順は、
この時間に完了しないが、スクリーン・サイクル（８４
）を、続出しサイクル（８２）及び刊込みサイクル（８
６）に間挿し、カラー・マツプ・メモリ　（１０）への
画素情報の一定の流れを形成する．スクリーン・サイク
ル（７２）の様に、スクリーン・サイクル（８４）は、
ＲＡＭ（７０）からのムロ＠Ｉのｗｉｌ素が第５１ｇｌ
のシフトレジスタ（５６）へ入力として続出される間、
３２０ｎｓを必要とする。スクリーン・サイクル（８４
）−の後は３２０ｎｓの書込みサイクル（８６）になり
、この間に蓄積手段（６４）及び／又はシフト手段（４
６）からの情報を、ＡＬＵ（５０）及びマルチプレクサ
（５２）を通って画素ビットマップ・メモリ　（１８）
に読込む。ＡＬＵ（５０）は、種々の方法のひとつで、
シフトレジスタ（４６）からの新しいデータを蓄積手段
（６４）からの情報と結合できる．成る動作モードでは
、蓄積手段（６４）からの古い情報は単に無視し、シフ
ト手段（４６）からの新情報をメモリ（１Ｂ）に読込む
．他の動作モードは、後で８１述する様に、書込み保護
モードと呼ばれ、新しいデータを部分的に無視し、両種
手＆（６４）からの古いデータをメモリに読込む幾分反
対の動作をする。

新旧データを結合するための他の論理的動作は、供給さ
れている新旧データの指示した組合わせとのアンド、オ
ア及びＸオア（排他的オア）をとって行なう．ＡＬＵ（
５０）は好適にはモノリシック・メモリーズ社製の２０
Ｌ８型“ＰＡＬ”　（プログラム可能配列論理回路）を
含む。供給した情報の種々の論理的組合わせのため、Ａ
ＬＵ（５０）を第１図の３本の制御ライン（８８）で制
御する。読出し一変史一書込みサイクルは、更に第９図
で参照番号（８２）　、　　（８４）及び（８６）でネ
オ。

新旧データを結合させるための種々の方法に、ＡＬＵ（
５０）により行なう論理動作が有用である。

例えば、矩形の如き特定の構成又はパターンを画素ビッ
トンツブ と、排他的オア・モードでＡＬＵ（５０）と共に続出し
一変更一書込みサイクルを用い°ζｉｔ！！Ｉ素ビット
マップ・メモリの同じ場所に同じパターンを入力して画
素ビットマップ・メモリから同じ構成を取り除くことが
できる。構成又はパターンを取り除き、下にある他の情
報が見えるようになる。

第８図に小ずスクリーン・サイクル（７２）及び（８４
）の終り間で画像画素の“帯状片（ストリップ）″をシ
フトレジスタ（５６）内でシフトし、カラー・マツプ・
メモリ（１０）及び最終的にはＣＲＴスクリーンに送る
。この様に、スクリーン上に画像の帯状片を表示するた
めに１６個のクロック期間が必要である。これらのクロ
ックのうち８個のクロック期間にプロセッサは、画素ビ
ットマップ・メモリ　（１８）に関する情報を読出し又
は書込み、他の８個のクロック期間即ちスクリーン・サ
イクルの間に、ＲＡＭ（Ｔｏ）からの１６ビツトをシフ
トレジスタ（５６）にロードするためにアクセスする。

各スクリーン・サイクルの終りで、再ロードパルスをシ
フトレジスタに供給する。

一ヒ述した様に、画素ビットマップ・メモリ　（１８）
内の画素データが別個の血を表す複数の画素ビット・マ
ツプに分割されていると考えると好都合である。ここで
用語１１は、他の面と同時に又は別個に表示できる単数
又は複数の色の図面又は他の表示に関する。上述した様
に、画素ビットマップ・メモリ　（１８）から読出した
画素ワードが少なくとも１個の向を同時に表示するよう
、カラー・マツプ・メモリ　（１０）を適当にロードす
る。

入力情報を画素ビットマップ・メモリ（１８）に入力し
たいとき、第２図に示す様に、特定の面に書込む、即ち
メモリ　（１８）内の異なるアドレス可能位置に単数又
は複数の画素ワード・ビットを両種する必要がある。し
かし、マルチプレクサ（４４）を通ってプロセッサ・デ
ータバスから受けた入力画素ワードは、あたかもビット
マップ・メモリ（１８）の同じ桁のビットに書込まれる
ように即ちマルチプレクサ（４４）からの最下位ビット
がメモリ　（１８）の画素アドレスの鰻下位ビットに書
込まれるように常になっている。この処理は、別個の曲
の指定が無いときには問題はない。この場合、各入力ワ
ードは画像用のインデックス即ち色識別子となり、４ビ
ツト・ワード即ちインデックスは１６（ＩＩの異なる色
を示すことができる。

しかし、例えば、第２図に示す様にマルチプレクサ（４
４）からの到来データは、メモリ　（１８）内の１つの
位置の上位２ビツト又は下位２ビツト用のインデックス
を含む。それにもかかわらず、どの向に対しても、イン
デックスはマルチプレクサ（４４）の最下位桁出力導線
等上にその最下位ビットがある。

本発明によれば、このデータはシフＩ・手段（４６）に
よりビット位置でシフトされ、それにより、プロセッサ
内でデータを引き続きシフトする必要なく画素ビットマ
ップ・メモリ　（１８）内の適当な面に迅速にデータを
書込める。シフトの程度は、処理している現在の面を示
すプロセッサ・ソフトウェアの状態に応答して、シフト
手段への人力（４８）により決定する。シフト手段（４
６）からの出力ワードは、内容変更なくＡＬＵ手ｙｉ（
５０）を通過しマルチプレクサ（５２）を介してメモリ
　（１８）に書込んでもよい。しかし、後述する様に他
の面に関する画素データを部分的に変えることなく、メ
モリ　（１８）の適切な面にのみ到来データ・ワード即
ちインデックスを書込むようにＡＬＵ（５０）は書込み
保護動作を行なう。

シフト手段（４６）の−例を第６図に詳細に図示する．
この図において、４本の入力導線（９６）は、マルチプ
レクサ（４４）の出力端に接続され、４本の出力導線（
９８）は４個のオア・ゲー１−　（９］）　−（９４）
からＡＬＵ（５０）の入力端に接続する。３対８ビツト
変換器（９０）は、プロセッサから３ビツト２進コード
人力を導線（４８）に受け、アンド・ゲート回路群を動
作ｊｉＪ能にするために各出力を供給する。第１群のア
ンド・ゲート回１ｍ（１０１）−（１０４）は導線（９
６）上の入力ワード即ちインデックスを・一方の入力端
に受け、その出力端は人力ワード及び出力ワード間に相
対的シフトが起きないようにオア・ゲート回ｖＰｔ（９
１）　−（９４）に直結する。第２群のアンド・ゲート
回路（１１１）　−（１１４）もオア・ゲート回路（９
１）　−（９４）に夫々人力を供給するが、この群のア
ンド・ゲート回路の入力は左側に１ビツト位置ずれる。

従って、アンド・ゲート（１１２）の一方の入力端は人
力導線（１２５）に接続し、アンド・ゲート回路（１１
３）の一方の入力端は入力導線（１２６）に接続し、ア
ンド・ゲート回路（，１１４）の一方の入力端は人力導
線（１２７）に接続し、一方アンド・ゲート回路（１１
１）の一方の入力端は接地する。

第３群のアントゲニドｌｒ！回路（１２１）　−（１２
４）は、オア・ゲート回路（９１）　−（９４）に夫々
入力を供給するが、このアンド・ゲート回路への人力は
左側に２ビツト位置ずれる。この様に、アン１′・ゲー
ト回路（１２３）の一方入力端は入力導線（１２５）に
接続し、アンド・ゲート回＃ｌ１Ｆ（１２４）の一方の
入力端は入力導線（１２６）に接続し、アンド・ゲート
（１２１）及び（１２２）の一方の入力端は接地する。

変換器（９０）の出力（１２Ｂ）　、　　（１２９）及
び（Ｇ（０）を選択的に加えることにより、各アント′
・ゲート群（１０１”）　−（１０４）、（１１２）　
−（１１４）及び（１２１）　−（１２４）へイネーブ
ル人力を供給する。イネーブル導線（１２８）に電圧を
加えるとき、導線（９６）上の入力データに対し導線（
９８）上のデータのシフトは生じない。イネーブル導線
（１２９）に電圧を加えるとき、導線（９８）の出力デ
ータは左側に１ビツト位置だけシフトし、一方イネーブ
ル導線（１３０）に電圧を加えるとき、出力導線（９８
）上のデータは左側に２ビツト位置だけシフトする。断
線した導線（１００）及び（１３１）でボず様に、手段
（４６）の構成を部分的に示し、アンド・ゲート回路を
更に加えることによって左シフト動作（３ビツト位置だ
け）が行われる。更に、適当に接続したアンド・ゲート
群に変換器（９０）から電」４−を加えるごとにより入
力データを右側にシフトするようにゲート構造を拡張し
てもよい。この槌に、どの程度のシフトでも簡単に行え
、プロセッサがメモリ　（１８）に蓄積した特定の面と
情報伝達しζいる限りは維持できる。シフト手段（４６
）は、モノリシック・メモリーズ社製２０Ｒ４型”　Ｆ
　Ａ　Ｉ、”を使用することが好適である。

入力インデックス即ちデータ・ワードを交番ノるために
、特定面を選択したとき、現在の而ではない画素ビット
・マツプ・メモリ（１８）内のビットは、選択した面へ
のデータの青き込みが一選択していない１つ又は複数の
面に悪影響を及ぼさないように良好に保護する。従って
、プロセッサからメモリ　（１８）への新しい情報の書
込みは、第８図の右側に示す棟な読出し一変史一書込み
手順で行なう。メモリ　（１８）内の情報は、書込まれ
る面を除いては書込み保護すべきであり、書込み保護導
線（１３２）上の対応するビットは、プロセッサにより
処理する。この様に、面０が書込まれ、この面が下位２
ビツトに相当し、一方、向ｌが書き込み保護され、この
面が上位２ビツトに相当するとすると、そのとき上位２
ビツト導線（１３２）が真であり、下位２ビツトは誤り
である。導線（１３２）のうちのどれかが真であるゆえ
に、読み出し一変更一書き込み手順を実行するための従
来のゲート形式で、ＡＬＵ（５０）よりの導線（１３４
）は変更信号を供給する。

読出しサイクル（８２）の間、メモリ　（１８）内の特
定の場所から４個のビット画素ワードを、導線（１２０
）に供給するランチ信号に応答して、第７図の蓄積手段
（６４）のランチ回路（１１５）　−（１１）１　）に
読込む。古いデータ・ワードをラッチ回路（１１５）−
（１１Ｂ）内に保持する間、スクリーン・サイクル（８
４）が上述の様に生じる。

嵐である導線（１３２）上の上位２ビツトに関し、蓄積
手段（６４）即ちラッチ回路（１１７）及び（１１８）
からの上位２ビツト出力は、シフト手段（４６）からの
新データに代わりマルチプレクサ（５２）に伝わる。−
力、ｖｒ−）：一夕からの土イ）７２ビツトは、選択し
た面に１！Ｅ込むために、マルチプレクサ（５２）にゲ
ートされる。従って、到来インデックスを適当な曲に７
１込み、メモリ　（１８）内の残りの情報を保護する。

ここご、シフト手段（４６）かり受けるどんなデータに
関してもＡ　Ｌ　ＩＪ　９作はＡＬＵ（５０）により実
行され、書込み保護されるビットを除いて、出力がマル
チブレク９・（５２）に供給されることに留意、″５れ
たい。本発明に関し？：最も重要な機能は、プ１」セソ
ザからの情報を１１！１素ヒツト°７ソプ・メモリの適
切な面位置に書込み、その際ＡＬＵの書込み保護９す１
作を行なうことである以」−は、画素ビット・マツプ・
ノ七り　（【８）内の新しい情報ので）込み又は置換に
つい−ご説明をしたが、−Ｎｌｉからの画素情報を他面
にで１・＜ことができることば明らかである。従っ゛（
、ビット・マツプ・メモリ　（１８）内の特定の面に関
係する情報を、読出し一１１イクル（７８）により１１
．１七ソ４ノーに読込んでもよい。その時、情報は新し
い情報として取り扱い、マルチプレクサ（４４）を介し
てシフト手段（４６）を使用して所望の面に居込む。

〔発明の効果〕

本発明によれば、入力情報を複数の面に分割することに
対して、ブロセッザ自身でデータを一定量シフトする必
要なく迅速な画像動作を得られる。

【図面の簡単な説明】

第１図は本発明による画像表革装置をボずブロック図、
第２図は画像を発注するカラー・マツプメモリを不Ｊブ
ロック図、第３図体画索ヒツトマツプ・メモリの複数の
メモリ・ブレーンを表す簡略図、第４図は第２図のカラ
ー・マツプ・メモリの内容を示す簡略図、第５図は第１
図の画素ビットマップ・メモリを示すブロック図、第６
図は第１図のシフト手段を詳細にンハすブロック図、第
７図は第１図の袷積手段として動作するラッチ回路を示
すブロック図、第８図は第１図の動作を示す状態図、第
９図は第１図の動作タイミングを示すサイクル・チャー
トである。 図中において、（１８）はｉ＋！！ｌ素ピッ］・マツプ
・メモリ手段、（２１）　、　　（２２）　、　　（２
３）及び（２４）はビットマップ・プレーン、（４６）
はシソ！一手段である。

Claims (1)

1. 【特許請求の範囲】 複数の像を個別又は重畳して表示できる画像表示装置に
   おいて、 複数のビットマップ・プレーンを有し、該複数のビット
   マップ・プレーンを上記複数の像に相当する数の群に分
   割した画素ビットマップ・メモリ手段と、入力ワード・
   ビットが供給され、上記画素ビットマップ・メモリ手段
   から読出した同一画素位置の全画素ワード・ビットのう
   ち選択した像に相当する画素ワード・ビットのアドレス
   に上記入力ワード・ビットを書込めるように上記入力デ
   ータをシフトするシフト手段とを有することを特徴とす
   る画像表示装置。