JPS5952291A - ビデオｒａｍ書込み制御装置 - Google Patents
ビデオｒａｍ書込み制御装置Info
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- JPS5952291A JPS5952291A JP57163425A JP16342582A JPS5952291A JP S5952291 A JPS5952291 A JP S5952291A JP 57163425 A JP57163425 A JP 57163425A JP 16342582 A JP16342582 A JP 16342582A JP S5952291 A JPS5952291 A JP S5952291A
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- write
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はグラフィック表示機能をもつ表示装置に用いら
れるビデオＲＡＭ書込み制御装置に関する。
れるビデオＲＡＭ書込み制御装置に関する。
従来、ダイナミック型メモリを使用したビデオＲＡＭへ
の表示Δターンデータの書込みは、読出し→修飾→書込
みの各動作が必要となシ、修飾のためのグログラム処理
と数回のリフレ、シシメモリアクセスが伴う。従って、
従来では、書込み制御が非常に繁雑で、ソフトウェアに
かかる負担が大きく、又、書込み処理に多くの時間を必
要とすることから高速化が期待できないという問題があ
った〇 又、この種ビデオＲＡＭを用いた表示装置において、グ
ラフィック画面の表示ドツト数を増し高分解能、高解像
度化を計ろうとすると、これに伴って上記ビデオＲＡＭ
のメモリ容量が増大し、処理すべきデータ量が増すこと
から、ＣＰＵの処理時間、及びメモリアクセス時間が増
大して、表示速度の低下を招くと言った問題が生じる。
の表示Δターンデータの書込みは、読出し→修飾→書込
みの各動作が必要となシ、修飾のためのグログラム処理
と数回のリフレ、シシメモリアクセスが伴う。従って、
従来では、書込み制御が非常に繁雑で、ソフトウェアに
かかる負担が大きく、又、書込み処理に多くの時間を必
要とすることから高速化が期待できないという問題があ
った〇 又、この種ビデオＲＡＭを用いた表示装置において、グ
ラフィック画面の表示ドツト数を増し高分解能、高解像
度化を計ろうとすると、これに伴って上記ビデオＲＡＭ
のメモリ容量が増大し、処理すべきデータ量が増すこと
から、ＣＰＵの処理時間、及びメモリアクセス時間が増
大して、表示速度の低下を招くと言った問題が生じる。
更に、キャラクタ／？ターンを通常のキャラクタ区分の
表示位置よりずらせて表示きせる所謂ビットずらし処理
等の複雑な・母ターン処理を行なわせようとすると、Ｃ
ＰＵの処理プログラムは更に繁雑となり、プログラムメ
モリ容量ア゛大幅な増加、更には処理速度の大幅な低下
等を招いてしまう。
表示位置よりずらせて表示きせる所謂ビットずらし処理
等の複雑な・母ターン処理を行なわせようとすると、Ｃ
ＰＵの処理プログラムは更に繁雑となり、プログラムメ
モリ容量ア゛大幅な増加、更には処理速度の大幅な低下
等を招いてしまう。
このように、従来のダイナミック型メモリを用いたビデ
オＲＡＭの制御手段においては種々の問題が生じていた
。
オＲＡＭの制御手段においては種々の問題が生じていた
。
本発明は上記実情に鑑みなされたもので、グラフィック
表示機能をもつ表示装置において、ビデオＲＡＭ−１の
表示パターンの書込み制御を簡素化でき、処理を高速化
できるとともに、表示パターンのビットずらし処理等、
複雑な／ぐターン処理を容易に可能ならしめて、グラフ
ィック表示機能の拡充並びに装置の高性能化が計れるビ
デオＲＡ、ＶＩ書込み制御装置を提供することを目的と
する。
表示機能をもつ表示装置において、ビデオＲＡＭ−１の
表示パターンの書込み制御を簡素化でき、処理を高速化
できるとともに、表示パターンのビットずらし処理等、
複雑な／ぐターン処理を容易に可能ならしめて、グラフ
ィック表示機能の拡充並びに装置の高性能化が計れるビ
デオＲＡ、ＶＩ書込み制御装置を提供することを目的と
する。
本発明は、ダイナミック型メモリを使用したビデオＲＡ
Ｍの書込み機構に、複数種のビットマスク・ぐターンを
格納し、外部のアドレス指定で任意のビットマスクパタ
ーンを取出すことのできるビットマスクパンクを設ける
とともに、このビットマスクパンクよシ取出されたビッ
トマスク／臂ターンを用いて前記ビデオＲＡＭをビット
単位で選択的に書込み可能とするビットマスク回路を設
け、前記ビットマスクパンクに格納された複数種のビッ
トマスクツ４ターンを選択的に用いることによって、前
記ビデオＲＡＭ上にて、簡単な制御によシ、ビット単位
の表示ドツトの書込みを可能としたものである。
Ｍの書込み機構に、複数種のビットマスク・ぐターンを
格納し、外部のアドレス指定で任意のビットマスクパタ
ーンを取出すことのできるビットマスクパンクを設ける
とともに、このビットマスクパンクよシ取出されたビッ
トマスク／臂ターンを用いて前記ビデオＲＡＭをビット
単位で選択的に書込み可能とするビットマスク回路を設
け、前記ビットマスクパンクに格納された複数種のビッ
トマスクツ４ターンを選択的に用いることによって、前
記ビデオＲＡＭ上にて、簡単な制御によシ、ビット単位
の表示ドツトの書込みを可能としたものである。
以下図面を参照して本発明の一実施例を説明、する。第
１図は本発明の一実施例における全体の構成を示すブロ
ック図である。図中、１０はシステム全体の制御を司る
処理装置（以下ＣＰＵと称す）、２０はＣＲＴディスプ
レイ装置におけるダイナミ、り型メモリを使用したビデ
オＲＡＭ 。
１図は本発明の一実施例における全体の構成を示すブロ
ック図である。図中、１０はシステム全体の制御を司る
処理装置（以下ＣＰＵと称す）、２０はＣＲＴディスプ
レイ装置におけるダイナミ、り型メモリを使用したビデ
オＲＡＭ 。
及びそのコントロール部でなるＣＲＴ表示回路、３０は
ＣＰＵ １０とＣＲＴ表示回路２０との間のアドレス（
ＡＤ）、データ（ＤＡＴＡ ） 、コントロール信号（
ＣＴＬ ）等の転送に供されるＣＰＵパスである。２ノ
乃至２６はＣＲＴ表示回路２０の内部構成要素をなす機
能回路部である。ことで、２１はダイナミック型メモリ
を使用したビデオＲＡＭ（以下Ｖ−ＲＡＭと称す）であ
り、１表示ドラトラ１ピツトとして、一画面分の表示ド
ツトデータを貯えるもので、ここでは表示画面を６４０
ドツ） Ｘ ２００本とし、かつ取扱われるデータのビ
ット幅ｔ−８ビツトとしていることから、全体のメ５− モリ容量ｆｔ１６ｋＢ（キロパイト）とし、これを２ｋ
ＢＸｇメモリブロック（ＭＯｅ Ｍｌ ｍ ・・’ Ｍ
７ ）で構成している。２２はＣＲＴ表示部の同期制御
を司るＣＲＴ表示制御部（以下ＣＲＴ−Ｃと称す）であ
る。
ＣＰＵ １０とＣＲＴ表示回路２０との間のアドレス（
ＡＤ）、データ（ＤＡＴＡ ） 、コントロール信号（
ＣＴＬ ）等の転送に供されるＣＰＵパスである。２ノ
乃至２６はＣＲＴ表示回路２０の内部構成要素をなす機
能回路部である。ことで、２１はダイナミック型メモリ
を使用したビデオＲＡＭ（以下Ｖ−ＲＡＭと称す）であ
り、１表示ドラトラ１ピツトとして、一画面分の表示ド
ツトデータを貯えるもので、ここでは表示画面を６４０
ドツ） Ｘ ２００本とし、かつ取扱われるデータのビ
ット幅ｔ−８ビツトとしていることから、全体のメ５− モリ容量ｆｔ１６ｋＢ（キロパイト）とし、これを２ｋ
ＢＸｇメモリブロック（ＭＯｅ Ｍｌ ｍ ・・’ Ｍ
７ ）で構成している。２２はＣＲＴ表示部の同期制御
を司るＣＲＴ表示制御部（以下ＣＲＴ−Ｃと称す）であ
る。
２３はＣＲＴ−０２２よシ発生されるメモリアドレス（
ＭＡ）とＣＰＵ １０よシ送られてきたプロセッサアド
レス（ＰＡ）とを受けて、その何れか一万を選択し、Ｖ
−ＲＡＭアドレスデータ（ＶＲＡＤ）として出力するア
ドレスセレクタ（ＡＤＲ−８ＥＬ ） ”ｔ’ ６る。
ＭＡ）とＣＰＵ １０よシ送られてきたプロセッサアド
レス（ＰＡ）とを受けて、その何れか一万を選択し、Ｖ
−ＲＡＭアドレスデータ（ＶＲＡＤ）として出力するア
ドレスセレクタ（ＡＤＲ−８ＥＬ ） ”ｔ’ ６る。
２４はＶ−ＲＡＭアクセスのためのタイミング制御を行
なうタイミングダートコントロール部（ＴＩＭＧ−ＣＴ
Ｌ ）であシ、本発明の要旨とするところのビットマス
ク機能回路を有し１なるもので、その詳細は後述する。
なうタイミングダートコントロール部（ＴＩＭＧ−ＣＴ
Ｌ ）であシ、本発明の要旨とするところのビットマス
ク機能回路を有し１なるもので、その詳細は後述する。
２５はＶ−ＲＡＭ ２１のＩＪ −ド／ライトデータを
一時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ ）であ
シ、２６はＶ−ＲＡＭ ２１より読出されたデータをビ
ットシリアルのビデオ信号（ＶＩＤ ）として出力する
シフトレジスタ（ＳＨＩＦＴ−ＲＥＧ ）である。
一時貯えるデータバッファ（ＤＡＴＡ−ＢＵＦ ）であ
シ、２６はＶ−ＲＡＭ ２１より読出されたデータをビ
ットシリアルのビデオ信号（ＶＩＤ ）として出力する
シフトレジスタ（ＳＨＩＦＴ−ＲＥＧ ）である。
第２図は上記第１図に示すタイミンググート６一
コントロール部２４の構成を示すブロック図である。図
中、２θ１はＣＰＵ １０との間”ｔ’ Ｖ−ＲＡＭア
クセスのタイミングコントロールを行なうウェイトコン
トロール部（ＷＡＩＴ−ＣＴＬ ）であり、ＣＰＵ １
０より送出されたメモリリクエスト信号（ＭＲＱ ）を
受け、キャラクタクロック（ＣＨ−ＣＬＫ）に同期する
タイミングをもってＶ−ＲＡＭアクセス完了まで待ち信
号（ＷＡＩＴ ） ｆ、 ＣＰＵ １ ｏ ヘ送出する
。２０２はＶ−ＲＡＭアクセスのための各種制御信号を
発生するタイミングジェネレータ（ＴＩＷ−ＧＥＮ）で
あり、ＣＰＵ Ｉ Ｄよシ送出されたメモリライト要求
信号（ｍ ）’１受けて、これに従うアドレスセレクト
信号（ＳＥＬ ） ’ｅ出力するとともに、ライトイネ
ーブル信号（ＷＥ）、・カラムアドレスセレクト信号（
ＣＡＳ ） 、ロウアドレスセレクト信号（ＲＡＳ ）
等を出力する。２０３は、ＣＰＵ １０より送出された
デートアドレス（ＰＯＲＴ−ＡＤＨ）を受けて、これを
デコードし、Ｓ−Ｂ＃倍信号後述するビットマスクメモ
リ（ＢＰ／ｆＭ）ヘノライトストローブ信号）、８−Ｈ
ＭＡ信号（後述するビットマスクメモリアドレスレジス
タ（ＢＡＲ）へのデータセットストローブ信号）等を得
るデコーダである。２０４は、Ｖ−ＲＡＭ ２１の書込
み動作を任意のビットへのみ特定して作用させ、Ｖ−Ｒ
ＡＭ ２１上での任意のビット修飾を可能とするビット
マスク部であシ、その具体的な構成は第３図及び第４図
に示される。
中、２θ１はＣＰＵ １０との間”ｔ’ Ｖ−ＲＡＭア
クセスのタイミングコントロールを行なうウェイトコン
トロール部（ＷＡＩＴ−ＣＴＬ ）であり、ＣＰＵ １
０より送出されたメモリリクエスト信号（ＭＲＱ ）を
受け、キャラクタクロック（ＣＨ−ＣＬＫ）に同期する
タイミングをもってＶ−ＲＡＭアクセス完了まで待ち信
号（ＷＡＩＴ ） ｆ、 ＣＰＵ １ ｏ ヘ送出する
。２０２はＶ−ＲＡＭアクセスのための各種制御信号を
発生するタイミングジェネレータ（ＴＩＷ−ＧＥＮ）で
あり、ＣＰＵ Ｉ Ｄよシ送出されたメモリライト要求
信号（ｍ ）’１受けて、これに従うアドレスセレクト
信号（ＳＥＬ ） ’ｅ出力するとともに、ライトイネ
ーブル信号（ＷＥ）、・カラムアドレスセレクト信号（
ＣＡＳ ） 、ロウアドレスセレクト信号（ＲＡＳ ）
等を出力する。２０３は、ＣＰＵ １０より送出された
デートアドレス（ＰＯＲＴ−ＡＤＨ）を受けて、これを
デコードし、Ｓ−Ｂ＃倍信号後述するビットマスクメモ
リ（ＢＰ／ｆＭ）ヘノライトストローブ信号）、８−Ｈ
ＭＡ信号（後述するビットマスクメモリアドレスレジス
タ（ＢＡＲ）へのデータセットストローブ信号）等を得
るデコーダである。２０４は、Ｖ−ＲＡＭ ２１の書込
み動作を任意のビットへのみ特定して作用させ、Ｖ−Ｒ
ＡＭ ２１上での任意のビット修飾を可能とするビット
マスク部であシ、その具体的な構成は第３図及び第４図
に示される。
第３図は上記ビットマスク部２０４の構成を示すブロッ
ク図である。図中、３０１は指定されたビットマスクツ
やターンの発生機能、及びそのビット・クターンの選択
的な反転出力機能を有してなるビットマスクパンク（Ｂ
ＩＴ−ＭＡＳＫ−ＢＡＮＫ）であり、具体的な構成は後
に第４図を参照して説明する。３０２，３０２．・・・
は上記ビットマスクパンク３０１よ多出力されるピット
マスクツやターン（ＢＭ６ ｍ ＢＭｔ ｅ・・・ＢＭ
、 ）をライトイネーブル信号（ｗＥ）に従うタイミン
グをもって出力し、予め対応付けされたＶ−ＲＡＭ ２
１の各メモリブロック（Ｍ６ ｅ Ｍｌ ｅ・・・Ｍ）
）に個別に、ライトイネーブル信号（ＷＥＯｇ ＷＥＩ
ｖ・・・ＷＥ、）として供給する出力ｆ−）である。
ク図である。図中、３０１は指定されたビットマスクツ
やターンの発生機能、及びそのビット・クターンの選択
的な反転出力機能を有してなるビットマスクパンク（Ｂ
ＩＴ−ＭＡＳＫ−ＢＡＮＫ）であり、具体的な構成は後
に第４図を参照して説明する。３０２，３０２．・・・
は上記ビットマスクパンク３０１よ多出力されるピット
マスクツやターン（ＢＭ６ ｍ ＢＭｔ ｅ・・・ＢＭ
、 ）をライトイネーブル信号（ｗＥ）に従うタイミン
グをもって出力し、予め対応付けされたＶ−ＲＡＭ ２
１の各メモリブロック（Ｍ６ ｅ Ｍｌ ｅ・・・Ｍ）
）に個別に、ライトイネーブル信号（ＷＥＯｇ ＷＥＩ
ｖ・・・ＷＥ、）として供給する出力ｆ−）である。
第４図は上記第３図に示すビットマスクパンク３０１の
構成を示すブロック図である。図中、４０１は複数種の
ビットマスク／’Ｐターン（各１バイト）を記憶するビ
ットマスクメモリ（以下ＢＭＭと称す）であり、ここで
は１６バイトの記憶容量をもつＲＡＭ Ｋよって構成さ
れ、１６種のビットマスクパターンを記憶可能としてい
る。
構成を示すブロック図である。図中、４０１は複数種の
ビットマスク／’Ｐターン（各１バイト）を記憶するビ
ットマスクメモリ（以下ＢＭＭと称す）であり、ここで
は１６バイトの記憶容量をもつＲＡＭ Ｋよって構成さ
れ、１６種のビットマスクパターンを記憶可能としてい
る。
４０２は上記ＢＭＭ ４０１へのビットマスｐ ａＪ？
ターンのライト時、及びリード時における４ビ。
ターンのライト時、及びリード時における４ビ。
トのアドレス（Ａｌ１ ｅ ＡＲｌ ｅ ｋＲｓ ＊
Ａｌ４ ）、及び各１ビツトのＢＭＭセレクト信号（小
）、ピットマスクツ’ｌ？ターンの反転制御信号（Ｅｘ
ｏ ）等、計６ビツトのアドレス及び制御信号をラッチ
するビットマスクメモリアドレスレジスタ（以下ＢＡＲ
と称す）である。４０３は上記ＢＡＲ４０２より出力さ
れる反転制御信号（ＥＸＯ）の″′１″出力を受けるこ
とにより、ライトイネーブル信号（ｗｇ ）の出力タイ
ミングに伴いセット／リセット動作を繰返すマスクビッ
トパターン反転制御９− 用のフリップフロップである。４０４は上記７リツゾフ
ロツプ４０３よ多出力される自動反転切換信号（以下Ｅ
ＸＤＴ信号と称す）に従い、８ＭＭ４０１より出力され
るビットマスクパターｙ’１反転／非反転出力する排他
的論理和ゲートアレイ（以下ＥＸ−ＯＲ回路と称す）で
ある。４０５はＢＭＭ ４０１ （７）非アクセス時（
１＝”ｌ’）においてＥＸ−ＯＲ回路４０４の各出力ビ
ット（ＢＭ（１２ＢＭｔ 。
Ａｌ４ ）、及び各１ビツトのＢＭＭセレクト信号（小
）、ピットマスクツ’ｌ？ターンの反転制御信号（Ｅｘ
ｏ ）等、計６ビツトのアドレス及び制御信号をラッチ
するビットマスクメモリアドレスレジスタ（以下ＢＡＲ
と称す）である。４０３は上記ＢＡＲ４０２より出力さ
れる反転制御信号（ＥＸＯ）の″′１″出力を受けるこ
とにより、ライトイネーブル信号（ｗｇ ）の出力タイ
ミングに伴いセット／リセット動作を繰返すマスクビッ
トパターン反転制御９− 用のフリップフロップである。４０４は上記７リツゾフ
ロツプ４０３よ多出力される自動反転切換信号（以下Ｅ
ＸＤＴ信号と称す）に従い、８ＭＭ４０１より出力され
るビットマスクパターｙ’１反転／非反転出力する排他
的論理和ゲートアレイ（以下ＥＸ−ＯＲ回路と称す）で
ある。４０５はＢＭＭ ４０１ （７）非アクセス時（
１＝”ｌ’）においてＥＸ−ＯＲ回路４０４の各出力ビ
ット（ＢＭ（１２ＢＭｔ 。
・・・ＢＭｙ ） 値１： ”１＃ レベルとし、ビッ
トマスク機能を無効化するためのプルアップ抵抗モジュ
ールである。
トマスク機能を無効化するためのプルアップ抵抗モジュ
ールである。
第５図乃至第８図はそれぞれ一実施例における動作を説
明するための図であり、第５図はＢＭＭ ４０１に書込
まれたビットマスクパターンの一例を示す図、第６図は
パターン処理されるノやイチャートの一例を示す図、第
７図及び第８図はそれぞれＶ−ＲＡＭ ２１上における
Ａ？ターン処理動作を説明するための図である。
明するための図であり、第５図はＢＭＭ ４０１に書込
まれたビットマスクパターンの一例を示す図、第６図は
パターン処理されるノやイチャートの一例を示す図、第
７図及び第８図はそれぞれＶ−ＲＡＭ ２１上における
Ａ？ターン処理動作を説明するための図である。
ことで第１図乃至第８図を参照して一実施例の動作を説
明する。ＣＲＴ表示回路２０のＶ−ＲＡＭ１０− ２１へのアクセスは、ＣＰＵ Ｊ ｏ、及びＣＲＴ−Ｃ
２２よシ選択的に行なわれる。通常時におけるＣＲＴ画
面のリフレッシュを行なうタイミングでは、タイミング
ダートコントロール部２４のタイミングジェネレータ２
０２よυ発生されるアドレスセレクト信号（ＳＥＬ ）
が、ＣＲＴ−Ｃ２Ｚのメモリアドレス（ＭＭｉ選択指定
しておシ、従ってこのメモリアドレス（ＭＡ ）がアド
レスセレクタ２３によシ選択され、Ｖ−ＲＡＭアドレス
データ（ＶＲＡＤ ）としテＶ−ＲＡＭ ｚ ２に与え
られる。この際は、Ｖ−ＲＡＭ ２１よシ読出された表
示ドツトデータがシフトレジスタ２６にロードされた後
、シフトアウトされ、ビットシリアルのビデオ信号（Ｖ
ＩＤ ）としてＣＲＴ表示部に送られる。一方、ＣＰＵ
１０からのＶ−ＲＡＭアクセス要求は、タイミングダ
ートコントロール部２４０ウェイトコントロール部２０
１にメモリリフニスＦ信号（ＭＲＱ ）が与えられるこ
とによってなされる。この際は、Ｖ−ＲＡＭ ２１への
メモリアドレスとしてプロセッサアドレス（ＰＡ）が供
給され、更には、ライトデータがデー・タパッファ２５
に用意される、又はリードデータがデータバッファ２５
を介してＣＰＵノ々ス３０に導かれる等の動作が伴う。
明する。ＣＲＴ表示回路２０のＶ−ＲＡＭ１０− ２１へのアクセスは、ＣＰＵ Ｊ ｏ、及びＣＲＴ−Ｃ
２２よシ選択的に行なわれる。通常時におけるＣＲＴ画
面のリフレッシュを行なうタイミングでは、タイミング
ダートコントロール部２４のタイミングジェネレータ２
０２よυ発生されるアドレスセレクト信号（ＳＥＬ ）
が、ＣＲＴ−Ｃ２Ｚのメモリアドレス（ＭＭｉ選択指定
しておシ、従ってこのメモリアドレス（ＭＡ ）がアド
レスセレクタ２３によシ選択され、Ｖ−ＲＡＭアドレス
データ（ＶＲＡＤ ）としテＶ−ＲＡＭ ｚ ２に与え
られる。この際は、Ｖ−ＲＡＭ ２１よシ読出された表
示ドツトデータがシフトレジスタ２６にロードされた後
、シフトアウトされ、ビットシリアルのビデオ信号（Ｖ
ＩＤ ）としてＣＲＴ表示部に送られる。一方、ＣＰＵ
１０からのＶ−ＲＡＭアクセス要求は、タイミングダ
ートコントロール部２４０ウェイトコントロール部２０
１にメモリリフニスＦ信号（ＭＲＱ ）が与えられるこ
とによってなされる。この際は、Ｖ−ＲＡＭ ２１への
メモリアドレスとしてプロセッサアドレス（ＰＡ）が供
給され、更には、ライトデータがデー・タパッファ２５
に用意される、又はリードデータがデータバッファ２５
を介してＣＰＵノ々ス３０に導かれる等の動作が伴う。
とれらの動作はタイミングゲートコントロール部２４よ
υ出力される信号にもとづいて行なわれる。タイミング
ダートコントロール部２４のウェイトコントロール部２
０１は、ＣＰＵ Ｊ ｏに対して、Ｖ−ＲＡＭ ２１の
メモリアクセスが完了するまで待ち信号（ＷＡＩＴ ）
を送出する。又、タイミングダートコントロール部２４
のタイミングジェネレータ２０２は、ＣＰＵ １０７５
Ｅ Ｖ−ＲＡＭ７１ｙ セス可能なタイミングになると
、アドレスセレクタ２３に対し、プロセッサアドレス（
ＰＡ）を選択指定する内容のアドレスセレクト信号（５
ＥＬ）を出力する。更に、タイミングゲートコントロー
ル部２４は、Ｖ−ＲＡＭ ２１ ｅ制御するためのロウ
アドレスセレクト信号（ＲＡＳ ） 、カラムアドレス
セレクト信号（ＣＡＳ ） 、ライトイネーブル信号（
ＷＥ）等を出力する。これら信号のうち、ロウアドレス
セレクト信号（ＲＡＳ ） 、及びカラムアドレスセレ
クト信号（ＣＡＳ ）は、そのままのタイミングでＶ−
ＲＡへ（２１に供給される。又、ライトイネーブル信号
（ＷＥ ）は、ＣＰＵ１０からメモリライト要求（石）
が発生し、Ｖ−ＲＡＭ２１へのＣＰＵアクセスがなれる
際に、Ｖ−ＲＡＭ２１が必要するタイミングで出力され
、ビットマスク部２０４に供給される。ビットマスク部
２０４０ビットマスクバンク３０１に設けられたＢＭＭ
４０１はＣＰＵ １０からみると一つのアドレスレジ
スタ部と［７て定義されていて、任意のデータを１込み
読出すことができるようになっており、デコーダ２０３
よ多出力されるＳ−ＢＭＷ信号、Ｓ−ＨＭＡ信号等を制
御信号とし１書込み読出し制御される。この際のビット
マスク部２０４の具体的な動作については後に第４図乃
至第８図を参照して詳述する。而して上記したライトイ
ネーブル信号（ＷＥ）はビットマスク部２０４０ビット
マスクツぐンク３０１、及び各出力ｙ −） ３０２
、Ｊθ２．・・・に共通に供給され、このライトイネー
ブル信号（ＷＥ）のタイミングで、１３− ビットマスクパンク３０１より出力されたビットマスク
パターン（ＢＭ、 Ｉ ＢＭＩＳ ・８Ｍ７ ）のセッ
ト出力（′１″）に対応するＶ−ＲＡＭ ＲＪ上のビッ
ト位置即ちメモリブロック（Ｍｉ）にのみライトイネー
ブル信号（西）を出力する。このようにすることによっ
て、Ｖ−ＲＡＭ ２１への書込みは、Ｖ−’ＲＡＭ ２
１上において、所望のビットに対してのみ行なうことが
できる。例えばＶ−ＲＡＭ ２１の成るアドレスへのデ
ータライト時において、ビットマスクパンク３０１の出
力（８Ｍ７ 、 ＢＭｌ、・・・ＢＭ、 ）が００００
１０００”であれば、ライトイネーブル信号（ＷＥｓ）
が“０″レベルとなって、Ｖ−ＲＡＭ ２１のメモリブ
ロックＭ３のみが選択され、書込み可能となる。との際
、書込みデータとして、ａａｔ″′１＃（データ゛ＦＦ
’ＨｇＸ ）を与えることによシビット３をオンすると
とができ、又、＆ｔｔ″′０”（データ＠′００”□ｚ
ｘ）を与えることによシビット３をオフすることができ
る。
υ出力される信号にもとづいて行なわれる。タイミング
ダートコントロール部２４のウェイトコントロール部２
０１は、ＣＰＵ Ｊ ｏに対して、Ｖ−ＲＡＭ ２１の
メモリアクセスが完了するまで待ち信号（ＷＡＩＴ ）
を送出する。又、タイミングダートコントロール部２４
のタイミングジェネレータ２０２は、ＣＰＵ １０７５
Ｅ Ｖ−ＲＡＭ７１ｙ セス可能なタイミングになると
、アドレスセレクタ２３に対し、プロセッサアドレス（
ＰＡ）を選択指定する内容のアドレスセレクト信号（５
ＥＬ）を出力する。更に、タイミングゲートコントロー
ル部２４は、Ｖ−ＲＡＭ ２１ ｅ制御するためのロウ
アドレスセレクト信号（ＲＡＳ ） 、カラムアドレス
セレクト信号（ＣＡＳ ） 、ライトイネーブル信号（
ＷＥ）等を出力する。これら信号のうち、ロウアドレス
セレクト信号（ＲＡＳ ） 、及びカラムアドレスセレ
クト信号（ＣＡＳ ）は、そのままのタイミングでＶ−
ＲＡへ（２１に供給される。又、ライトイネーブル信号
（ＷＥ ）は、ＣＰＵ１０からメモリライト要求（石）
が発生し、Ｖ−ＲＡＭ２１へのＣＰＵアクセスがなれる
際に、Ｖ−ＲＡＭ２１が必要するタイミングで出力され
、ビットマスク部２０４に供給される。ビットマスク部
２０４０ビットマスクバンク３０１に設けられたＢＭＭ
４０１はＣＰＵ １０からみると一つのアドレスレジ
スタ部と［７て定義されていて、任意のデータを１込み
読出すことができるようになっており、デコーダ２０３
よ多出力されるＳ−ＢＭＷ信号、Ｓ−ＨＭＡ信号等を制
御信号とし１書込み読出し制御される。この際のビット
マスク部２０４の具体的な動作については後に第４図乃
至第８図を参照して詳述する。而して上記したライトイ
ネーブル信号（ＷＥ）はビットマスク部２０４０ビット
マスクツぐンク３０１、及び各出力ｙ −） ３０２
、Ｊθ２．・・・に共通に供給され、このライトイネー
ブル信号（ＷＥ）のタイミングで、１３− ビットマスクパンク３０１より出力されたビットマスク
パターン（ＢＭ、 Ｉ ＢＭＩＳ ・８Ｍ７ ）のセッ
ト出力（′１″）に対応するＶ−ＲＡＭ ＲＪ上のビッ
ト位置即ちメモリブロック（Ｍｉ）にのみライトイネー
ブル信号（西）を出力する。このようにすることによっ
て、Ｖ−ＲＡＭ ２１への書込みは、Ｖ−’ＲＡＭ ２
１上において、所望のビットに対してのみ行なうことが
できる。例えばＶ−ＲＡＭ ２１の成るアドレスへのデ
ータライト時において、ビットマスクパンク３０１の出
力（８Ｍ７ 、 ＢＭｌ、・・・ＢＭ、 ）が００００
１０００”であれば、ライトイネーブル信号（ＷＥｓ）
が“０″レベルとなって、Ｖ−ＲＡＭ ２１のメモリブ
ロックＭ３のみが選択され、書込み可能となる。との際
、書込みデータとして、ａａｔ″′１＃（データ゛ＦＦ
’ＨｇＸ ）を与えることによシビット３をオンすると
とができ、又、＆ｔｔ″′０”（データ＠′００”□ｚ
ｘ）を与えることによシビット３をオフすることができ
る。
ここで第４図乃至第８図を参照しながら、ビットマスク
処理による書込み動作を更に具体的１４− に説明する。先ずＶ−ＲＡＭ 、？ Ｊヘパイト単位で
表示ドラトノ４ターンヲ書込む際は、ビットマスク機能
を無効化すべく、ＣＰＵ１００ＢＡＲデータセ、トによ
シ、ＢＡＲ４０２のビット４（Ｑ４）に′１”がセット
される。これによりＢＭＭセレクト信号（爾）が“１″
となシ、ＢＭＭ ４０１のアクセスが禁止される。この
際は、ＢＭＭ４０ノの各ビット出力がプルアップ抵抗モ
ジュール４０５の作用によってすべて″′１＃１＃とな
る。この値は、その−１まビットマスクバンク出力（Ｂ
Ｍ６ｅＢＭ１、−ＢＭ７ ）となっテ、出力ｆｆ−ト３
０２゜３０２、・・・３０２を介し有意レベル（ＭＯｌ
ルベル）のライトイネーブル信号（ＷＥ６ ＃ ＷＥｔ
＊・・・ＷＥ７）として、Ｖ−ＲＡＭ ２１の各メモ
リブロック（Ｍ（１ｓ Ｍｌ ｍ・・・ＭＹ）に供給さ
れる。従ってＶ−ＲＡＭ ２１の各メモリブロック（Ｍ
（１、Ｍｌ、−Ｍ７）が書込み可能な状態となり、ビッ
トマスク機能は無効化された状態となる。
処理による書込み動作を更に具体的１４− に説明する。先ずＶ−ＲＡＭ 、？ Ｊヘパイト単位で
表示ドラトノ４ターンヲ書込む際は、ビットマスク機能
を無効化すべく、ＣＰＵ１００ＢＡＲデータセ、トによ
シ、ＢＡＲ４０２のビット４（Ｑ４）に′１”がセット
される。これによりＢＭＭセレクト信号（爾）が“１″
となシ、ＢＭＭ ４０１のアクセスが禁止される。この
際は、ＢＭＭ４０ノの各ビット出力がプルアップ抵抗モ
ジュール４０５の作用によってすべて″′１＃１＃とな
る。この値は、その−１まビットマスクバンク出力（Ｂ
Ｍ６ｅＢＭ１、−ＢＭ７ ）となっテ、出力ｆｆ−ト３
０２゜３０２、・・・３０２を介し有意レベル（ＭＯｌ
ルベル）のライトイネーブル信号（ＷＥ６ ＃ ＷＥｔ
＊・・・ＷＥ７）として、Ｖ−ＲＡＭ ２１の各メモ
リブロック（Ｍ（１ｓ Ｍｌ ｍ・・・ＭＹ）に供給さ
れる。従ってＶ−ＲＡＭ ２１の各メモリブロック（Ｍ
（１、Ｍｌ、−Ｍ７）が書込み可能な状態となり、ビッ
トマスク機能は無効化された状態となる。
次にＢＭＭ ４０１を使用する場合について説明する。
初期設定時において、ＣＰＵ １０は、ＢＭＭ４０１に
、第５図に示すようなビットマスクパターンを書込む必
要がある。このビットマスクパターンの書込みは、先ず
、ＢＭ＆ポートに対するＯＵＴ命令の実行で、ＢＡＲ４
０２のビット４（Ｄ４）を１０′（で１＝１０′）にし
、ビットＯ〜３（Ｄ・〜Ｄｓ ） Ｋ ＢＭＭ ９イト
アドレスをセットする。その後、ＢＭＷポートに対する
ＯＵＴ命令の実行で、そのアドレスに対するビットマス
クパターン？ ＢｙｆＭ４０１ Ｋ ’Ｂ込む。このよ
うな動作を繰返し実行して、第５図に示すよりなＡＤＲ
＝ １〜１５の各番地圧それぞれ固有のビットマスク／
ｌターンを書込む、ここでは、第５図に示される如（、
ＡＤＨ−１〜７の番地まで、そのアドレス値と同じ数（
ビット数）だけ、上位のビットをマスクするパターンと
し、ＡＤＲ＝８〜１５０番地は、上位ビットよシ順次１
ビ、ト単位で′１”全文て、各１ピツ）−毎にマスクを
解除し工、それぞれ１ドツト書込み用マスク／母ターン
としている。ここで、ＡＤＨ＝０の番地は、値が定めら
れておらず、ＡＤＨ＝１〜１５０番地にない値でマスク
する必要が生じた際に、その値（ビットマスク／ｌター
ン）を書込むための番地として用いられる。
、第５図に示すようなビットマスクパターンを書込む必
要がある。このビットマスクパターンの書込みは、先ず
、ＢＭ＆ポートに対するＯＵＴ命令の実行で、ＢＡＲ４
０２のビット４（Ｄ４）を１０′（で１＝１０′）にし
、ビットＯ〜３（Ｄ・〜Ｄｓ ） Ｋ ＢＭＭ ９イト
アドレスをセットする。その後、ＢＭＷポートに対する
ＯＵＴ命令の実行で、そのアドレスに対するビットマス
クパターン？ ＢｙｆＭ４０１ Ｋ ’Ｂ込む。このよ
うな動作を繰返し実行して、第５図に示すよりなＡＤＲ
＝ １〜１５の各番地圧それぞれ固有のビットマスク／
ｌターンを書込む、ここでは、第５図に示される如（、
ＡＤＨ−１〜７の番地まで、そのアドレス値と同じ数（
ビット数）だけ、上位のビットをマスクするパターンと
し、ＡＤＲ＝８〜１５０番地は、上位ビットよシ順次１
ビ、ト単位で′１”全文て、各１ピツ）−毎にマスクを
解除し工、それぞれ１ドツト書込み用マスク／母ターン
としている。ここで、ＡＤＨ＝０の番地は、値が定めら
れておらず、ＡＤＨ＝１〜１５０番地にない値でマスク
する必要が生じた際に、その値（ビットマスク／ｌター
ン）を書込むための番地として用いられる。
ここで、ＢＡＲ４０２のビット５（Ｑｓ）より出力され
る反転制御信号（ｇｘｏ ）とフリップフロップ４θ３
とによるノやターンの自動反転処理（補数発生）動作に
ついて説明する。ＢＡＲ４０２のビット５（Ｑｌ＋）が
“１”になると、ＢＭＭ ４０１よ多出力されるビット
マスクツ母ターンをＢＭＭ書込み動作に伴って交互に反
転、非反転出力する所謂自動反転処理が可能となる。即
ち、ＢＡＲ４０２のビット５（Ｑｓ）より出力される反
転制御信号（ＥＸＯ）が１＃になると、フリップフロッ
プ４０３は動作可能となり、ライトイネーブル信号（Ｗ
Ｅ）が出力される度にそのノクルスの後縁で反転する。
る反転制御信号（ｇｘｏ ）とフリップフロップ４θ３
とによるノやターンの自動反転処理（補数発生）動作に
ついて説明する。ＢＡＲ４０２のビット５（Ｑｌ＋）が
“１”になると、ＢＭＭ ４０１よ多出力されるビット
マスクツ母ターンをＢＭＭ書込み動作に伴って交互に反
転、非反転出力する所謂自動反転処理が可能となる。即
ち、ＢＡＲ４０２のビット５（Ｑｓ）より出力される反
転制御信号（ＥＸＯ）が１＃になると、フリップフロッ
プ４０３は動作可能となり、ライトイネーブル信号（Ｗ
Ｅ）が出力される度にそのノクルスの後縁で反転する。
このフリップフロップ４０３よ多出力される、Ｖ−ＲＡ
Ｍ書込み動作毎に反転（セット／リセット）するＥＸＤ
Ｔ信号は、ＥＸ−ＯＲ回路４０４に供給される。ＥＸ
−ＯＲ回路４０４は、ＥＸＤＴ ＝″１”のとき、ＢＦ
１１ＩＭ４０１の各ビット出１７− カを反転し、又、ＥｘＤＴ＝″０″のとき反転せずに、
これをビットマスク・々ンク出力（ＢＭｏ、ＢＭｌ。
Ｍ書込み動作毎に反転（セット／リセット）するＥＸＤ
Ｔ信号は、ＥＸ−ＯＲ回路４０４に供給される。ＥＸ
−ＯＲ回路４０４は、ＥＸＤＴ ＝″１”のとき、ＢＦ
１１ＩＭ４０１の各ビット出１７− カを反転し、又、ＥｘＤＴ＝″０″のとき反転せずに、
これをビットマスク・々ンク出力（ＢＭｏ、ＢＭｌ。
・・・ＢＭ、 ）とする。このＥＸ−ＯＲ回路４０４よ
多出力されるビットマスクバンク出力（ＢＭｏ、 ＢＭ
ｌ。
多出力されるビットマスクバンク出力（ＢＭｏ、 ＢＭ
ｌ。
・・・ＢＭ、 ）は出力ダート３０２．３０２ 、・・
・を介し、ライトイネーブル信号（ＷＥ６ ｇ ＷＥ
１１・・・可）として、Ｖ−ＲＡＭ ２１の対応するメ
モリブロック（Ｍ、 、 Ｍ、 、’、・・Ｍｙ ）に
供給される。このように、Ｖ−ＲＡＭ ２ Ｊの書込み
動作に伴って、ビットマスク／ぐターンを交互に反転、
非反転処理し出力する機能は、後述のビットずらし書込
み処理において有効に使用される。
・を介し、ライトイネーブル信号（ＷＥ６ ｇ ＷＥ
１１・・・可）として、Ｖ−ＲＡＭ ２１の対応するメ
モリブロック（Ｍ、 、 Ｍ、 、’、・・Ｍｙ ）に
供給される。このように、Ｖ−ＲＡＭ ２ Ｊの書込み
動作に伴って、ビットマスク／ぐターンを交互に反転、
非反転処理し出力する機能は、後述のビットずらし書込
み処理において有効に使用される。
次に、円ノ４ターンを書込む場合の動作について第７図
を参照して説明する。円を書込む場合、プログラムによ
シ円周の位置座標を計算し、１ドツト毎にグロットする
。今、第７図のラスクアドレスＲＡ＝７．左側のキャラ
クタポジションのドツト座標ＤＰ＝２（座標の原点は画
面の左上におかれることから、座標値は左から右、上か
ら下の順になる）にグロットする場合を例１８− にとる。円周の計算によりＸ、Ｙ座標が得られ、このＸ
、Ｙ座標を８で割った商よりキャラクタポジションが得
られる。余りの部分はそれぞれそのキャラクタにおける
ドツト位置（ＤＰ）とラスターアドレス（ＲＡ）ｋ示す
。ここでは上記計算の結果、左側キャラクタポジション
のＲＡ＝７ 。
を参照して説明する。円を書込む場合、プログラムによ
シ円周の位置座標を計算し、１ドツト毎にグロットする
。今、第７図のラスクアドレスＲＡ＝７．左側のキャラ
クタポジションのドツト座標ＤＰ＝２（座標の原点は画
面の左上におかれることから、座標値は左から右、上か
ら下の順になる）にグロットする場合を例１８− にとる。円周の計算によりＸ、Ｙ座標が得られ、このＸ
、Ｙ座標を８で割った商よりキャラクタポジションが得
られる。余りの部分はそれぞれそのキャラクタにおける
ドツト位置（ＤＰ）とラスターアドレス（ＲＡ）ｋ示す
。ここでは上記計算の結果、左側キャラクタポジション
のＲＡ＝７ 。
ＤＰ＝２となった場合を例にとっている。この際、ＢＭ
Ｍ ４０１には上述の如く、第５図に示すビットマスク
パターンが予め書込まれている。ＣＰＵ１０はＤＰ＝２
であることから、この値（”００１０”）に、８ＭＭア
ドレス生成のためのデータ″００１０００”を論理和加
算し、００１０１０ ’のＢＡＲデータを得る。尚上記
した００１０００”のデータは、下位４ビツト（”１０
００”）がＡＤＨ＝ ８すなわち１ドツト書込みのため
の最初のビットマスクパターンが記憶されたＢＭＭアド
レスヲ衣わし、上位の２ビツトが、ＥＸＯ＝“０”（自
動反転動作の禁止）、Ｃ８＝″′θ″（ＢＭＭ動作動作
色することを表わしている。而して上記論理和加算によ
って得られた”ｏｏｉｏｏｏ”のデータは、ＢＡＲ４０
２にセットされる。このＢＡＲ４０２へのデータセット
は、ＣＰＵ １０が上記データ（ｘｘＯＯ１０００”
）をＣＰＵパス３０に含まれるデータバス上に出力し、
ＢＭＡポートに対するＯＵＴ命令でＳ−ＨＭＡ信号を出
力させることによりなされる。とのＢＡＲ４０２にセッ
トされたデータにもとづいてＢＭＭ ４０１からは第７
図に示すＡＤＨ＝ １０のビットマスクツ臂ターン″０
０１０００００”が出力される。これによってＶ−ＲＡ
Ｍ ２１のビット５に相当するメモリブロック（Ｍｓ）
のみが書込み可能な状態となシ、ＣＰＵ Ｊ Ｏが単に
＊ＬＬ ” １”（データ″’ＦｆＦ”ＨＩＣＸ）をＶ
−ＲＡＭ ２１の相当番地に書込むことによって第７図
のＲＡ＝７ 、 ＤＰ＝２の座標位置に相当する１ドツ
トをオンにすることができる。このようにして順次隣接
するドラ）Ｔｈ書込んでゆくことにより円パターンの書
込みが行なえる。
Ｍ ４０１には上述の如く、第５図に示すビットマスク
パターンが予め書込まれている。ＣＰＵ１０はＤＰ＝２
であることから、この値（”００１０”）に、８ＭＭア
ドレス生成のためのデータ″００１０００”を論理和加
算し、００１０１０ ’のＢＡＲデータを得る。尚上記
した００１０００”のデータは、下位４ビツト（”１０
００”）がＡＤＨ＝ ８すなわち１ドツト書込みのため
の最初のビットマスクパターンが記憶されたＢＭＭアド
レスヲ衣わし、上位の２ビツトが、ＥＸＯ＝“０”（自
動反転動作の禁止）、Ｃ８＝″′θ″（ＢＭＭ動作動作
色することを表わしている。而して上記論理和加算によ
って得られた”ｏｏｉｏｏｏ”のデータは、ＢＡＲ４０
２にセットされる。このＢＡＲ４０２へのデータセット
は、ＣＰＵ １０が上記データ（ｘｘＯＯ１０００”
）をＣＰＵパス３０に含まれるデータバス上に出力し、
ＢＭＡポートに対するＯＵＴ命令でＳ−ＨＭＡ信号を出
力させることによりなされる。とのＢＡＲ４０２にセッ
トされたデータにもとづいてＢＭＭ ４０１からは第７
図に示すＡＤＨ＝ １０のビットマスクツ臂ターン″０
０１０００００”が出力される。これによってＶ−ＲＡ
Ｍ ２１のビット５に相当するメモリブロック（Ｍｓ）
のみが書込み可能な状態となシ、ＣＰＵ Ｊ Ｏが単に
＊ＬＬ ” １”（データ″’ＦｆＦ”ＨＩＣＸ）をＶ
−ＲＡＭ ２１の相当番地に書込むことによって第７図
のＲＡ＝７ 、 ＤＰ＝２の座標位置に相当する１ドツ
トをオンにすることができる。このようにして順次隣接
するドラ）Ｔｈ書込んでゆくことにより円パターンの書
込みが行なえる。
次に第６図乃至第８図を参照して、文字のドツトずらし
書込みの動作につき説明する。このようなドツトずらし
書込みの機能は、例えば第６図に示されるようなノ等イ
チャートの書込み時において有用とされる。図中のＩＪ
Ｋ等の文字は境界線のため少しずつずらさないとその領
域内に収まらない。その他の文字もその領域の中心部に
表示しようとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み操作に
マスク位置の考慮を加えるだけで簡単に実行できる。し
かし左右方向のずらし書込みはプログラム操作が非常に
複雑となる。即ち、書込もうとするキャラクタのｔ＋タ
ーンより、必要なピット数をずらした左右２キャラクタ
の・母ターンを作り、その各々を以前に書込まれている
・ぐターンを消さないように書込まなければならないか
らである。このような複雑な操作を本発明では簡単な処
理により実行することができる。第８図は円周と文字Ｂ
の間に文字Ａのパターンを書込む途中の状態を示してい
る。以下この手順を説明する。先ずＣＰＵ Ｊ Ｏは、
ＢＡＲ４０２にセットする値（データ）を準備した後、
ＯＵＴ命令の実行によりＢＡＲ４０２にセットする。こ
の値はビット７〜ビツトＯが２１− “ＸＸ１０００１１”である。ことで、ビット５＝“１
”は反転制御信号ＥＸＯを′１″として上述の自動反転
処理を有効とし、ビット４＝″０”はＢＭＭ４０ノを動
作可とし、♂アト３〜０（００１１’）は３ビツトずら
し書込みのためのＢＭＭアドレス（ＡＤＲ＝３）を示し
ている。とれにより、ＢＭＭ４０ノの出力は第７図から
明らかなように″”０００１１１１１”となり、Ｖ−Ｒ
ＡＭ ２１ （７）下位５ビット分のデータに相当する
メモリブロック（ＭＯ。
書込みの動作につき説明する。このようなドツトずらし
書込みの機能は、例えば第６図に示されるようなノ等イ
チャートの書込み時において有用とされる。図中のＩＪ
Ｋ等の文字は境界線のため少しずつずらさないとその領
域内に収まらない。その他の文字もその領域の中心部に
表示しようとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み操作に
マスク位置の考慮を加えるだけで簡単に実行できる。し
かし左右方向のずらし書込みはプログラム操作が非常に
複雑となる。即ち、書込もうとするキャラクタのｔ＋タ
ーンより、必要なピット数をずらした左右２キャラクタ
の・母ターンを作り、その各々を以前に書込まれている
・ぐターンを消さないように書込まなければならないか
らである。このような複雑な操作を本発明では簡単な処
理により実行することができる。第８図は円周と文字Ｂ
の間に文字Ａのパターンを書込む途中の状態を示してい
る。以下この手順を説明する。先ずＣＰＵ Ｊ Ｏは、
ＢＡＲ４０２にセットする値（データ）を準備した後、
ＯＵＴ命令の実行によりＢＡＲ４０２にセットする。こ
の値はビット７〜ビツトＯが２１− “ＸＸ１０００１１”である。ことで、ビット５＝“１
”は反転制御信号ＥＸＯを′１″として上述の自動反転
処理を有効とし、ビット４＝″０”はＢＭＭ４０ノを動
作可とし、♂アト３〜０（００１１’）は３ビツトずら
し書込みのためのＢＭＭアドレス（ＡＤＲ＝３）を示し
ている。とれにより、ＢＭＭ４０ノの出力は第７図から
明らかなように″”０００１１１１１”となり、Ｖ−Ｒ
ＡＭ ２１ （７）下位５ビット分のデータに相当する
メモリブロック（ＭＯ。
Ｍｌ、・・・Ｍ４）が書込み可能と彦る。ＣＰＵ １０
は、文字パターンをフェッチし、必要ビット数（この例
では３）ローティトした後、左側（表示位置ｎ）のＶ−
ＲＡＭ相当番地に書込む。この際、ビットマスク作用に
よシ、右側のノやターン５ビツトが書込まれる。このＶ
−ＲＡＭ書込み時におけるライトイネーブル信号（ＷＥ
）の後縁で、フリ。
は、文字パターンをフェッチし、必要ビット数（この例
では３）ローティトした後、左側（表示位置ｎ）のＶ−
ＲＡＭ相当番地に書込む。この際、ビットマスク作用に
よシ、右側のノやターン５ビツトが書込まれる。このＶ
−ＲＡＭ書込み時におけるライトイネーブル信号（ＷＥ
）の後縁で、フリ。
プフロッｆ４０３は反転し、これに伴ってビットマスク
・々ンク出力（ＢＭｏ ＊ ＢＭｔ ＊・・・ＢＭγ）
が“１１１０００００ ”となる。ことでＣＰＴＪ １
０は同じデータを次の番地（表示位置ｎ＋１）に書込む
。
・々ンク出力（ＢＭｏ ＊ ＢＭｔ ＊・・・ＢＭγ）
が“１１１０００００ ”となる。ことでＣＰＴＪ １
０は同じデータを次の番地（表示位置ｎ＋１）に書込む
。
２２−
この際ビットマスク作用により左側の・母ターン３ビッ
トが書込まれる。この書込み時におけるライトイネーブ
ル信号（ＷＥ）の後縁でフリップフロッグ４０３は再び
反転し、ビットマスクパンク出力（ＢＭｏ ｔ ＢＭｔ
ｅ・・・ＢＭ、 ）が再び非反転出力状態となる。こ
のような動作が繰返し行なわれ、ずらし書込みが達成さ
れる。このように、ずらし書込みを行なう際、そのビッ
ト数をＢＡＲ４０２に一度セットした後、キャラクタノ
ぐターンをローティトし寿から左右繰返して上から下（
ＲＡ＝０→ＲＡ＝７方向）へ書込んでゆくことによって
ビットすらし書込が行なえる。
トが書込まれる。この書込み時におけるライトイネーブ
ル信号（ＷＥ）の後縁でフリップフロッグ４０３は再び
反転し、ビットマスクパンク出力（ＢＭｏ ｔ ＢＭｔ
ｅ・・・ＢＭ、 ）が再び非反転出力状態となる。こ
のような動作が繰返し行なわれ、ずらし書込みが達成さ
れる。このように、ずらし書込みを行なう際、そのビッ
ト数をＢＡＲ４０２に一度セットした後、キャラクタノ
ぐターンをローティトし寿から左右繰返して上から下（
ＲＡ＝０→ＲＡ＝７方向）へ書込んでゆくことによって
ビットすらし書込が行なえる。
このように、複数のビットマスクツやターンを用意し、
これを選択的に用いるととにより、Ｖ−ＲＡＭ ２１へ
の表示ドツトＡ？ターンの書込み、更にはノ４ターン操
作が能率良く行なえる。又、複数ノビットマスクパター
ンをアドレスと関連付けておくことによシブログラム操
作が容易となる。
これを選択的に用いるととにより、Ｖ−ＲＡＭ ２１へ
の表示ドツトＡ？ターンの書込み、更にはノ４ターン操
作が能率良く行なえる。又、複数ノビットマスクパター
ンをアドレスと関連付けておくことによシブログラム操
作が容易となる。
なお上記した実施例においては、すらし書込みを縦方向
に連続して書込む場合を例にとったが、例えば漢字パタ
ーンのように複数領域に書込む場合、更には横方向に連
続して書込む場合等においても容易に本発明を実現でき
る。又、ＢＭＭ ｉキャラクタソエネレータとすること
によシ、文字と文字の重ね合わせ表示、文字とグラフィ
ックパターンの重ね合わせ表示等を同−Ｖ−ＲＡＭ上で
実現可能となる。
に連続して書込む場合を例にとったが、例えば漢字パタ
ーンのように複数領域に書込む場合、更には横方向に連
続して書込む場合等においても容易に本発明を実現でき
る。又、ＢＭＭ ｉキャラクタソエネレータとすること
によシ、文字と文字の重ね合わせ表示、文字とグラフィ
ックパターンの重ね合わせ表示等を同−Ｖ−ＲＡＭ上で
実現可能となる。
以上詳記したように本発明によれば、ダイナミック型メ
モリにより構成されたビデオＲＡＭをもつ表示装置にお
いて、前記ビデオＲＡＭへの表示パターンの書込み制御
を簡素化でき、処理を高速化できるとともに、表示１？
ターンのビットずらし処理等、複雑なパターン処理を容
易に効率良く実行でき、これによってグラフィック表示
機能の拡充並びに高性能化を実現できるビデオＲＡＭ書
込み制御装置が提供できる。
モリにより構成されたビデオＲＡＭをもつ表示装置にお
いて、前記ビデオＲＡＭへの表示パターンの書込み制御
を簡素化でき、処理を高速化できるとともに、表示１？
ターンのビットずらし処理等、複雑なパターン処理を容
易に効率良く実行でき、これによってグラフィック表示
機能の拡充並びに高性能化を実現できるビデオＲＡＭ書
込み制御装置が提供できる。
図は本発明の一実施例を説明するためのもので、第１図
は本発明の一実施例における全体の構成を示すブロック
図、第２図は上記第１図に示すタイミングダートコント
ロール部の構成を示すブロック図、第３図は上記第２図
に示すビットマスク部の構成を示すブロック図、第４図
は上記第３図に示すビットマスクバンクの構成を示すブ
ロック図、第５図は上記実施例におけるビットマスクメ
モリの記憶パターンを示す図、第６図乃至第８図はそれ
ぞれ一実施例の動作を説明するための書込み・母ターン
例を示す図である。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２１−・・ビデオＲＡＭ （Ｖ−ＲＡＭ ）、
２２ ・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、２３・・・
アドレスセレクタ（ＡＤＨ−８ＥＬ ）、２４・・・タ
イミングｆ−）コントロール部（ＴＩＭ−Ｇ−ＣＴＬ
）、２５・・・データノ々。 ファ（ＤＡＴＡ−ＢＵＦ ）、２６・・・シフトレソス
タ（５ＨＩＦＴ−ＲＥＧ ）、３０・・・ＣＰＵパス、
２０１・・・ウェイトコントロール部（ＷＡＩＴ−ＣＴ
Ｌ ）、２０２・・・タイＳ ７グシエネＬ／ −ＩＩ
（ＴＩＭ−ＧＥＮ ）、２０３２５− ・・・、Ｊｅ−）アドレスデコーダ（ＤＥＣ）、２θ４
・・・ビットマスク部、３０１・・・ビットマスクバン
ク（ＢＩＴ−ＭＡＳＫ−ＢＡＮＫ ）、３０２，３０２
．・・・・・・出力ダート、４０１・・・ビットマスク
メモリ（ＢＭＭ ）４０２・・・ビットマスクメモリア
Ｐレスレゾスタ（ＢＡＲ）、４０３・・・７リツゾフロ
ツゾ、４０４・・・排他的論理和ｆ−）アレイ（ＥＸ−
ＯＲ）。 出願人代理人 弁理士 鈴 江 武 彦２６一 ｉＪ １ 口 １０ 第２図 ２ム １１３９！ｆ ＲＡＤ 第 ４ 口 ０３ ０２
は本発明の一実施例における全体の構成を示すブロック
図、第２図は上記第１図に示すタイミングダートコント
ロール部の構成を示すブロック図、第３図は上記第２図
に示すビットマスク部の構成を示すブロック図、第４図
は上記第３図に示すビットマスクバンクの構成を示すブ
ロック図、第５図は上記実施例におけるビットマスクメ
モリの記憶パターンを示す図、第６図乃至第８図はそれ
ぞれ一実施例の動作を説明するための書込み・母ターン
例を示す図である。 １０・・・処理装置（ＣＰＵ ）、２０・・・ＣＲＴ表
示回路、２１−・・ビデオＲＡＭ （Ｖ−ＲＡＭ ）、
２２ ・ＣＲＴ表示制御部（ＣＲＴ−Ｃ）、２３・・・
アドレスセレクタ（ＡＤＨ−８ＥＬ ）、２４・・・タ
イミングｆ−）コントロール部（ＴＩＭ−Ｇ−ＣＴＬ
）、２５・・・データノ々。 ファ（ＤＡＴＡ−ＢＵＦ ）、２６・・・シフトレソス
タ（５ＨＩＦＴ−ＲＥＧ ）、３０・・・ＣＰＵパス、
２０１・・・ウェイトコントロール部（ＷＡＩＴ−ＣＴ
Ｌ ）、２０２・・・タイＳ ７グシエネＬ／ −ＩＩ
（ＴＩＭ−ＧＥＮ ）、２０３２５− ・・・、Ｊｅ−）アドレスデコーダ（ＤＥＣ）、２θ４
・・・ビットマスク部、３０１・・・ビットマスクバン
ク（ＢＩＴ−ＭＡＳＫ−ＢＡＮＫ ）、３０２，３０２
．・・・・・・出力ダート、４０１・・・ビットマスク
メモリ（ＢＭＭ ）４０２・・・ビットマスクメモリア
Ｐレスレゾスタ（ＢＡＲ）、４０３・・・７リツゾフロ
ツゾ、４０４・・・排他的論理和ｆ−）アレイ（ＥＸ−
ＯＲ）。 出願人代理人 弁理士 鈴 江 武 彦２６一 ｉＪ １ 口 １０ 第２図 ２ム １１３９！ｆ ＲＡＤ 第 ４ 口 ０３ ０２
Claims (1)
- １ピツ）ＸＭワードの記憶容量を有するｎ個の記憶素子
から構成され、文字、或いは、図形などを構成するドツ
トパターンを１ドツトあたり少なくとも１ビツトの記憶
位置に記憶するドツトリフレッシュ型のビデオＲＡＭと
、このビデオＲＡＭに供給されるｎビット幅の書き込み
データの特定ビットのデータのみを前記ビデオＲＡＭに
書き込むため、前記特定のビット位置にフラグを立てた
ｎビット幅のビットマスク情報を複数個保持するメモリ
と、このメモリに対しアドレス情報を供給し、特定のビ
ットマスク情報を選択して出力せしめる手段と、前記ビ
デオＲＡＭにｎビット幅のデータが供給されたタイミン
グで前記ビデオＲＡＭに対し書き込み許可信号を出力す
る書き込み制御回路と、この制御回路よシ出力される書
き込み許可信号と前記メモリよシ読み出されたビットマ
スク情報との論理積をとり、前記ｎ個の記憶素子のうち
、前記特定のビット位置に対応する素子にのみ前記書き
込み許可信号を供給する手段とを具備することを特徴と
したビデオＲＡＭ書込み制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163425A JPS5952291A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
| DE8383108835T DE3380465D1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| EP83108835A EP0106121B1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| US06/913,605 US4727363A (en) | 1982-09-20 | 1986-09-29 | Video ram write control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163425A JPS5952291A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952291A true JPS5952291A (ja) | 1984-03-26 |
| JPS6330633B2 JPS6330633B2 (ja) | 1988-06-20 |
Family
ID=15773653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163425A Granted JPS5952291A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952291A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125188A (ja) * | 1984-06-27 | 1986-02-04 | テクトロニツクス・インコーポレイテツド | 画像表示装置 |
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| JPS62246614A (ja) * | 1986-04-15 | 1987-10-27 | Mitsuboshi Belting Ltd | 耐摩耗性の優れた鋼管搬送用ロ−ル |
| US7643023B2 (en) | 2003-02-25 | 2010-01-05 | Mitsubishi Electric Corporation | Matrix type display device and display method thereof |
| WO2012060113A1 (ja) * | 2010-11-01 | 2012-05-10 | 三菱電機株式会社 | 描画装置及び描画方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276957A (ja) * | 1988-09-12 | 1990-03-16 | Nippon Seiko Kk | オートテンショナ |
-
1982
- 1982-09-20 JP JP57163425A patent/JPS5952291A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6125188A (ja) * | 1984-06-27 | 1986-02-04 | テクトロニツクス・インコーポレイテツド | 画像表示装置 |
| JPH0375873B2 (ja) * | 1984-06-27 | 1991-12-03 | Tektronix Inc | |
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| JPH0469920B2 (ja) * | 1985-03-20 | 1992-11-09 | Hitachi Seisakusho Kk | |
| JPS62246614A (ja) * | 1986-04-15 | 1987-10-27 | Mitsuboshi Belting Ltd | 耐摩耗性の優れた鋼管搬送用ロ−ル |
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| WO2012060113A1 (ja) * | 2010-11-01 | 2012-05-10 | 三菱電機株式会社 | 描画装置及び描画方法 |
| JP5575261B2 (ja) * | 2010-11-01 | 2014-08-20 | 三菱電機株式会社 | 描画装置、描画方法及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6330633B2 (ja) | 1988-06-20 |
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