JPS6332390B2 - - Google Patents
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- JPS6332390B2 JPS6332390B2 JP57163422A JP16342282A JPS6332390B2 JP S6332390 B2 JPS6332390 B2 JP S6332390B2 JP 57163422 A JP57163422 A JP 57163422A JP 16342282 A JP16342282 A JP 16342282A JP S6332390 B2 JPS6332390 B2 JP S6332390B2
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- 230000006870 function Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 4
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- 230000008569 process Effects 0.000 description 3
- 238000004260 weight control Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はグラフイツク表示機能をもつ表示装置
に用いられるビデオRAM書込み制御装置に関す
る。
に用いられるビデオRAM書込み制御装置に関す
る。
従来、ダイナミツク型メモリを使用したビデオ
RAMへの表示パターンデータの書込みは、読出
し→修飾→書込みの各動作が必要となり、修飾の
ためのプログラム処理と数回のリフレツシユメモ
リアクセスが伴う。従つて、従来では、書込み制
御が非常に繁雑で、ソフトウエアにかかる負担が
大きく、又、書込み処理に多くの時間を必要とす
ることから高速化が期待できないという問題があ
つた。
RAMへの表示パターンデータの書込みは、読出
し→修飾→書込みの各動作が必要となり、修飾の
ためのプログラム処理と数回のリフレツシユメモ
リアクセスが伴う。従つて、従来では、書込み制
御が非常に繁雑で、ソフトウエアにかかる負担が
大きく、又、書込み処理に多くの時間を必要とす
ることから高速化が期待できないという問題があ
つた。
又、この種ビデオRAMを用いた表示装置にお
いて、グラフイツク画面の表示ドツト数を増し高
分解能、高解像度化を計ろうとすると、これに伴
つて上記ビデオRAMのメモリ容量が増大し、処
理すべきデータ量が増すことから、CPUの処理
時間、及びメモリアクセス時間が増大して、表示
速度の低下を招くと言つた問題が生じる。更に、
キヤラクタパターンを通常のキヤラクタ区分の表
示位置よりずらせて表示させる所謂ビツトずらし
処理等の複雑なパターン処理を行なわせようとす
ると、CPUの処理プログラムは更に繁雑となり、
プログラムメモリ容量の大幅な増加、更には処理
速度の大幅な低下等を招いてしまう。
いて、グラフイツク画面の表示ドツト数を増し高
分解能、高解像度化を計ろうとすると、これに伴
つて上記ビデオRAMのメモリ容量が増大し、処
理すべきデータ量が増すことから、CPUの処理
時間、及びメモリアクセス時間が増大して、表示
速度の低下を招くと言つた問題が生じる。更に、
キヤラクタパターンを通常のキヤラクタ区分の表
示位置よりずらせて表示させる所謂ビツトずらし
処理等の複雑なパターン処理を行なわせようとす
ると、CPUの処理プログラムは更に繁雑となり、
プログラムメモリ容量の大幅な増加、更には処理
速度の大幅な低下等を招いてしまう。
このように、従来のダイナミツク型メモリ構成
によるビデオRAMの制御手段においては種々の
問題が生じていた。
によるビデオRAMの制御手段においては種々の
問題が生じていた。
本発明は上記実情に鑑みなされたもので、グラ
フイツク表示機能をもつ表示装置において、ビデ
オRAMへの表示パターンの書込み制御を簡素化
でき、処理を高速化できるとともに、表示パター
ンのビツトずらし処理等、複雑なパターン処理を
容易に可能ならしめて、グラフイツク表示機能の
拡充並びに装置の高性能化が計れるビデオRAM
書込み制御装置を提供することを目的とする。
フイツク表示機能をもつ表示装置において、ビデ
オRAMへの表示パターンの書込み制御を簡素化
でき、処理を高速化できるとともに、表示パター
ンのビツトずらし処理等、複雑なパターン処理を
容易に可能ならしめて、グラフイツク表示機能の
拡充並びに装置の高性能化が計れるビデオRAM
書込み制御装置を提供することを目的とする。
本発明はダイナミツク型メモリを使用したビデ
オRAMの制御部にビツトマスク回路を設けて、
書込みデータをビツトマスクパターンの内容に従
い任意のビツト単位で選択的に書込み可能とし、
かつ上記ビツトマスクパターンを上記ビデオ
RAMの書込み動作に同期して任意に反転、非反
転出力できるようにして、このビツトマスクパタ
ーンの操作により、上記ビデオRAM上にて、ビ
ツトずらし操作を含めた複雑なパターン処理を可
能としたものである。
オRAMの制御部にビツトマスク回路を設けて、
書込みデータをビツトマスクパターンの内容に従
い任意のビツト単位で選択的に書込み可能とし、
かつ上記ビツトマスクパターンを上記ビデオ
RAMの書込み動作に同期して任意に反転、非反
転出力できるようにして、このビツトマスクパタ
ーンの操作により、上記ビデオRAM上にて、ビ
ツトずらし操作を含めた複雑なパターン処理を可
能としたものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを使用したビデオRAM、及び
そのコントロール部であるCRT表示回路、３０
はCPU１０とCRT表示回路２０との間のアドレ
ス（AD）、データ（DATA）、コントロール信号
（CTL）等の転送に供されるCPUバスである。２
１乃至２６はCRT表示回路２０の内部構成要素
をなす機能回路部である。ここで、２１はダイナ
ミツク型メモリを使用したビデオRAM（以下Ｖ
―RAMと称す）であり、１表示ドツトを１ビツ
トとして、一画面分の表示ドツトデータを貯える
もので、ここでは表示画面を640ドツト×200本と
し、かつ取扱われるデータのビツト幅を８ビツト
としていることから、全体のメモリ容量を16KB
（キロバイト）とし、これを2KB×８メモリブロ
ツクM0，M1，…M7で構成している。２２は
CRT表示部の同期制御を司るCRT表示制御部
（以下CRT―Ｃと称す）である。２３はCRT―
Ｃ２２より発生されるメモリアドレス（MA）と
CPU１０より送られてきたプロセツサアドレス
（PA）とを受けて、その何れか一方を選択し、Ｖ
―RAMアドレスデータ（VRAD）として出力す
るアドレスセレクタ（ADR―SEL）である。２
４はＶ―RAMアクセスのためのタイミング制御
を行なうタイミングゲートコントロール部
（TIMG―CTL）であり、本発明の要旨とすると
ころのビツトマスク機能回路を有してなるもの
で、その詳細は後述する。２５はＶ―RAM２１
のリード／ライトデータを一時貯えるデータバツ
フア（DATA―BUF）であり、２６はＶ―
RAM２１より読出されたデータをビツトシリア
ルのビデオ信号（VID）として出力するシフトレ
ジスタ（SHIFT―REG）である。
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを使用したビデオRAM、及び
そのコントロール部であるCRT表示回路、３０
はCPU１０とCRT表示回路２０との間のアドレ
ス（AD）、データ（DATA）、コントロール信号
（CTL）等の転送に供されるCPUバスである。２
１乃至２６はCRT表示回路２０の内部構成要素
をなす機能回路部である。ここで、２１はダイナ
ミツク型メモリを使用したビデオRAM（以下Ｖ
―RAMと称す）であり、１表示ドツトを１ビツ
トとして、一画面分の表示ドツトデータを貯える
もので、ここでは表示画面を640ドツト×200本と
し、かつ取扱われるデータのビツト幅を８ビツト
としていることから、全体のメモリ容量を16KB
（キロバイト）とし、これを2KB×８メモリブロ
ツクM0，M1，…M7で構成している。２２は
CRT表示部の同期制御を司るCRT表示制御部
（以下CRT―Ｃと称す）である。２３はCRT―
Ｃ２２より発生されるメモリアドレス（MA）と
CPU１０より送られてきたプロセツサアドレス
（PA）とを受けて、その何れか一方を選択し、Ｖ
―RAMアドレスデータ（VRAD）として出力す
るアドレスセレクタ（ADR―SEL）である。２
４はＶ―RAMアクセスのためのタイミング制御
を行なうタイミングゲートコントロール部
（TIMG―CTL）であり、本発明の要旨とすると
ころのビツトマスク機能回路を有してなるもの
で、その詳細は後述する。２５はＶ―RAM２１
のリード／ライトデータを一時貯えるデータバツ
フア（DATA―BUF）であり、２６はＶ―
RAM２１より読出されたデータをビツトシリア
ルのビデオ信号（VID）として出力するシフトレ
ジスタ（SHIFT―REG）である。
第２図は上記第１図に示すタイミングゲートコ
ントロール部２４の構成を示すブロツク図であ
る。図中、２０１はCPU１０との間でＶ―RAM
アクセスのタイミングコントロールを行なうウエ
イトコントロール部（WAIT―CTL）であり、
CPU１０より送出されたメモリリクエスト信号
（MRQ）を受け、キヤラクタクロツク（CH―
CLK）に同期するタイミングをもつてＶ―RAM
アクセス完了まで待ち信号（WAIT）をCPU１
０へ送出する。２０２はＶ―RAMアクセスのた
めの各種制制信号を発生するタイミングジエネレ
ータ（TEM―GEN）であり、CPU１０より送出
されたメモリライト要求信号（MWR）を受け
て、これに従うアドレスセレクト信号（SEL）を
出力するとともに、ライトイネーブル信号
（WE）、カラムアドレスセレクト信号（CAS）、
ロウアドレスセレクト信号（RAS）等を出力す
る。２０３は、CPU１０より送出されたポート
アドレス（PORT―ADR）を受けて、これをデ
コードし、Ｓ―BMW信号（後述するビツトマス
クメモリ（BMM）へのライトストローブ信号）、
Ｓ―BMA信号（後述するビツトマスクメモリア
ドレスレジスタ（BAR）へのデータセツトスト
ローブ信号）等を得るデコーダである。２０４
は、Ｖ―RAM２１の書込み動作を任意のビツト
へのみ特定して作用させ、Ｖ―RAM２１上での
任意のビツト修飾を可能とするビツトマスク部で
あり、その具体的な構成は第３図及び第４図に示
される。
ントロール部２４の構成を示すブロツク図であ
る。図中、２０１はCPU１０との間でＶ―RAM
アクセスのタイミングコントロールを行なうウエ
イトコントロール部（WAIT―CTL）であり、
CPU１０より送出されたメモリリクエスト信号
（MRQ）を受け、キヤラクタクロツク（CH―
CLK）に同期するタイミングをもつてＶ―RAM
アクセス完了まで待ち信号（WAIT）をCPU１
０へ送出する。２０２はＶ―RAMアクセスのた
めの各種制制信号を発生するタイミングジエネレ
ータ（TEM―GEN）であり、CPU１０より送出
されたメモリライト要求信号（MWR）を受け
て、これに従うアドレスセレクト信号（SEL）を
出力するとともに、ライトイネーブル信号
（WE）、カラムアドレスセレクト信号（CAS）、
ロウアドレスセレクト信号（RAS）等を出力す
る。２０３は、CPU１０より送出されたポート
アドレス（PORT―ADR）を受けて、これをデ
コードし、Ｓ―BMW信号（後述するビツトマス
クメモリ（BMM）へのライトストローブ信号）、
Ｓ―BMA信号（後述するビツトマスクメモリア
ドレスレジスタ（BAR）へのデータセツトスト
ローブ信号）等を得るデコーダである。２０４
は、Ｖ―RAM２１の書込み動作を任意のビツト
へのみ特定して作用させ、Ｖ―RAM２１上での
任意のビツト修飾を可能とするビツトマスク部で
あり、その具体的な構成は第３図及び第４図に示
される。
第３図は上記ビツトマスク部２０４の構成を示
すブロツク図である。図中、３０１は指示された
ビツトマスクパターンの発生機能、及びそのビツ
トパターンの選択的な反転出力機能を有してなる
ビツトマスクバンク（BIT―MASK―BANK）
であり、具体的な構成は後に第４図を参照して説
明する。３０２，３０２…は上記ビツトマスクバ
ンク３０１より出力されるビツトマスクパターン
BM0，BM1，…BM7をライトイネーブル信号
（WE）に従うタイミングをもつて出力し、予め
対応付けされたＶ―RAM２１の各メモリブロツ
クM0，M1，…M7に個別に、ライトイネーブル
信号0，1，…7として供給する出力ゲ
ートである。
すブロツク図である。図中、３０１は指示された
ビツトマスクパターンの発生機能、及びそのビツ
トパターンの選択的な反転出力機能を有してなる
ビツトマスクバンク（BIT―MASK―BANK）
であり、具体的な構成は後に第４図を参照して説
明する。３０２，３０２…は上記ビツトマスクバ
ンク３０１より出力されるビツトマスクパターン
BM0，BM1，…BM7をライトイネーブル信号
（WE）に従うタイミングをもつて出力し、予め
対応付けされたＶ―RAM２１の各メモリブロツ
クM0，M1，…M7に個別に、ライトイネーブル
信号0，1，…7として供給する出力ゲ
ートである。
第４図は上記第３図に示すビツトマスクバンク
３０１の構成を示すブロツク図である。図中、４
０１は複数種のビツトマスクパターン（各１バイ
ト）を記憶するビツトマスクメモリ（以下BMM
と称す）であり、ここでは16バイトの記憶容量を
もつRAMによつて構成され、16種のビツトマス
クパターンを記憶可能としている。４０２は上記
BMM４０１へのビツトマスクパターンのライト
時、及びリード時における４ビツトのアドレス
AR0，AR1，AR2，AR3、及び各１ビツトの
BMMセレクト信号（）、ビツトマスクパター
ンの反転制御信号（EXO）等、計６ビツトのア
ドレス及び制御信号をラツチするビツトマスクメ
モリアドレスレジスタ（以下BARと称す）であ
る。４０３は上記BAR４０２より出力される反
転制御信号（EXO）の“１”出力を受けること
により、ライトイネーブル信号（WE）の出力タ
イミングに伴いセツト／リセツト動作を繰返すマ
スクビツトパターン反転制御用のフリツプフロツ
プである。４０４は上記フリツプフロツプ４０３
より出力される自動反転切換信号（以下EXDT
信号と称す）に従い、BMM４０１より出力され
るビツトマスクパターンを反転／非反転出力する
排他的論理和ゲートアレイ（以下EX―OR回路
と称す）である。４０５はBMM４０１の非アク
セス時（＝“１”）においてEX―OR回路４０
４の各出力ビツトBM0，BM1，…BM7値を“１”
レベルとし、ビツトマスク機能を無効化するため
のプルアツプ抵抗モジユールである。
３０１の構成を示すブロツク図である。図中、４
０１は複数種のビツトマスクパターン（各１バイ
ト）を記憶するビツトマスクメモリ（以下BMM
と称す）であり、ここでは16バイトの記憶容量を
もつRAMによつて構成され、16種のビツトマス
クパターンを記憶可能としている。４０２は上記
BMM４０１へのビツトマスクパターンのライト
時、及びリード時における４ビツトのアドレス
AR0，AR1，AR2，AR3、及び各１ビツトの
BMMセレクト信号（）、ビツトマスクパター
ンの反転制御信号（EXO）等、計６ビツトのア
ドレス及び制御信号をラツチするビツトマスクメ
モリアドレスレジスタ（以下BARと称す）であ
る。４０３は上記BAR４０２より出力される反
転制御信号（EXO）の“１”出力を受けること
により、ライトイネーブル信号（WE）の出力タ
イミングに伴いセツト／リセツト動作を繰返すマ
スクビツトパターン反転制御用のフリツプフロツ
プである。４０４は上記フリツプフロツプ４０３
より出力される自動反転切換信号（以下EXDT
信号と称す）に従い、BMM４０１より出力され
るビツトマスクパターンを反転／非反転出力する
排他的論理和ゲートアレイ（以下EX―OR回路
と称す）である。４０５はBMM４０１の非アク
セス時（＝“１”）においてEX―OR回路４０
４の各出力ビツトBM0，BM1，…BM7値を“１”
レベルとし、ビツトマスク機能を無効化するため
のプルアツプ抵抗モジユールである。
第５図乃至第８図はそれぞれ一実施例における
動作を説明するための図であり、第５図はBMM
４０１に書込まれたビツトマスクパターンの一例
を示す図、第６図はパターン処理されるパイチヤ
ートの一例を示す図、第７図及び第８図はそれぞ
れＶ―RAM２１上におけるパターン処理動作を
説明するための図である。
動作を説明するための図であり、第５図はBMM
４０１に書込まれたビツトマスクパターンの一例
を示す図、第６図はパターン処理されるパイチヤ
ートの一例を示す図、第７図及び第８図はそれぞ
れＶ―RAM２１上におけるパターン処理動作を
説明するための図である。
ここでは第１図乃至第８図を参照して一実施例
の動作を説明する。CRT表示回路２０のＶ―
RAM２１へのアクセスは、CPU１０、及び
CRT―Ｃ２２より選択的に行なわれる。通常時
におけるCRT画面のリフレツシユを行なうタイ
ミングでは、タイミングゲートコントロール部２
４のタイミングジエネレータ２０２より発生され
るアドレスセレクト信号（SEL）が、CRT―Ｃ
２２のメモリアドレス（MA）を選択指定してお
り、従つてこのメモリアドレス（MA）がアドレ
スセレクタ２３により選択され、Ｖ―RAMアド
レスデータ（VRAD）としてＶ―RAM２１に与
えられる。この際、Ｖ―RAM２１より読出され
た表示ドツトデータがシフトレジスタ２６にロー
ドされた後、シフトアウトされ、ビツトシリアル
のビデオ信号（VID）としてCRT表示部に送ら
れる。一方、CPU１０からのＶ―RAMアクセス
要求は、タイミングゲートコントロール部２４の
ウエイトコントロール部２０１にメモリリクエス
ト信号（MQR）が与えられることによつてなさ
れる。この際は、Ｖ―RAM２１へのメモリアド
レスとしてプロセツサアドレス（PA）が供給さ
れ、更には、ライトデータがデータバツフア２５
に用意される、又はリードデータがデータバツフ
ア２５を介してCPUバス３０に導かれる等の動
作が伴う。これらの動作はタイミングゲートコン
トロール部２４より出力される信号にもとづいて
行なわれる。タイミングゲートコントロール部２
４のウエイトコントロール部２０１は、CPU１
０に対して、Ｖ―RAM２１のメモリアクセスが
完了するまで待ち信号（WAIT）を送出する。
又、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２は、CPU１０がＶ―
RAMアクセス可能なタイミングになると、アド
レスセレクタ２３に対し、プロセツサアドレス
（PA）を選択指定する内容のアドレスセレクト信
号（SEL）を出力する。更に、タイミングゲート
コントロール部２４は、Ｖ―RAM２１を制御す
るためのロウアドレスセレクト信号（RAS）、カ
ラムアドレスセレクト信号（CAS）、ライトイネ
ーブル信号（WE）等を出力する。これら信号の
うち、ロウアドレスセレクト信号（RAS）、及び
カラムアドレスセレクト信号（CAS）は、その
ままのタイミングでＶ―RAM２１に供給され
る。又ライトイネーブル信号（WE）は、CPU１
０からメモリライト要求（MWR）が発生し、Ｖ
―RAM２１へのCPUアクセスがなされる際に、
Ｖ―RAM２１が必要するタイミングで出力さ
れ、ビツトマスク部２０４に供給される。ビツト
マスク部２０４のビツトマスクバンク３０１に設
けられたBMM４０１はCPU１０からみると一つ
のアドレスレジスタ部として定義されていて、任
意のデータを書込み読出すことができるようにな
つており、デコーダ２０３より出力されるＳ―
BMW信号、Ｓ―BMA信号等を制御信号として
書込み読出し制御される。この際のビツトマスク
部２０４の具体的な動作については後に第４図乃
至第８図を参照して詳述する。而して上記したラ
イトイネーブル信号（WE）はビツトマスク部２
０４のビツトマスクバンク３０１、及び各出力ゲ
ート３０２，３０２，…に共通に供給され、この
ライトイネーブル信号（WE）のタイミングで、
ビツトマスクバンク３０１より出力されたビツト
マスクパターンBM0，BM1，…BM7のセツト出
力（“１”）に対応するＶ―RAM２１上のビツト
位置即ちメモリブロツク（Mi）にのみライトイ
ネーブル信号（i）を出力する。このようにす
ることによつて、Ｖ―RAM２１への書込みは、
Ｖ―RAM２１上において、所望のビツトに対し
てのみ行なうことができる。例えばＶ―RAM２
１の或るアドレスへのデータライト時において、
ビツトマスクバンク３０１の出力BM7，BM6，
…BM0が“00001000”であれば、ライトイネー
ブル信号3が“０”レベルとなつて、Ｖ―
RAM２１のメモリブロツクM3のみが選択され、
書込み可能となる。この際、書込みデータとして
all“１”（データ“FF”HEX）を与えることにより
ビツト３をオンすることができ、又、all“０”
（データ“00”HEX）を与えることによりビツト３
をオフすることができる。
の動作を説明する。CRT表示回路２０のＶ―
RAM２１へのアクセスは、CPU１０、及び
CRT―Ｃ２２より選択的に行なわれる。通常時
におけるCRT画面のリフレツシユを行なうタイ
ミングでは、タイミングゲートコントロール部２
４のタイミングジエネレータ２０２より発生され
るアドレスセレクト信号（SEL）が、CRT―Ｃ
２２のメモリアドレス（MA）を選択指定してお
り、従つてこのメモリアドレス（MA）がアドレ
スセレクタ２３により選択され、Ｖ―RAMアド
レスデータ（VRAD）としてＶ―RAM２１に与
えられる。この際、Ｖ―RAM２１より読出され
た表示ドツトデータがシフトレジスタ２６にロー
ドされた後、シフトアウトされ、ビツトシリアル
のビデオ信号（VID）としてCRT表示部に送ら
れる。一方、CPU１０からのＶ―RAMアクセス
要求は、タイミングゲートコントロール部２４の
ウエイトコントロール部２０１にメモリリクエス
ト信号（MQR）が与えられることによつてなさ
れる。この際は、Ｖ―RAM２１へのメモリアド
レスとしてプロセツサアドレス（PA）が供給さ
れ、更には、ライトデータがデータバツフア２５
に用意される、又はリードデータがデータバツフ
ア２５を介してCPUバス３０に導かれる等の動
作が伴う。これらの動作はタイミングゲートコン
トロール部２４より出力される信号にもとづいて
行なわれる。タイミングゲートコントロール部２
４のウエイトコントロール部２０１は、CPU１
０に対して、Ｖ―RAM２１のメモリアクセスが
完了するまで待ち信号（WAIT）を送出する。
又、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２は、CPU１０がＶ―
RAMアクセス可能なタイミングになると、アド
レスセレクタ２３に対し、プロセツサアドレス
（PA）を選択指定する内容のアドレスセレクト信
号（SEL）を出力する。更に、タイミングゲート
コントロール部２４は、Ｖ―RAM２１を制御す
るためのロウアドレスセレクト信号（RAS）、カ
ラムアドレスセレクト信号（CAS）、ライトイネ
ーブル信号（WE）等を出力する。これら信号の
うち、ロウアドレスセレクト信号（RAS）、及び
カラムアドレスセレクト信号（CAS）は、その
ままのタイミングでＶ―RAM２１に供給され
る。又ライトイネーブル信号（WE）は、CPU１
０からメモリライト要求（MWR）が発生し、Ｖ
―RAM２１へのCPUアクセスがなされる際に、
Ｖ―RAM２１が必要するタイミングで出力さ
れ、ビツトマスク部２０４に供給される。ビツト
マスク部２０４のビツトマスクバンク３０１に設
けられたBMM４０１はCPU１０からみると一つ
のアドレスレジスタ部として定義されていて、任
意のデータを書込み読出すことができるようにな
つており、デコーダ２０３より出力されるＳ―
BMW信号、Ｓ―BMA信号等を制御信号として
書込み読出し制御される。この際のビツトマスク
部２０４の具体的な動作については後に第４図乃
至第８図を参照して詳述する。而して上記したラ
イトイネーブル信号（WE）はビツトマスク部２
０４のビツトマスクバンク３０１、及び各出力ゲ
ート３０２，３０２，…に共通に供給され、この
ライトイネーブル信号（WE）のタイミングで、
ビツトマスクバンク３０１より出力されたビツト
マスクパターンBM0，BM1，…BM7のセツト出
力（“１”）に対応するＶ―RAM２１上のビツト
位置即ちメモリブロツク（Mi）にのみライトイ
ネーブル信号（i）を出力する。このようにす
ることによつて、Ｖ―RAM２１への書込みは、
Ｖ―RAM２１上において、所望のビツトに対し
てのみ行なうことができる。例えばＶ―RAM２
１の或るアドレスへのデータライト時において、
ビツトマスクバンク３０１の出力BM7，BM6，
…BM0が“00001000”であれば、ライトイネー
ブル信号3が“０”レベルとなつて、Ｖ―
RAM２１のメモリブロツクM3のみが選択され、
書込み可能となる。この際、書込みデータとして
all“１”（データ“FF”HEX）を与えることにより
ビツト３をオンすることができ、又、all“０”
（データ“00”HEX）を与えることによりビツト３
をオフすることができる。
ここで第４図乃至第８図を参照しながら、ビツ
トマスク処理による書込み制御を更に具体的に説
明する。先ずＶ―RAM２１へのバイト単位で表
示ドツトパターンを書込む際は、ビツトマスク機
能を無効化すべく、CPU１０のBARデータセツ
トにより、BAR４０２のビツト４（Q4）に“１”
がセツトされる。これによりBMMセレクト信号
（）が“１”となり、BMM４０１のアクセス
が禁止される。この際は、BMM４０１の各ビツ
ト出力がプルアツプ抵抗モジユール４０５の作用
によつてすべて“１”レベルとなる。この値は、
そのままビツトマスクバンク出力（BM0，BM1，
…BM7）となつて、出力ゲート３０２，３０２，
…３０２を介し有意レベル（“０”レベル）のラ
イトイネーブル信号0，1，…7として、
Ｖ―RAM２１の各メモリブロツクM0，M1，…
M7に供給される。従つてＶ―RAM２１の各メモ
リブロツクM0，M1，…M7が書込み可能な状態
となり、ビツトマスク機能は無効化された状態と
なる。
トマスク処理による書込み制御を更に具体的に説
明する。先ずＶ―RAM２１へのバイト単位で表
示ドツトパターンを書込む際は、ビツトマスク機
能を無効化すべく、CPU１０のBARデータセツ
トにより、BAR４０２のビツト４（Q4）に“１”
がセツトされる。これによりBMMセレクト信号
（）が“１”となり、BMM４０１のアクセス
が禁止される。この際は、BMM４０１の各ビツ
ト出力がプルアツプ抵抗モジユール４０５の作用
によつてすべて“１”レベルとなる。この値は、
そのままビツトマスクバンク出力（BM0，BM1，
…BM7）となつて、出力ゲート３０２，３０２，
…３０２を介し有意レベル（“０”レベル）のラ
イトイネーブル信号0，1，…7として、
Ｖ―RAM２１の各メモリブロツクM0，M1，…
M7に供給される。従つてＶ―RAM２１の各メモ
リブロツクM0，M1，…M7が書込み可能な状態
となり、ビツトマスク機能は無効化された状態と
なる。
次にBMM４０１を使用する場合について説明
する。初期設定時において、CPU１０は、BMM
４０１に、第５図に示すようなビツトマスクパタ
ーンを書込む必要がある。このビツトマスクパタ
ーンの書込みは、先ず、BMAポートに対する
OUT命令の実行で、BAR４０２のビツト４（D4）
を“０”（＝“０”）にし、ビツト０〜３（D0〜
D3）にBMMライトアドレスをセツトする。その
後、BMWポートに対するOUT命令の実行で、
そのアドレスに対するビツトマスクパターンを
BMM４０１に書込む。このような動作を繰返し
実行して、第５図に示すようなADR＝１〜15の
各番地にそれぞれ固有のビツトマスクパターンを
書込む。ここでは、第５図に示される如く、
ADR＝１〜７の番地まで、そのアドレス値と同
じ数（ビツト数）だけ、上位のビツトをマスクす
るパターンとし、ADR＝８〜15の番地は、上位
ビツトより順次１ビツト単位で“１”を立て、各
１ビツト毎にマスクを解除して、それぞれ１ドツ
ト書込み用マスクパターンとして用いている。こ
こで、ADR＝０の番地は、値が定められておら
ず、ADR＝１〜15の番地にない値でマスクする
必要が生じた際に、その値（ビツトマスクパター
ン）を書込むための番地として用いられる。
する。初期設定時において、CPU１０は、BMM
４０１に、第５図に示すようなビツトマスクパタ
ーンを書込む必要がある。このビツトマスクパタ
ーンの書込みは、先ず、BMAポートに対する
OUT命令の実行で、BAR４０２のビツト４（D4）
を“０”（＝“０”）にし、ビツト０〜３（D0〜
D3）にBMMライトアドレスをセツトする。その
後、BMWポートに対するOUT命令の実行で、
そのアドレスに対するビツトマスクパターンを
BMM４０１に書込む。このような動作を繰返し
実行して、第５図に示すようなADR＝１〜15の
各番地にそれぞれ固有のビツトマスクパターンを
書込む。ここでは、第５図に示される如く、
ADR＝１〜７の番地まで、そのアドレス値と同
じ数（ビツト数）だけ、上位のビツトをマスクす
るパターンとし、ADR＝８〜15の番地は、上位
ビツトより順次１ビツト単位で“１”を立て、各
１ビツト毎にマスクを解除して、それぞれ１ドツ
ト書込み用マスクパターンとして用いている。こ
こで、ADR＝０の番地は、値が定められておら
ず、ADR＝１〜15の番地にない値でマスクする
必要が生じた際に、その値（ビツトマスクパター
ン）を書込むための番地として用いられる。
ここで、BAR４０２のビツト５（Q5）より出力
される反転制御信号（EXO）とフリツプフロツ
プ４０３とによるパターンの自動反転処理（補数
発生）動作について説明する。BAR４０２のビ
ツト５（Q5）が“１”になると、BMM４０１よ
り出力されるビツトマスクパターンをBMM書込
み動作に伴つて交互に反転、非反転出力する所謂
自動反転処理が可能となる。即ち、BAR４０２
のビツト５（Q5）より出力される反転制御信号
（EXO）が“１”になると、フリツプフロツプ４
０３は動作可能となり、ライトイネーブル信号
（WE）が出力される度にそのパルスの後縁で反
転する。このフリツプフロツプ４０３より出力さ
れる、Ｖ―RAM書込み動作毎に反転（セツト／
リセツト）するEXDT信号は、EX―OR回路４
０４に供給される。EX―OR回路４０４は、
EXDT＝“１”のとき、BMM４０１の各ビツト
出力を反転し、又、EXDT＝“０”のとき反転せ
ずに、これをビツトマスクバンク出力BM0，
BM1，…BM7とする。このEX―OR回路４０４
より出力されるビツトマスクバンク出力BM0，
BM1，…BM7は出力ゲート３０２，３０２…を
介し、ライトイネーブル信号0，1，…
WE7として、Ｖ―RAM２１の対応するメモリブ
ロツクM0，M1，…M7に供給される。このよう
に、Ｖ―RAM２１の書込み動作に伴つて、ビツ
トマスクパターンを交互に反転、非反転処理し出
力する機能は、後述のビツトずらし書込み処理に
おいて有効に使用される。
される反転制御信号（EXO）とフリツプフロツ
プ４０３とによるパターンの自動反転処理（補数
発生）動作について説明する。BAR４０２のビ
ツト５（Q5）が“１”になると、BMM４０１よ
り出力されるビツトマスクパターンをBMM書込
み動作に伴つて交互に反転、非反転出力する所謂
自動反転処理が可能となる。即ち、BAR４０２
のビツト５（Q5）より出力される反転制御信号
（EXO）が“１”になると、フリツプフロツプ４
０３は動作可能となり、ライトイネーブル信号
（WE）が出力される度にそのパルスの後縁で反
転する。このフリツプフロツプ４０３より出力さ
れる、Ｖ―RAM書込み動作毎に反転（セツト／
リセツト）するEXDT信号は、EX―OR回路４
０４に供給される。EX―OR回路４０４は、
EXDT＝“１”のとき、BMM４０１の各ビツト
出力を反転し、又、EXDT＝“０”のとき反転せ
ずに、これをビツトマスクバンク出力BM0，
BM1，…BM7とする。このEX―OR回路４０４
より出力されるビツトマスクバンク出力BM0，
BM1，…BM7は出力ゲート３０２，３０２…を
介し、ライトイネーブル信号0，1，…
WE7として、Ｖ―RAM２１の対応するメモリブ
ロツクM0，M1，…M7に供給される。このよう
に、Ｖ―RAM２１の書込み動作に伴つて、ビツ
トマスクパターンを交互に反転、非反転処理し出
力する機能は、後述のビツトずらし書込み処理に
おいて有効に使用される。
次に、円パターンを書込む場合の動作について
第７図を参照して説明する。円を書込む場合、プ
ログラムにより円周の位置座標を計算し、１ドツ
ト毎にプロツトする。今、第７図のラスタアドレ
スRA＝７、左側のキヤラクタポジシヨンのドツ
ト座標DP＝２（座標の原点は画面の左上におかれ
ることから、坐標値は左から右、上から下の順に
なる）にプロツトする場合を例にとる。円周の計
算によりＸ、Ｙ座標が得られ、このＸ、Ｙ座標を
８で割つた商よりキヤラクタポジシヨンが得られ
る。余りの部分はそれぞれそのキヤラクタにおけ
るドツト位置（DP）とラスターアドレス（RA）
を示す。ここでは上記計算の結果、左側キヤラク
タポジシヨンのRA＝７、DP＝２となつた場合
を例にとつている。この際、BMM４０１には上
述の如く、第５図に示すビツトマスクパターンが
予め書込まれている。CPU１０はDP＝２である
ことから、この値（“0010”）に、BMMアドレス
生成のためのデータ“001000”を論理和加算し、
“001010”のBARデータを得る。尚上記した
“001000”のデータは、下位４ビツト（“1000”）
がADR＝８すなわち１ドツト書込みのための最
初のドツトマスクパターンが記憶されたBMMア
ドレスを表わし、上位の２ビツトが、EXO＝
“０”（自動反転動作の禁止）、＝“０”（BMM
動作可）とすることを表わしている。而して上記
論理和加算によつて得られた“001000”のデータ
は、BAR４０２にセツトされる。このBAR４０
２へのデータセツトは、CPU１０が上記データ
（“XX001000”）をCPUバス３０に含まれるデー
タバス上に出力し、BMMポートに対するOUT
命令でＳ―BMA信号を出力させることによりな
される。このBAR４０２にセツトされたデータ
にもとづいてBMM４０１からは第７図に示す
ADR＝10のビツトマスクパターン“00100000”
が出力される。これによつてＶ―RAM２１のビ
ツト５に相当するメモリブロツク（M5）のみが
書込み可能な状態となり、CPU１０が単にall
“１”（データ“Ｆ、Ｆ”HEX）をＶ―RAM２１の
相当番地に書込むことによつて第７図のRA＝
７、DP＝２の座標位置に相当する１ドツトをオ
ンすることができる。このようにして順次隣接す
るドツトを書込んでゆくことにより円パターンの
書込みが行なえる。
第７図を参照して説明する。円を書込む場合、プ
ログラムにより円周の位置座標を計算し、１ドツ
ト毎にプロツトする。今、第７図のラスタアドレ
スRA＝７、左側のキヤラクタポジシヨンのドツ
ト座標DP＝２（座標の原点は画面の左上におかれ
ることから、坐標値は左から右、上から下の順に
なる）にプロツトする場合を例にとる。円周の計
算によりＸ、Ｙ座標が得られ、このＸ、Ｙ座標を
８で割つた商よりキヤラクタポジシヨンが得られ
る。余りの部分はそれぞれそのキヤラクタにおけ
るドツト位置（DP）とラスターアドレス（RA）
を示す。ここでは上記計算の結果、左側キヤラク
タポジシヨンのRA＝７、DP＝２となつた場合
を例にとつている。この際、BMM４０１には上
述の如く、第５図に示すビツトマスクパターンが
予め書込まれている。CPU１０はDP＝２である
ことから、この値（“0010”）に、BMMアドレス
生成のためのデータ“001000”を論理和加算し、
“001010”のBARデータを得る。尚上記した
“001000”のデータは、下位４ビツト（“1000”）
がADR＝８すなわち１ドツト書込みのための最
初のドツトマスクパターンが記憶されたBMMア
ドレスを表わし、上位の２ビツトが、EXO＝
“０”（自動反転動作の禁止）、＝“０”（BMM
動作可）とすることを表わしている。而して上記
論理和加算によつて得られた“001000”のデータ
は、BAR４０２にセツトされる。このBAR４０
２へのデータセツトは、CPU１０が上記データ
（“XX001000”）をCPUバス３０に含まれるデー
タバス上に出力し、BMMポートに対するOUT
命令でＳ―BMA信号を出力させることによりな
される。このBAR４０２にセツトされたデータ
にもとづいてBMM４０１からは第７図に示す
ADR＝10のビツトマスクパターン“00100000”
が出力される。これによつてＶ―RAM２１のビ
ツト５に相当するメモリブロツク（M5）のみが
書込み可能な状態となり、CPU１０が単にall
“１”（データ“Ｆ、Ｆ”HEX）をＶ―RAM２１の
相当番地に書込むことによつて第７図のRA＝
７、DP＝２の座標位置に相当する１ドツトをオ
ンすることができる。このようにして順次隣接す
るドツトを書込んでゆくことにより円パターンの
書込みが行なえる。
次に第６図乃至第８図を参照して、文字のドツ
トずらし書込みの動作につき説明する。このよう
なドツトずらし書込みの機能は、例えば第６図に
示されるようなパイチヤートの書込み時において
有用とされる。図中のIJK等の文字は境界線のた
め少しずつずらさないとその領域内に収まらな
い。その他の文字もその領域の中心部に表示しよ
うとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み
操作にラスタ位置の考慮を加えるだけで簡単に実
行できる。しかし左右方向のずらし書込みはプロ
グラム操作が非常に複雑となる。即ち、書込もう
とするキヤラクタのパターンより、必要なビツト
数をずらした左右２キヤラクタのパターンを作
り、その各々を以前に書込まれているパターンを
消さないように書込まなければならないからであ
る。このような複雑な操作を本発明では簡単な処
理により実行することができる。第８図は円周と
文字Ｂの間に文字Ａのパターンを書込み途中の状
態を示している。以下この手順を説明する。先ず
CPU１０は、BAR４０２にセツトする値（デー
タ）を準備した後、OUT命令の実行によりBAR
４０２にセツトする。この値はビツト７〜ビツト
０が“XX100011”である。ここで、ビツト５＝
“１”は反転制御信号EXOを“１”として上述の
自動反転処理を有効とし、ビツト４＝“０”は
BMM４０１を動作可とし、ビツト３〜０
（“0011”）は３ビツトずらし書込みのための
BMMアドレス（ADR＝３）を示している。こ
れにより、BMM４０１の出力は第７図から明ら
かなように“00011111”となり、Ｖ―RAM２１
の下位５ビツト分のデータに相当するメモリブロ
ツクM0，M1…M4が書込み可能となる。CPU１
０は、文字パターンをフエツチし、必要ビツト数
（この例では３）ローテイトした後、左側（表示
位置ｎ）のＶ―RAM相当番地に書込む。この
際、ビツトマスク作用により、右側のパターン５
ビツトが書込まれる。このＶ―RAM書込み時に
おけるライトイネーブル信号（WE）の後縁で、
フリツプフロツプ４０３は反転し、これに伴つて
ビツトマスクバンク出力BM0，BM1，…BM7が
“11100000”となる。ここでCPU１０は同じデー
タを次の番地（表示位置ｎ＋１）に書込む。この
際ビツトマスク作用により左側のパターン３ビツ
トが書込まれる。この書込み時におけるライトイ
ネーブル信号（WE）の後縁でフリツプフロツプ
４０３は再び反転し、ビツトマスクバンク出力
BM0，BM1，…BM7が再び非反転出力状態とな
る。このような動作が繰返し行なわれ、ずらし書
込みが達成される。このように、ずらし書込みを
行なう際、そのビツト数をBAR４０２に一度セ
ツトした後、キヤラクタパターンをローテイトし
ながら左右繰返して上から下（RA＝０→RA＝
７方向）へ書込んでゆくことによつてビツトずら
し書込が行なえる。
トずらし書込みの動作につき説明する。このよう
なドツトずらし書込みの機能は、例えば第６図に
示されるようなパイチヤートの書込み時において
有用とされる。図中のIJK等の文字は境界線のた
め少しずつずらさないとその領域内に収まらな
い。その他の文字もその領域の中心部に表示しよ
うとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み
操作にラスタ位置の考慮を加えるだけで簡単に実
行できる。しかし左右方向のずらし書込みはプロ
グラム操作が非常に複雑となる。即ち、書込もう
とするキヤラクタのパターンより、必要なビツト
数をずらした左右２キヤラクタのパターンを作
り、その各々を以前に書込まれているパターンを
消さないように書込まなければならないからであ
る。このような複雑な操作を本発明では簡単な処
理により実行することができる。第８図は円周と
文字Ｂの間に文字Ａのパターンを書込み途中の状
態を示している。以下この手順を説明する。先ず
CPU１０は、BAR４０２にセツトする値（デー
タ）を準備した後、OUT命令の実行によりBAR
４０２にセツトする。この値はビツト７〜ビツト
０が“XX100011”である。ここで、ビツト５＝
“１”は反転制御信号EXOを“１”として上述の
自動反転処理を有効とし、ビツト４＝“０”は
BMM４０１を動作可とし、ビツト３〜０
（“0011”）は３ビツトずらし書込みのための
BMMアドレス（ADR＝３）を示している。こ
れにより、BMM４０１の出力は第７図から明ら
かなように“00011111”となり、Ｖ―RAM２１
の下位５ビツト分のデータに相当するメモリブロ
ツクM0，M1…M4が書込み可能となる。CPU１
０は、文字パターンをフエツチし、必要ビツト数
（この例では３）ローテイトした後、左側（表示
位置ｎ）のＶ―RAM相当番地に書込む。この
際、ビツトマスク作用により、右側のパターン５
ビツトが書込まれる。このＶ―RAM書込み時に
おけるライトイネーブル信号（WE）の後縁で、
フリツプフロツプ４０３は反転し、これに伴つて
ビツトマスクバンク出力BM0，BM1，…BM7が
“11100000”となる。ここでCPU１０は同じデー
タを次の番地（表示位置ｎ＋１）に書込む。この
際ビツトマスク作用により左側のパターン３ビツ
トが書込まれる。この書込み時におけるライトイ
ネーブル信号（WE）の後縁でフリツプフロツプ
４０３は再び反転し、ビツトマスクバンク出力
BM0，BM1，…BM7が再び非反転出力状態とな
る。このような動作が繰返し行なわれ、ずらし書
込みが達成される。このように、ずらし書込みを
行なう際、そのビツト数をBAR４０２に一度セ
ツトした後、キヤラクタパターンをローテイトし
ながら左右繰返して上から下（RA＝０→RA＝
７方向）へ書込んでゆくことによつてビツトずら
し書込が行なえる。
このように、複数のビツトマスクパターンを用
意し、これを選択的に用いることにより、Ｖ―
RAM２１への表示ドツトパターンの書込み、更
にはパターン操作が能率良く行なえる。又、複数
のビツトマスクパターンをアドレスと関連付けて
おくことによりプログラム操作が容易となる。
意し、これを選択的に用いることにより、Ｖ―
RAM２１への表示ドツトパターンの書込み、更
にはパターン操作が能率良く行なえる。又、複数
のビツトマスクパターンをアドレスと関連付けて
おくことによりプログラム操作が容易となる。
なお上記した実施例においては、ずらし書込み
を縦方向に連続して書込む場合を例にとつたが、
例えば漢字パターンのように複数領域に書込む場
合、更には横方向に連続して書込む場合等におい
ても容易に本発明を実現できる。又、BMMをキ
ヤラクタジエネレータとすることにより、文字と
文字との重ね合わせ表示、文字とグラフイツクパ
ターンの重ね合わせ表示等を同一Ｖ―RAM上で
実現可能となる。
を縦方向に連続して書込む場合を例にとつたが、
例えば漢字パターンのように複数領域に書込む場
合、更には横方向に連続して書込む場合等におい
ても容易に本発明を実現できる。又、BMMをキ
ヤラクタジエネレータとすることにより、文字と
文字との重ね合わせ表示、文字とグラフイツクパ
ターンの重ね合わせ表示等を同一Ｖ―RAM上で
実現可能となる。
以上詳記したように本発明によれば、ダイナミ
ツク型メモリにより構成されたビデオRAMをも
つ表示装置において、前記ビデオRAMへの表示
パターン書込み制御を簡素化でき、処理を高速化
できるとともに、表示パターンのビツトずらし処
理等、複雑なパターン処理を容易に効率良く実行
でき、これによつてグラフイツク表示機能の拡充
並びに高性能化を実現できるビデオRAM書込み
制御装置が提供できる。
ツク型メモリにより構成されたビデオRAMをも
つ表示装置において、前記ビデオRAMへの表示
パターン書込み制御を簡素化でき、処理を高速化
できるとともに、表示パターンのビツトずらし処
理等、複雑なパターン処理を容易に効率良く実行
でき、これによつてグラフイツク表示機能の拡充
並びに高性能化を実現できるビデオRAM書込み
制御装置が提供できる。
図は本発明の一実施例を説明するためのもの
で、第１図は本発明の一実施例における全体の構
成を示すブロツク図、第２図は上記第１図に示す
タイミングゲートコントロール部の構成を示すブ
ロツク図、第３図は上記第２図に示すビツトマス
ク部の構成を示すブロツク図、第４図は上記第３
図に示すビツトマスクバンクの構成を示すブロツ
ク図、第５図は上記実施例におけるビツトマスク
メモリの記憶パターンを示す図、第６図乃至第８
図はそれぞれ一実施例の動作を説明するための書
込みパターン例を示す図である。 １０…処理装置（CPU）、２０…CRT表示回
路、２１…ビデオRAM（Ｖ―RAM）、２２…
CRT表示制御部（CRT―Ｃ）、２３…アドレス
セレクタ（ADR―SEL）、２４…タイミングゲー
トコントロール部（TIM・Ｇ―CTL）、２５…デ
ータバツフア（DATA―BUF）、２６…シフトレ
ジスタ（SHIFT―REG）、３０…CPUバス、２
０１…ウエイトコントロール部（WAIT―
CTL）、２０２…タイミングジエネレータ（TIM
―GEN）、２０３…ポートアドレスデコーダ
（DEC）、２０４…ビツトマスク部、３０１…ビ
ツトマスクバンク（BIT―MASK―BANK）、３
０２，３０２…出力ゲート、４０１…ビツトマス
クメモリ（BMM）、４０２…ビツトマスクメモ
リアドレスレジスタ（BAR）、４０３…フリツプ
フロツプ、４０４…排他的論理和ゲートアレイ
（EX―OR）。
で、第１図は本発明の一実施例における全体の構
成を示すブロツク図、第２図は上記第１図に示す
タイミングゲートコントロール部の構成を示すブ
ロツク図、第３図は上記第２図に示すビツトマス
ク部の構成を示すブロツク図、第４図は上記第３
図に示すビツトマスクバンクの構成を示すブロツ
ク図、第５図は上記実施例におけるビツトマスク
メモリの記憶パターンを示す図、第６図乃至第８
図はそれぞれ一実施例の動作を説明するための書
込みパターン例を示す図である。 １０…処理装置（CPU）、２０…CRT表示回
路、２１…ビデオRAM（Ｖ―RAM）、２２…
CRT表示制御部（CRT―Ｃ）、２３…アドレス
セレクタ（ADR―SEL）、２４…タイミングゲー
トコントロール部（TIM・Ｇ―CTL）、２５…デ
ータバツフア（DATA―BUF）、２６…シフトレ
ジスタ（SHIFT―REG）、３０…CPUバス、２
０１…ウエイトコントロール部（WAIT―
CTL）、２０２…タイミングジエネレータ（TIM
―GEN）、２０３…ポートアドレスデコーダ
（DEC）、２０４…ビツトマスク部、３０１…ビ
ツトマスクバンク（BIT―MASK―BANK）、３
０２，３０２…出力ゲート、４０１…ビツトマス
クメモリ（BMM）、４０２…ビツトマスクメモ
リアドレスレジスタ（BAR）、４０３…フリツプ
フロツプ、４０４…排他的論理和ゲートアレイ
（EX―OR）。
Claims (1)
- 【特許請求の範囲】 １ １ビツト×Ｍワードの記憶容量を有するｎ個
の記憶素子から構成され、文字、或いは、図形な
どを構成するドツトパターンを１ドツトあたり少
くとも１ビツトの記憶位置に記憶するドツトリフ
レツシユ型のビデオRAMと、このビデオRAM
に供給されるｎビツト幅の書き込みデータの特定
ビツトのデータのみを前記ビデオRAMに書き込
むため、前記特定のビツト位置にフラグを立てた
ｎビツト幅のビツトマスク情報を複数個保持する
メモリと、このメモリに対しアドレス情報を供給
し、特定のビツトマスク情報を選択して出力せし
める手段と、前記メモリより読み出されたビツト
マスク情報を反転、或いは、非反転して出力する
論理回路と、この論理回路に対し、ビツトマスク
情報の反転、非反転を指示する制御信号を出力す
る手段と、前記ビデオRAMにｎビツト幅のデー
タが供給されたタイミングで前記ビデオRAMに
対し書き込み許可信号を出力する書き込み制御回
路と、この書き込み制御回路より出力される書き
込み許可信号と前記論理回路の出力との論理積を
とり、前記ｎ個の記憶素子のうち、前記特定のビ
ツト位置に対応する素子にのみ前記書き込み許可
信号を供給する手段とを具備することを特徴とし
たビデオRAM書き込み制御装置。 ２ 前記論理回路に対し、反転或いは非反転を指
示する制御信号を出力する前記手段は、前記ビデ
オRAMへのドツトパターンデータの書き込み操
作ごとに、反転と非反転を交互に指示することを
特徴とした特許請求の範囲第１項記載のビデオ
RAM書込み制御装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163422A JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
| DE8383108835T DE3380465D1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| EP83108835A EP0106121B1 (en) | 1982-09-20 | 1983-09-07 | Video ram write control apparatus |
| US06/913,605 US4727363A (en) | 1982-09-20 | 1986-09-29 | Video ram write control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163422A JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952290A JPS5952290A (ja) | 1984-03-26 |
| JPS6332390B2 true JPS6332390B2 (ja) | 1988-06-29 |
Family
ID=15773596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163422A Granted JPS5952290A (ja) | 1982-09-20 | 1982-09-20 | ビデオｒａｍ書込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952290A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61107290A (ja) * | 1984-10-30 | 1986-05-26 | 株式会社東芝 | 描画制御装置 |
| JPS61213890A (ja) * | 1985-03-20 | 1986-09-22 | 株式会社日立製作所 | 文字・図形表示装置 |
| JPS627087A (ja) * | 1985-07-03 | 1987-01-14 | 株式会社日立製作所 | 表示制御装置 |
| JPS62137492U (ja) * | 1986-02-20 | 1987-08-29 | ||
| JPS63100491A (ja) * | 1986-06-27 | 1988-05-02 | 日本電気株式会社 | マスクパタ−ン発生回路 |
| JPS63147191A (ja) * | 1986-12-10 | 1988-06-20 | 松下電器産業株式会社 | 画素デ−タ処理装置 |
| JPH0325601U (ja) * | 1989-07-19 | 1991-03-15 | ||
| CN100382119C (zh) | 2003-02-25 | 2008-04-16 | 三菱电机株式会社 | 矩阵型显示装置及其显示方法 |
-
1982
- 1982-09-20 JP JP57163422A patent/JPS5952290A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952290A (ja) | 1984-03-26 |
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