JP2551045B2 - 画像メモリデータ処理制御装置 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は画像メモリデータ処理制御装置に関し、さ
らに詳細にいえば、直線補間演算器（以下、DDAと略称
する）による高速の画像メモリアクセスを行なわせるこ
とができるとともに、高速のビットブロックトランスフ
ァ機能（以下、bitbltと略称する）を達成することがで
きる新規な画像メモリデータ処理制御装置を提供するこ
とを目的としている。

＜従来の技術＞ 従来から、ラスタスキャン型グラフィックディスプレ
イ装置においては、画像表示の高速化、装置全体として
の低価格化が基本的に要求されるだけでなく、多機能化
が要求されるようになってきている。特に、マルチウィ
ンドウ表示を行なうことができるようにする機能を実現
することが強く要求されている。

従来からマルチウィンドウ表示を実現するための方式
として、 複数のフレームバッファを設けておくとともに、こ
れらのフレームバッファを制御するための制御回路を設
けておき、重なり合いを考慮した状態で、表示されるべ
き画面を予め分割してフレームバッファに格納してお
き、表示タイミングに合わせて表示データのアドレスを
順次切替えていくことによりマルチウィンドウ表示を行
なわせる、いわゆるハードウェア方式、および メモリに保持しているマルチウィンドウ表示用の画
像データをバイト単位で読出し、ラスタ演算を施してか
らフレームバッファに書込むことにより、メモリのウィ
ンドウ領域をフレームバッファに転送し、しかも転送順
序をマルチウィンドウ表示に対応させて設定すことによ
りマルチウィンドウ表示を行なわせる、いわゆるbitblt
方式が提供されている。

そして、上記ハードウェア方式においては、表示を行
なう場合に、マルチウィンドウの表示画面を合成するだ
けでよく、メモリの転送処理を必要としないことになる
ので、表示するウィンドウのサイズに拘らず高速のマル
チウィンドウ表示を達成することができる。

逆に、上記bitblt方式においては、画面上の任意箇所
に所望枚数のウィンドウ表示を行なうことができ、マル
チウィンドウ表示の自由度を著しく高めることができ
る。尚、この場合において、メモリとフレームバッファ
については、共用する構成を採用することができる。

＜発明が解決しようとする問題点＞ 上記ハードウェア方式においては、マルチウィンドウ
表示可能なウィンドウ数が表示画面の分割数に基いて定
まるため、システム設計時にウィンドウ数の最大値が規
定されてしまい、自由にウィンドウ数を増加させること
ができないという問題があるとともに、少ないウィンド
ウ数のマルチウィンドウ表示のみしか行なわない場合で
あっても、定められた分割数のウィンドウ数の表示を行
なうための回路構成が必要であり、全体としてハードウ
ェアの利用効率が低下してしまうという問題がある。ま
た、合成画面を表示するための回路についても、表示画
面の分解能が高くなるに伴なって高速動作可能なデバイ
スを使用することが必要になり、全体として高価格化し
てしまうという問題もある。

上記bitblt方式においては、合成画面の表示を行なう
場合における速度を余り高めることができないという問
題がある。即ち、bitblt方式においては、ウィンドウ表
示すべき領域に対応する画素データを、優先順位を考慮
しながら転送する必要があるので、ウィンドウの領域が
広くなればメモリへの転送処理負荷が大きくなり、ウィ
ンドウ合成を完了するまでの所要時間が長くなってしま
うのである。

さらに詳細に説明すると、ビットマップディスプレイ
装置においては、bitblt処理を行なう場合に、１回のメ
モリアクセスで、スキャンライン方向に連続する複数の
画素データをアクセスするモードを採用し、例えば、第
９図に示すように、ソース領域から２ワード分の画素デ
ータを読出して（第９図Ｂ参照）、バレルシフタ（図示
せず）を使用して処理開始画素位置をディスティネーシ
ョン領域側の処理開始画素位置に合せるべくシフト処理
を施し（第９図Ｃ参照）、この状態においてラスタ演算
を施した後、処理開始画素位置に対応させてマスク処理
を施してディスティネーション領域に書込むことにより
bitblt処理を完了するようにしている。

この場合におけるフレームバッファのアクセスモード
として、一般的にピクセルモード、プレーンモード、フ
ィルインモードの３種類のアクセスモードが具備させら
れている。具体的には、上記ピクセルモードにおいて
は、フレームバッファの各プレーンについて該当する１
画素分のデータを同時にアクセスすることができるよう
にしており、上記プレーンモードにおいては、フレーム
バッファの何れかのプレーンについて複数画素分のデー
タを同時にアクセスすることができるようにしており、
上記フィルインモードにおいては、フレームバッファの
各プレーンについて、複数画素分の領域にのうち選択さ
れた画素に対応させて予め設定されたカラーデータに基
いてアクセスすることができるようにしている。

また、３次元グラフィックディスプレイ装置において
は、シェーディング処理、３次元隠面処理等を施した図
形の表示を行なう場合に、一般的に各画素毎に色、或
は、奥行き値（以下、Ｚ値）が異なるので、基本的には
ピクセルモードが選択されるのであり、１メモリサイク
ル当り１画素分しか描画することができないのであるか
ら、例えば、フレームバッファのメモリサイクルが400n
secであれば、ピクセル描画速度が最大2.5Mピクセス／
秒となり、オーバーヘッドを考慮すれば、１本40画素の
任意ショートベクトルに換算して約50000本／秒、１辺2
0画素の任意傾斜角の正方形に換算して約5000ポリゴン
／秒であり、描画速度が不十分になってしまう。

このような点を考慮してラスタスキャン型グラフィッ
クディスプレイ装置においては、複数画素分のデータを
一時的に保持することができるピクセルバッファを設け
て、１回のメモリサイクルで複数画素分のデータを一括
して書込むことができるようにしており、より一層の高
速化を達成するために、ピクセルバッファを１対設ける
こともかなり一般的になっている。このピクセルバッフ
ァ方式は、ビットマップディスプレイ装置におけるフィ
ルインモードにある程度近似できるものということがで
きると思われるのであるが、フィルインモードにおいて
はフィルインカラーレジスタ（以下、FCRと略称する）
がワード境界内の全ての画素に対して共通な値を供給す
るのに対して、ピクセルバッファ方式においては、FCR
によりワード境界内の全ての画素に対して共通な値を供
給する構成を採用することは不可能であるから、両者は
著しく異なる。

しかし、上記ピクセルバッファ方式においては、フレ
ームバッファメモリのデータ線がプレーン数と１ワード
のビット数との積に等しい数に設定されているのである
から、ピクセルバッファの全てのFCRに互に同一の値を
格納しておくとともに、マスクデータに対応させて該当
画素部分のみにFCRにより指示された画素をオーバーラ
イトするだけでよいフィルインモードが最も実現し易
い。逆に、他のモードを実現しようとすれば、上述のよ
うにデータ線が多い（例えば、16M色、かつ１ワード８
ビットの場合にデータ線が192本になる）のであるか
ら、著しく多くのマルチプレクサ、セレクタを付加しな
ければならなくなり、構成が著しく複雑化するという問
題がある。即ち、ピクセルモードとプレーンモードとで
はデータ線の選択方向が互に異なってしまうため、両モ
ードの選択を行なわせようとすれば、著しく多くのマル
チプレクサ、セレクタを必要とするのである。

以上の説明から明らかなように、ビットマップディス
プレイにおけるbitblt機能と、ラスタスキャン型３次元
グラフィックディスプレイにおける高速描画機能とを両
立させることは殆ど不可能であり、何れかの機能を十分
に発揮させる構成を採用すれば、他方の機能については
不十分なままであり、多機能化の要求を十分に満足させ
得るものではなかった。

＜発明の目的＞ この発明は上記の問題点に鑑みてなされたものであ
り、DDAによる高速の画像メモリアクセスを行なわせる
ことができるとともに、高速のbitblt処理を行なわせる
ことができる画像メモリデータ処理制御装置を提供する
ことを目的としている。

＜問題点を解決するための手段＞ 上記の目的を達成するための、この発明の画像メモリ
データ処理制御装置は、画像メモリを構成する複数のブ
ロックメモリと、ピクセルレジスタと、タイミング制御
手段と、書込み用デコーダと、遅延手段と、読出し用デ
コーダと、画素データ一時保持手段と、選択演算手段と
を具備している。

上記ピクセルレジスタは、各ブロックメモリに対応し
て設けられているとともに、スキャンライン方向に連続
する所定数の画素データを保持するものであり、上記タ
イミング制御手段は、DDAから出力されるアクセスアド
レスデータを入力として、ブロックメモリ、およびピク
セルレジスタを選択する選択信号を生成するものであ
り、上記書込み用デコーダは、DDAから出力されるアク
セスアドレスデータを入力として、所定個数のピクセル
レジスタのうち、所定画素数分の、ピクセルレジスタを
構成するモジュールを選択する信号を生成するものであ
り、上記遅延手段は、DDAから出力されるアクセスアド
レスデータを所定時間だけ遅延させるものであり、上記
読出し用デコーダは、遅延手段から出力されるアドレス
データを入力として、所定個数のピクセルレジスタのう
ち、所定画素数分の、ピクセルレジスタを構成するモジ
ュールを選択する信号を生成するものであり、上記画素
データ一時保持手段は、DDAと同期してアドレスが順次
変化させられ、かつ、読出し用デコーダにより選択され
た、ピクセルレジスタを構成するモジュールから出力さ
れるデータを直線補間軌跡に沿って連続的に格納すると
ともに、書込み用デコーダにより選択された、ピクセル
レジスタを構成するモジュールに供給するものであり、
上記選択演算手段は、DDAにより生成された画素デー
タ、および画素データ一時保持手段から読出された画素
データを選択的に、ピクセルレジスタを構成するモジュ
ールに供給するとともに、画素データ一時保持手段から
読出された画素データが選択されたことを条件としてラ
スタ演算を行なうものである。

但し、上記遅延手段としては、DDAから出力される読
出しアドレスデータを所定時間だけ遅延させるFIFOメモ
リであってもよく、或は、所定時間遅延させられたタイ
ミングで読出しアドレスデータを生成するDDAであって
もよい。

そして、上記画素データ一時保持手段としては、スタ
ティックランダムアクセスメモリと、アドレスデータを
順次増加させるアップカウンタとで構成されていてもよ
く、或は、FIFOメモリであってもよい。

また、上記タイミング制御手段としては、スキャン方
向の座標データの下位桁をデコードしてピクセルレジス
タの切替えを行なわせる制御信号を生成するとともに、
スキャン方向と直角な方向の座標データの下位桁をデコ
ードしてピクセルレジスタの選択を行なわせる制御信号
を生成するものであることが好ましく、また、座標デー
タの下位所定桁が変化するタイミングで制御信号を生成
するものであることが好ましい。そして、後者の場合に
は、タイミング制御手段が、スキャン方向の座標データ
については、ピクセルレジスタの容量に対応する下位所
定桁が変化するタイミングで制御信号を生成し、スキャ
ン方向と直角な方向の座標データについては、最も最下
位桁が変化するタイミングで制御信号を生成するもので
あることが一層好ましい。

さらに、上記画像メモリがデュアルポートダイナミッ
クランダムアクセスメモリであることが好ましい。

＜作用＞ 以上の構成の画像メモリデータ処理制御装置であれ
ば、画像メモリを複数のブロックメモリで構成している
とともに、各ブロックメモリに対応させて、ピクセルレ
ジスタと、ブロックメモリ、およびピクセルレジスタを
選択する選択信号を生成するタイミング制御手段とを具
備しており、しかも、所定個数のピクセルレジスタのう
ち、所定画素数分の、ピクセルレジスタを構成するモジ
ュールを選択する信号を生成する書込み用デコーダ、お
よび読出し用デコーダと、画素データ一時保持手段と、
選択演算手段とを具備しているので、単に描画を行なわ
せる場合には、高速演算動作を行なうDDAから非常に短
い時間間隔で描画ベクタ上の多数の画素データを順次生
成することができる。そして、順次生成される画素デー
タは、各画素データが属するスキャンラインに対応して
ピクセルレジスタに供給され、各ピクセルレジスタに保
持されている少なくとも１画素分の画素データが一括し
て対応するブロックメモリに書込まれる。

したがって、描画ベクタがスキャンライン方向のベク
タである場合にも、或は、スキャンラインに対して傾斜
した方向のベクタである場合にも、DDAによる演算動作
を停止させることなく、画像メモリに対する画素データ
の書込みを行なわせることができ、１画素当りに換算し
た場合に、DDAの演算速度と等しい速度で画像メモリに
対する書込みが行なわれることになるので、全体として
描画速度を著しく向上させることができる。

また、bitblt処理を行なわせる場合には、DDAにより
ソース領域内の１ベクタに対応するアドレスデータを順
次生成し、読出しアドレスとして画像メモリに供給する
ことにより、遅延手段により読出し所要時間だけ遅延さ
せられた状態で、かつタイミング制御手段による制御下
においてピクセルレジスタを通して画素データ一時保持
手段に順次供給し、一時的に保持させる。次いで、DDA
によりディスティネーション領域内の１ベクタに対応す
るアドレスデータを順次生成し、ディスティネーション
領域から読出したデータ、および画素データ一時保持手
段から読出したデータを選択演算手段に供給することに
よりラスタ演算を施す。そして、ラスタ演算を施すこと
により得られたデータを、書込み用デコーダからの出力
データに基いて選択された、ピクセルレジスタのモジュ
ールを通してディスティネーション領域に書込むことに
より、ソースデータのディスティネーション領域への転
送を行なうことができる。

以下、上記一連の動作を全てのベクタについて遂行す
ることにより、マルチウィンドウ表示のためのデータ転
送を行なうことができる。

以上の説明から明らかなように、bitblt処理を行なう
場合には、ソースデータを読出すためにDDAによる演算
動作を行なう必要があるとともに、ディスティネーショ
ン領域に対する書込みを行なうためにもDDAによる演算
処理を行なわせる必要があるので、全体としての処理速
度をDDAによる演算速度の1/2にまで向上させることがで
きる。

そして、上記遅延手段が、DDAから出力される読出し
アドレスデータを所定時間だけ遅延させるFIFOメモリで
ある場合にも、或は、所定時間遅延させられたタイミン
グで読出しアドレスデータを生成するDDAである場合に
も、上記と同様の作用を達成することができる。

また、上記画素データ一時保持手段が、スタティック
ランダムアクセスメモリと、アドレスデータを順次増加
させるアップカウンタとで構成されている場合にも、或
は、FIFOメモリである場合にも、上記と同様の作用を達
成することができる。

さらに、上記タイミング制御手段が、スキャン方向と
直角な方向の座標データの下位桁をデコードしてピクセ
ルレジスタの選択を行なわせる制御信号を生成するもの
である場合には、スキャン方向に連続するソースベク
タ、ディスティネーションベクタに基くbitblt処理が行
なわれる状態において、スキャン方向に対して傾斜した
ソースベクタ、ディスティネーションベクタに基くbitb
lt処理が行なわれる状態において、スキャン方向と直角
な方向の座標データの下位桁をデコードしてピクセルレ
ジスタの選択を行なわせるので、次に同一のピクセルレ
ジスタが選択されるまでの間にディスティネーション領
域に対するデータ書込み、或はソース領域からのデータ
読出しを行なわせることが可能となり、全体として画像
メモリデータ処理制御速度を向上させることができる。

また、上記タイミング制御手段が、座標データの下位
所定桁が変化するタイミングで制御信号を生成するもの
である場合には、読出されたソースデータを正確に所定
のピクセルレジスタに保持させることができ、上記と同
様の作用を達成することができる。

さらに、上記タイミング制御手段が、スキャン方向の
座標データについて、ピクセルレジスタの容量に対応す
る下位所定桁が変化するタイミングで制御信号を生成
し、スキャン方向と直角な方向の座標データについて、
最も最下位桁が変化するタイミングで制御信号を生成す
るものである場合には、生成される制御データに基いて
ピクセルレジスタの選択を行なわせることができ、上記
と同様の作用を達成することができる。

さらにまた、上記画像メモリがデュアルポートDRAMで
ある場合には、画像メモリからのデータ読出しに伴なう
データ書込みの禁止時間を大巾に減少させることができ
るほか、上記と同様の作用を達成することができる。

＜実施例＞ 以下、実施例を示す添付図面によって詳細に説明す
る。

第１図はこの発明の画像メモリデータ処理制御装置の
一実施例を示すブロック図であり、フレームメモリ
（１）を複数個のブロックメモリ（11）（12）…（1m）
に区画するとともに、各ブロックメモリ（11）（12）…
（1m）に対応させて、それぞれピクセルレジスタ（21）
（22）…（2m）、およびタイミング制御回路（31）（3
2）…（3m）を設けて、各タイミング制御回路から出力
される制御信号に基いて何れかのピクセルレジスタとブ
ロックメモリとの間における画素データの授受を行なう
ことができるようにしている。尚、上記各ピクセルレジ
スタは、それぞれスキャンライン方向にｎ個のモジュー
ルを有している。

そして、ベクタの端点のアドレスデータが供給される
ことにより、直線補間演算を行なってフレームメモリ上
のアドレスデータを順次生成するDDA（４）と、DDA
（４）と同期して直線補間演算を行ない、色情報データ
を順次生成するDDA（4a）とを設け、上記DDA（４）から
出力されるアドレスデータをタイミング制御回路により
デコードして制御信号を生成するようにしているととも
に、書込み用デコーダ（5a）に供給することにより、全
体としてｍ×ｎ個のモジュールのそれぞれに対応する書
込み選択信号を生成し、逆に、FIFOメモリ（6b）を通し
て読出し用デコーダ（6a）に供給することにより、全体
としてｍ×ｎ個のモジュールのそれぞれに対応する読出
し選択信号を生成するようにしている。

また、フレームメモリ（１）からピクセルレジスタ
（２）に読出された画素単位の色情報データは、第１の
データバス（2a）を通してそのまま外部に取出し得るよ
うにしているとともに、第２のデータバス（2b）を通し
て、かつバッファ（2c）を通して、画素データ一時保持
手段としてのスタティックランダムアクセスメモリ（以
下、SRAMと略称する）（７）に供給し得るようにしてい
る。そして、上記SRAM（７）に対するアドレスデータの
供給は、DDA（４）によるアドレスデータの生成と同期
して内容がインクリメントされるアップカウンタ（7a）
により行なわれるようにしているので、読出しデータを
読出し順にSRAM（７）に格納することができ、また、格
納されたデータを格納順に読出すことができる。

さらに、上記DDA（4a）により生成された色情報デー
タ、およびSRAM（７）から読出された色情報データがセ
レクタ（８）に供給され、セレクタ（８）により選択さ
れたデータが、タイミング制御回路（３）による制御下
において上記ピクセルレジスタ（２）に供給されるよう
にしている。

第２図はピクセルレジスタを構成するモジュールの構
成を詳細に説明する図であり、画素単位色情報を入力と
する書込み用ダブルバッファ（91）を有しているととも
に、書込み用ダブルバッファ（91）からの読出しデータ
を入力とする演算器（92）から出力される演算結果デー
タを双方向バッファ（93）を通してDRAMで構成されたフ
レームメモリ（１）に供給するようにしている。そし
て、双方向バッファ（93）を通してフレームメモリ
（１）から読出されたデータを読出し用レジスタ（94）
に供給し、読出し用レジスタ（94）に保持されたデータ
をも上記演算器（92）に供給することによりラスタ演算
を行なうことができるようにしている。さらに、上記読
出し用レジスタ（94）に保持されたデータは、出力バッ
ファ（95）を通して第１のデータバス（2a）に送出され
るとともに、読出し用レジスタ（96）を通して第２のデ
ータバス（2b）に送出されるようにしている。尚、上記
演算器（92）は、セレクタとしての機能を具備している
とともに、ラスタ演算機能をも具備している。

したがって、演算器（92）のモードを切替えることに
より、単なる画素単位色情報データの書込み、或は、ラ
スタ演算を行なった結果を書込みを選択的に行なわせる
ことができる。

上記の構成の画像メモリデータ処理制御装置の動作は
次のとおりである。

単なる画素データの書込みを行なう場合には、書込み
用デコーダ（5a）、および読出し用デコーダ（6a）の動
作を禁止しておくとともに、DDA（4a）からの出力デー
タを選択するようにセレクタ（８）を切替えておけばよ
い。

この状態において、DDA（４）から順次アドレスデー
タが生成されれば、x,y座標値に基いてタイミング制御
回路（31）（32）…（3m）が制御信号を生成し、生成さ
れたアドレスデータに対応するピクセルレジスタのみを
選択するので、DDA（４）と同期して動作するDDA（4a）
により生成される画素単位色情報データを、選択された
ピクセルレジスタの該当するモジュールに供給すること
ができる。

そして、該当するピクセルレジスタに対するデータ供
給が限界まで行なわれた場合、或は、ｙ座標値が変化し
た場合には、上記ピクセルレジスタに保持されている全
ての色情報データを一括してフレームメモリ（１）に書
込むことにより、１画素当りに換算した場合の書込み速
度を向上させることができる。尚、該当するピクセルレ
ジスタからフレームメモリ（１）に対するデータの書込
みが行なわれている間は、DDA（4a）から出力され続け
る画素単位色情報データを他のピクセルレジスタに供給
することができる。

したがって、DDA（４）（4a）による直線補間演算動
作を中断することなく、フレームメモリ（１）に対する
色情報データの書込みを行なわせることができ、全体と
して描画速度をDDAによる演算速度と同程度まで向上さ
せることができる。

bitblt処理を行なう場合には、書込み用デコーダ（5
a）、および読出し用デコーダ（6a）の動作を許容して
おくとともに、SRAM（７）からの読出しデータを選択す
るようにセレクタ（８）を切替えておけばよい。

この状態において、ソースベクタの端点アドレスデー
タに基いてDDA（４）から順次ソースベクタ上のアドレ
スデータが生成されれば、x,y座標値に基いてタイミン
グ制御回路（31）（32）…（3m）が制御信号を生成し、
ブロックメモリを選択するので、選択されたブロックメ
モリの該当画素データを読出すことができる。そして、
FIFOメモリ（6b）により読出し所要時間だけ遅延させら
れたアドレスデータが読出し用デコーダ（6a）に供給さ
れ、デコーダ（6a）から、ソース領域、およびbitblt処
理の種別に対応するモジュール選択信号が出力されるの
で、選択されたモジュールのみに読出しデコーダが保持
される。その後、保持された読出しデータは、第２のデ
ータバス（2b）、およびバッファ（2c）を通して読出し
順にSRAM（７）に一時的に保持される。この場合におい
て、SRAM（７）のアドレスデータは、アップカウンタ
（7a）により、DDA（４）の動作と同期してインクリメ
ントされる。

以上のようにしてソース領域における１ベクタの読出
しが行なわれた後は、ディスティネーションベクタの端
点アドレスデータをDDA（４）に供給することにより、
順次ディスティネーションベクタ上のアドレスデータを
生成する。このアドレスデータはタイミング制御回路
（３）、および書込み用デコーダ（5a）に供給されるの
で、x,y座標値に基いてタイミング制御回路（31）（3
2）…（3m）が制御信号を生成し、ピクセルレジスタ、
およびブロックメモリの選択を行なうとともに、書込み
用デコーダ（5a）がディスティネーション領域、および
bitblt処理に対応するモジュール選択信号を出力するの
で、選択されたモジュールのみに書込みデータが保持さ
れる。

そして、保持された書込みデータについては、演算器
（92）によりラスタ演算が施され、双方向バッファ（9
3）を通して該当するブロックメモリに書込まれる。

モジュールにおける動作を詳細に説明すると、第３図
に示すように、時刻t0からt1の間において、画素Ｐ（x
1,y1）の色情報データが書込み用ダブルバッファ（91）
に供給され、続く時刻t1からt2間においてブロックメモ
リとの間におけるリード・モディファイ・ライト（以
下、RMWと略称する）が行なわれるとともに、上記ダブ
ルバッファ（91）からの色情報データの出力、および読
出し用レジスタ（94）からの色情報データの出力が行な
われ、同時にダブルバッファ（91）に対する画素Ｐ（x
2,y2）の色情報データの供給が行なわれる。その後、時
刻t2からt3の間において、読出し用レジスタ（94）に保
持されていた色情報データの第２のデータバス（2b）を
通しての出力が行なわれる。そして、同時に、画素Ｐ
（x2,y2）に対するRMW、および画素Ｐ（x3,y3）の色情
報データの供給が行なわれる。

したがって、上記一連の動作を反復することにより、
DDAの演算速度の約1/2の処理速度でbitblt処理を行なわ
せることができる。この結果、マルチウィンドウ表示の
自由度を著しく高くすることができるとともに、全体と
しての構成を簡素化することができ、しかも高速にマル
チウィンドウ表示を行なわせることができる。

第４図はピクセルレジスタを構成するモジュールとフ
レームメモリ（１）との関係を概略的に説明する図であ
り、フレームメモリ（１）が８個のブロックメモリ（1
1）（12）…（18）に区画されているとともに、８個の
ピクセルレジスタ（21）（22）…（28）がそれぞれ８個
ずつのモジュールで構成されている。即ち、上記ｍ、お
よびｎが共に８に設定されている。

そして、各ピクセルレジスタ単位で画素単位色情報デ
ータ入力バス（4b）、および１対の画素単位色情報デー
タ出力バス（2a）（2b）が接続されている。

したがって、書込み用デコーダ（5a）（第１図参照）
により、ピクセルレジスタ（23）の全モジュール（23
1）（232）…（238）を選択すべくデコード信号が生成
された状態においては、画素単位色情報データ入力バス
（4b）から順次供給される色情報データをブロックメモ
リ（13）に書込むことができる。

逆に、読出し用デコーダ（6a）により、ピクセルレジ
スタ（23）の全モジュール（231）（232）…（238）を
選択すべくデコード信号が生成された状態においては、
ブロックメモリ（13）から読出された色情報データを、
画素単位色情報データ出力バス（2a）（2b）を通して取
出すことができる。

上記においては、ピクセルレジスタ（23）の全モジュ
ール（231）（232）…（238）が選択された場合につい
てのみ説明したが、何れかのピクセルレジスタの何れか
のモジュールのみを選択すれば、ブロックメモリに対し
て画素単位でアクセスするピクセルモードに対応する処
理を行なわせることができ、また、何れかのピクセルレ
ジスタの全モジュールのうち、必要なモジュールのみを
選択すれば、選択されたモジュールに対応する画素につ
いてのみブロックメモリに対してアクセスするフィルイ
ンモードに対応する処理を行なわせることができる。

以上要約すれば、画像メモリに対するアクセスを行な
わせる場合において、画像メモリを複数個のブロックメ
モリに区画しているとともに、各ブロックメモリに対応
させてピクセルレジスタ、およびタイミング制御回路を
設けているので、DDAから順次出力されるアドレスデー
タがスキャンラインに沿うベクタ上のアドレスデータで
ある場合のみならず、スキャンラインに対して傾斜した
ベクタ上のアドレスデータである場合にも、DDAにより
直線補間演算を停止させることなく、画像メモリに対す
る画素データの書込みを行なわせることができ、著しく
高速の描画動作を行なわせることができる。

そして、画像メモリから画素データを読出す場合に
も、DDAによる読出しアドレスデータの生成を停止させ
ることなく任意のベクタ上の画素データを読出すことが
でき、読出した画素データに対してラスタ演算を施し
て、上記と同様に高速に画像メモリに対する書込みを行
なわせることができるので、デコード信号によりピクセ
ルレジスタを構成するモジュールを適宜選択しておくだ
けで、ビットマップディスプレイにおけるbitblt処理を
行なわせることが可能となり、しかも、bitblt処理速度
を、DDAによる直線補間演算速度の約1/2にまで向上させ
ることができる。

但し、スキャンラインに沿うベクタに対応するメモリ
アクセスを行なう場合についてみれば、各ブロックメモ
リに対して２つずつのピクセルレジスタを設け、例え
ば、一方のピクセルレジスタに対する画素データ書込み
処理が行なわれている間に、他方のピクセルレジスタか
らの画素データ一括出力処理を行なうようにすることに
より、全体としての処理速度を一層向上させることがで
きる。また、各ブロックメモリに対してそれぞれ設けら
れたピクセルレジスタを画素データ書込み用、および画
素データ読出し用として使用することが可能であるが、
画素データ書込み用、および画素データ読出し用のそれ
ぞれに専用のピクセルレジスタを設ける構成を採用して
もよい。

さらに、上記bitblt処理を選択した場合において、ソ
ースベクタ上の画素データをディスティネーションベク
タ上に投影するテクスチャマッピングアルゴリズムを併
用すれば、拡大処理、縮小処理、回転処理をも簡単に行
なわせることができる。

また、上記タイミング制御回路においては、DDA
（４）から出力されるアドレスデータの特定の桁の内容
の変化に基いてピクセルレジスタの切替え、或は、選択
を行なうようにしているが、この特定の桁の内容の変化
は、第５図Ａに示すように、DDA（４）からの出力デー
タを順次レジスタ（51）（52）に供給するパイプライン
構成を採用しておくことにより容易に行なうことができ
る。

即ち、第５図Ｂに示すように、上記レジスタ（51）
（52）としてＤタイプのフリップフロップ（以下、Ｄ−
FFと略称する）を使用し、第１段目のＤ−FF（51）のＤ
入力端子にDDA加算器（4c）から出力されるｌ桁目のデ
ータを供給し、第１段目のＤ−FF（51）のＱ出力信号を
第２段目のＤ−FF（52）のＤ入力端子に供給し、さら
に、両Ｄ−FF（51）（52）のタイミング入力端子にDDA
クロック信号を供給する構成を採用すれば、両Ｄ−FF
（51）（52）のＱ出力信号al,bl、および出力信号
l,ｌが得られる。そして、得られた信号bl、および
ｌをANDゲート（53）に供給するとともに、信号al、お
よびｌをANDゲート（54）に供給し、両ANDゲート（5
3）（54）からの出力信号をNORゲート（55）に供給する
ことにより、特定桁変化を検出する検出フラグを生成す
ることができる。

第６図はｙ座標の最下位桁の変化、ｘ座標の最下位桁
から所定数だけ上位桁の変化、および線分描画終了を、
ｙ座標の下位桁が所定の値である場合にのみ検出する回
路構成を示しており、ｘ座標用のDDA加算器（56）、ｙ
座標用のDDA加算器（57）からの出力データを、それぞ
れ第５図の構成と同じ構成の回路に供給しているととも
に、DDAダウンカウンタ（58）から出力されるフラグ
（ダウンカウンタ（58）の内容が０の場合にハイレベル
になるオーバーフローフラグ）、およびDDAから出力さ
れるｙ座標データを入力として下位桁の内容が所定のブ
ロックメモリに対応する値となった場合にハイレベルと
なるデコーダ（59）からの出力信号をANDゲート（60）
に供給している。そして、上記デコーダ（59）からの出
力信号を全てのANDゲートに供給しているとともに、全
てのANDゲートからの出力信号をNORゲート（61）に供給
している。

したがって、上記の構成を採用した場合には、デコー
ダ（59）からの出力信号がハイレベルの場合において、
ｙ座標の最下位桁の変化、ｘ座標の所定桁の変化、およ
び線分描画終了に対応してNORゲート（61）から負論理
のピクセルレジスタ切替えタイミング検出フラグを出力
することができる。

尚、第６図に示すデコーダ、およびAND−OR−INVERTE
Rは簡単にPLD（Programable Logic Device）化すること
ができる。

第７図は上記の実施例において例示された回路構成に
より生成されたピクセルレジスタ切替えタイミング検出
フラグに基いてDDAを停止させることなく、ブロックメ
モリとしてのDRAMのタイミング制御、およびピクセルレ
ジスタ切替えを行なわせるための回路構成を示す図であ
り、８つのＤ−FF（71）（72）…（78）を有している。

上記Ｄ−FF（71）は、図示しないCRTコントローラか
ら出力される水平同期信号▲▼（第８図Ｃ参
照）をタイミング入力とし、かつリード転送、或はリフ
レッシュを受付けたか否かを示すハンドシェーク信号▲
▼（第８図Ｑ参照）をクリア入力として、DRAMに
対するリード転送、或はリフレッシュの要求が発生して
いるか否かを示すＱ出力信号Q1（第８図Ｈ参照）を生成
するものであり、このＱ出力信号Q1はそのまま、サンプ
リングストローブ信号SRCK（第８図Ｌ参照）をタイミン
グ入力とするＤ−FF（72）のＤ入力端子に供給され、DR
AMに対する書込みサイクルか、リード転送、リフレッシ
ュサイクルかを示すＱ出力信号Q2（第８図Ｍ参照）を生
成する。

上記Ｄ−FF（73）（74）はピクセルレジスタ切替えタ
イミング検出フラグ▲▼（第８図Ｆ参照）を保
持するものであり、互いに選択的に動作する点を除け
ば、互に同一の動作を行なうようにしてある。即ち、上
記Ｄ−FFの出力信号を制御信号とするNANDゲート（7
9）を通してピクセルレジスタ切替えタイミング検出フ
ラグ▲▼がＤ入力端子に供給されているととも
に、１画素毎にレベルが変動するDDA画素ストローブ信
号DDARCK（第８図Ｇ参照）がORゲート（80）を通してタ
イミング入力端子に供給されており、しかも、メモリ書
込みサイクルが受付けられたことを示す負論理のハンド
シェーク信号▲▼（第８図Ｒ参照）がORゲート
（81）、およびANDゲート（82）を通してクリア入力端
子に供給されている。そして、一方のＤ−FFに対応させ
て、Ｄ−FF（78）から出力されるＱ出力信号SELA（第８
図Ｄ参照）、および出力信号SELB（第８図Ｅ参照）が
それぞれORゲート（80）（81）に供給されており、他方
のＤ−FFに対応させて、Ｄ−FF（78）から出力されるＱ
出力信号SELA、および出力信号SELBがそれぞれORゲー
ト（81）（80）に供給されている。

したがって、ORゲート（80）に供給されているＱ出力
信号SELA、或は出力信号SELBの内、ローレベルである
側のＤ−FFがデータ保持用として選択され、DDA画素ス
トローブ信号DDARCKの立上りのタイミングでピクセルレ
ジスタ切替えタイミング検出フラグ▲▼が取込
まれる。但し、上記ピクセルレジスタ切替えタイミング
検出フラグ▲▼は、出力信号により制御され
るNANDゲート（79）を通して供給されているので｛信号
BF1、BF2（第８図I,J）参照｝、ピクセルレジスタフル
の状態が発生しそうなタイミングでＤ入力端子に供給さ
れると同時に後述するORゲート（83）に供給され、その
ままホールドされる。

上記Ｄ−FF（75）は、次のピクセルレジスタ切替え状
態に対応するＱ出力信号Q3を生成するものであり、出
力信号をＤ入力端子に供給しているとともに、上記負論
理のハンドシェーク信号▲▼がタイミング入力端
子に供給されている。

上記Ｄ−FF（76）（77）は、グリッジを発生させるこ
となく、クロックに同期したサンプリングストローブ信
号SRCKを生成するものであり、メモリサイクル終了の２
クロック前を示す負論理パルス信号▲▼（第８
図Ｏ参照）がＤ−FF（76）のタイミング入力端子に供給
されているとともに、メモリサイクル中に必ず１回発生
する負論理パルス信号▲▼｛例えば、DRAMのカラ
ムアドスストローブ信号（第８図Ｐ参照）｝がプリセッ
ト入力端子に供給されている。そして、上記Ｄ−FF（7
1）のＱ出力信号Q1、および両Ｄ−FF（73）（74）に対
応するNANDゲート（79）からの出力信号をORゲート（8
3）を通してＤ−FF（77）のＤ入力端子に供給している
とともに、Ｄ−FF（76）（77）の出力信号、およびサ
ンプリングクロック信号SCK（第８図Ａ参照）を入力と
するNANDゲート（84）からの出力信号をサンプリングス
トローブ信号SRCKとして出力し、Ｄ−FF（77）のタイミ
ング入力端子にも供給している。そして、上記負論理パ
ルス信号▲▼がＤ−FF（77）のクリア入力端子に
供給されている。また、Ｄ−FF（77）のＱ出力信号を、
立上りのタイミングでメモリサイクルが開始することを
示すスタート信号（第８図Ｎ参照）として出力してい
る。

上記Ｄ−FF（78）はピクセルレジスタ切替え用の信号
SELA、SELBをそれぞれＱ出力信号、出力信号として出
力するものであり、上記Ｄ−FF（75）のＱ出力信号がＤ
入力端子に供給されているとともに、上記サンプリング
ストローブ信号SRCKがタイミング入力端子に供給されて
おり、しかも、上記ORゲート（83）からの出力信号ACDM
（第８図Ｋ参照）がインバータ（85）を通してＧ入力端
子に供給されている。

したがって、Ｑ入力端子に供給される信号がローレベ
ルで、しかもサンプリングストローブ信号SRCKが立上る
タイミングで上記Ｄ−FF（75）からのＱ出力信号を保持
し、このＱ出力信号のレベルに対応させて、互に逆レベ
ルとなるＱ出力信号SELA、および出力信号SELBを継続
的に出力する。

さらに、負論理の初期化信号▲▼（第８図
Ｂ参照）が上記Ｄ−FF（71）（73）（74）…（78）のク
リア入力端子にそれぞれ供給されている。

第７図に示す回路の動作は次のとおりである。

先ず、電源投入時、或は処理中断時等に、初期化信号
▲▼により必要な初期化を行なう。

その後は、負論理のハンドシェーク信号▲▼が
タイミング入力端子に供給される毎にＤ−FF（75）のＱ
出力信号のレベルが交互に変化するので、Ｇ入力端子に
ローレベル信号が供給され、かつサンプリングストロー
ブ信号SRCKが立上るタイミングでＤ−FF（78）が上記Ｑ
出力信号を保持し、Ｑ出力信号のレベルに対応するＱ出
力信号SELA、および出力信号SELBを出力することがで
きる。したがって、Ｑ出力信号SELA、および出力信号
SELBのレベルに基いてＤ−FF（73）（74）の何れかが選
択される即ち、ORゲート（80）にローレベル信号が供給
されている側のＤ−FFが選択される。

そして、選択された側のＤ−FFには、出力信号によ
り制御されるNANDゲート（79）を通して、Ｄ入力信号と
して、ピクセルレジスタ切替えタイミング検出フラグ▲
▼が供給されているとともに、ORゲート（80）
を通して、タイミング入力信号として、DDA画素ストロ
ーブ信号DDARCKが供給されているのであるから、DDA画
素ストローブ信号DDARCKの立上りのタイミングでピクセ
ルレジスタ切替えタイミング検出フラグ▲▼を
取込み、そのまま保持する。また、上記、ピクセルレジ
スタ切替えタイミング検出フラグ▲▼は、Ｄ−
FFのＱ出力端子から取出されるのではなく、NANDゲート
（79）の出力端子からそのまま取出されるのであるか
ら、１画素分の遅れを伴なうことなく、ピクセルレジス
タフルが発生するタイミングでORゲート（83）に供給さ
れ、Ｄ−FF（77）のＤ入力端子に供給されることによ
り、Ｑ出力端子から、メモリサイクルの開始を示すスタ
ート信号を出力することができる。

そして、負論理のハンドシェーク信号▲▼がタ
イミング入力端子に供給される毎に、Ｄ−FF（73）（7
4）の選択状態を切替えて、上記一連の動作を行なわせ
ることができる。

第８図は第７図の回路の各部の動作を説明するタイミ
ングチャートであり、T1の期間において画像データを読
出すリード転送動作が行なわれ、T2,T3の期間において
画像データの書込み動作が行なわれている。

したがって、第６図、および第７図に示す構成のタイ
ミング制御回路を各ブロックメモリに対応させて設ける
ことにより、DDA（４）の演算動作を停止させることな
く、フレームメモリ（１）に対するデータ読出し、およ
びデータ書込みを順次行なわせることにより、画像メモ
リデータ処理制御を行なわせることができる。即ち、ソ
ースベクタ、ディスティネーションベクタの傾斜による
影響を排除して、どのようなベクタであっても、１画素
当りに換算して、DDA（４）の演算所要時間と等しい時
間でフレームメモリ（１）におけるマッピング処理を行
なわせることができる。

また、上記の実施例において、DRAMとして、デュアル
ポートDRAMを使用すれば、表示のための読出し所要時間
を大巾に短縮することができ、98％程度の時間をデータ
書込みのために割当てることができるので、全体とし
て、画像メモリに対するデータ書込み所要時間を短縮す
ることができる。

尚、この発明は上記の実施例に限定されるものではな
く、例えば、SRAMに代えてFIFOメモリを使用することが
可能であるほか、遅延用のFIFOメモリに代えて、DDAよ
りも所定時間だけ遅延したタイミングでアドレスデータ
を生成する別個のDDAを使用することが可能であり、さ
らに、ピクセルレジスタの数、およびタイミング制御回
路の数を変化させることが可能であるほか、拡大、縮
小、回転等の処理をも行なわせることが可能であり、そ
の他、この発明の要旨を変更しない範囲内において種々
の設計変更を施すことが可能である。

＜発明の効果＞ 以上のようにこの発明は、通常の描画動作を行なう場
合に、DDAによる直線補間演算動作を停止させることな
く、高速に描画を行なわせることができるとともに、メ
モリの任意の領域から読出したソースベクタ上のデータ
を、アドレスが順次増加させられる画素データ一時保持
手段に一時的に保持させ、一時的に保持されたデータ
を、デコーダから出力されるピクセルレジスタモジュー
ル選択信号に基いて制御されるピクセルレジスタを介し
てディスティネーションベクタ上に書込むことにより、
DDAによる直線補間演算動作を停止させることなく、高
速にbitblt処理を行なわせることができ、しかも、通常
のbitblt処理に必要とされていたバレルシフタを不要と
することができるという特有の効果を奏する。

【図面の簡単な説明】

第１図はこの発明の画像メモリデータ処理制御装置の一
実施例を示すブロック図、 第２図はピクセルレジスタを構成するモジュールの構成
を詳細に説明する図、 第３図はピクセルレジスタを構成するモジュールの動作
を説明する概略図、 第４図はピクセルレジスタを構成するモジュールとフレ
ームメモリとの関係を概略的に説明する図、 第５図ＡはDDAをパイプライン化した状態を示す概略
図、 第５図Ｂはアドレスデータの特定の桁の内容の変化を検
出するための回路構成の一例を示す図、 第６図はアドレスデータの特定の桁の内容の変化を検出
するための回路構成の他例を示す図、 第７図はピクセルレジスタ切替えタイミング検出フラグ
に基いてDRAMのタイミング制御、およびピクセルレジス
タ切替えを行なわせるための回路構成を示す図、 第８図は第７図の回路図の動作を説明するタイミングチ
ャート、 第９図はbitblt処理を説明する概略図。 （１）……フレームメモリ、（４）（4a）……DDA、 （5a）……書込み用デコーダ、 （6a）……読出し用デコーダ、（6b）……FIFOメモリ、 （７）……SRAM、（7a）……アップカウンタ、 （８）……セレクタ、 （11）（12）…（1m）……ブロックメモリ、 （２）（21）（22）…（2m）……ピクセルレジスタ、 （３）（31）（32）…（3m）……タイミング制御回路、 （92）……演算器

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】画像メモリ（１）を複数のブロックメモリ
   （11）（12）…（1m）で構成しているとともに、各ブロ
   ックメモリに対応させて、スキャンライン方向に連続す
   る所定数の画素データを保持するピクセルレジスタ（2
   1）（22）…（2m）、および直線補間演算器（４）から
   出力されるアクセスアドレスデータを入力として、ブロ
   ックメモリ、およびピクセルレジスタを選択する選択信
   号を生成するタイミング制御手段（31）（32）…（3m）
   を具備しており、さらに、直線補間演算器（４）から出
   力されるアクセスアドレスデータを入力として、所定個
   数のピクセルレジスタのうち、所定画素数分の、ピクセ
   ルレジスタを構成するモジュールを選択する信号を生成
   する書込み用デコーダ（5a）と、直線補間演算器から出
   力されるアクセスアドレスデータを所定時間だけ遅延さ
   せる遅延手段（6b）と、遅延手段から出力されるアドレ
   スデータを入力として、所定個数のピクセルレジスタの
   うち、所定画素数分の、ピクセルレジスタを構成するモ
   ジュールを選択する信号を生成する読出し用デコーダ
   （6a）と、直線補間演算器と同期してアドレスが順次変
   化させられ、かつ、読出し用デコーダにより選択され
   た、ピクセルレジスタを構成するモジュールから出力さ
   れるデータを直線補間軌跡に沿って連続的に格納すると
   ともに、書込み用デコーダにより選択されら、ピクセル
   レジスタを構成するモジュールに供給する画素データ一
   時保持手段（７）（7a）と、直線補間演算器により生成
   された画素データ、および画素データ一時保持手段から
   読出された画素データを選択的に、ピクセルレジスタを
   構成するモジュールに供給するとともに、画素データ一
   時保持手段から読出された画素データが選択されたこと
   を条件としてラスタ演算を行なう選択演算手段（８）
   （92）とを具備することを特徴とせる画像メモリデータ
   処理制御装置。
2. 【請求項２】遅延手段が、直線補間演算器から出力され
   る読出しアドレスデータを所定時間だけ遅延させるFIFO
   メモリ（6b）である上記特許請求の範囲第１項記載の画
   像メモリデータ処理制御装置。
3. 【請求項３】遅延手段が、所定時間遅延させられたタイ
   ミングで読出しアドレスデータを生成する直線補間演算
   器である上記特許請求の範囲第１項記載の画像メモリデ
   ータ処理制御装置。
4. 【請求項４】画素データ一時保持手段が、スタティック
   ランダムアクセスメモリ（７）と、アドレスデータを順
   次増加させるアップカウンタ（7a）とで構成されている
   上特許請求の範囲第１項記載の画像メモリデータ処理制
   御装置。
5. 【請求項５】画素データ一時保持手段がFIFOメモリであ
   る上記特許請求の範囲第１項記載の画像メモリデータ処
   理制御装置。
6. 【請求項６】タイミング制御手段が、スキャン方向と直
   角な方向の座標データの下位桁をデコードしてピクセル
   レジスタの選択を行なわせる制御信号を生成する上記特
   許請求の範囲第１項記載の画像メモリデータ処理制御装
   置。
7. 【請求項７】タイミング制御手段が、座標データの下位
   所定桁が変化するタイミングで制御信号を生成するもの
   である上記特許請求の範囲第１項記載の画像メモリデー
   タ処理制御装置。
8. 【請求項８】タイミング制御手段が、スキャン方向の座
   標データについては、ピクセルレジスタの容量に対応す
   る下位所定桁が変化するタイミングで制御信号を生成
   し、スキャン方向と直角な方向の座標データについて
   は、最も最下位桁が変化するタイミングで制御信号を生
   成するものである上記特許請求の範囲第７項記載の画像
   メモリデータ処理制御装置。
9. 【請求項９】画像メモリがデュアルポートダイナミック
   ランダムアクセスメモリである上記特許請求の範囲第１
   項記載の画像メモリデータ処理制御装置。