JPH067304B2 - 図形処理装置 - Google Patents
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- JPH067304B2 JPH067304B2 JP57215422A JP21542282A JPH067304B2 JP H067304 B2 JPH067304 B2 JP H067304B2 JP 57215422 A JP57215422 A JP 57215422A JP 21542282 A JP21542282 A JP 21542282A JP H067304 B2 JPH067304 B2 JP H067304B2
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- G06T11/203—Drawing of straight lines or curves
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は図形処理装置におけるリフレツシユメモリ制御
装置に関する。
装置に関する。
図形をドツトの集合で表示する図形表示システムでは、
たとえば直線を表示するときは第１図のようなドツト列
の表示となる。ここでは表示平面を横方向（Ｘ軸）１０
２４区間、縦方向（Ｙ軸）１０２４区間に分割した例を
示してある。第１図左上すみの区画の座標が（０，
０）、右上すみの区画が（１０２３，０）、左下すみの
区画が（０，１０２３）、右下すみの区画（１０２３，
１０２３）となるようにアドレスを割当てる。このよう
な表示平面と１対１に対応し、表示すべきドツトの位置
を記憶するものをリフレツシユメモリと呼ぶ。
たとえば直線を表示するときは第１図のようなドツト列
の表示となる。ここでは表示平面を横方向（Ｘ軸）１０
２４区間、縦方向（Ｙ軸）１０２４区間に分割した例を
示してある。第１図左上すみの区画の座標が（０，
０）、右上すみの区画が（１０２３，０）、左下すみの
区画が（０，１０２３）、右下すみの区画（１０２３，
１０２３）となるようにアドレスを割当てる。このよう
な表示平面と１対１に対応し、表示すべきドツトの位置
を記憶するものをリフレツシユメモリと呼ぶ。
従来は第２図のような構成で表示を行つていた。ベクト
ル発生回路１は表示したい点のＸ座標をＸアドレスレジ
スタ２へ、Ｙ座標をＹアドレスレジスタ３へセツトす
る。ベクトル発生回路１は図形データをリフレツシユメ
モリ（以下ＲＭと呼ぶ）５へ直接書込まず、リフレツシ
ユメモリバツフア（以下ＲＭＢと呼ぶ）４へ書込む。
ル発生回路１は表示したい点のＸ座標をＸアドレスレジ
スタ２へ、Ｙ座標をＹアドレスレジスタ３へセツトす
る。ベクトル発生回路１は図形データをリフレツシユメ
モリ（以下ＲＭと呼ぶ）５へ直接書込まず、リフレツシ
ユメモリバツフア（以下ＲＭＢと呼ぶ）４へ書込む。
ＲＭＢ４はＸアドレスレジスタ２の下位ｎビツトとＹア
ドレスレジスタ３の下位ｎビツトで指定された位置ベク
トル発生回路１で作成した図形データを書込む。ＲＭＢ
４は２ｎ×２ｎドツトの図形データ記憶領域を持つてい
るが、ベクトル発生回路１がこの範囲をこえる位置に書
込むとき、オーバフロー検出回路６がこれを知り、ＲＭ
Ｂ４にたくわえられた図形データ（２ｎ×２ｎドツト）
を並列にＲＭ５へ書込む。以後これを繰返すことにより
ＲＭ５には図形データが順次書込まれていく。
ドレスレジスタ３の下位ｎビツトで指定された位置ベク
トル発生回路１で作成した図形データを書込む。ＲＭＢ
４は２ｎ×２ｎドツトの図形データ記憶領域を持つてい
るが、ベクトル発生回路１がこの範囲をこえる位置に書
込むとき、オーバフロー検出回路６がこれを知り、ＲＭ
Ｂ４にたくわえられた図形データ（２ｎ×２ｎドツト）
を並列にＲＭ５へ書込む。以後これを繰返すことにより
ＲＭ５には図形データが順次書込まれていく。
ところが、図形データはカラー表示の場合、色の種類を
表わすビツト数だけ必要となり、その数だけのリフレツ
シユメモリバツフアが必要となる。
表わすビツト数だけ必要となり、その数だけのリフレツ
シユメモリバツフアが必要となる。
さらにこのような従来方式では２ｎ×２ｎドツトの図形
データを並列に書込むため、以前この領域のＲＭ５に書
込まれていた図形データは新たな図形データが後から書
込まれるため消されてしまうという欠点があつた。
データを並列に書込むため、以前この領域のＲＭ５に書
込まれていた図形データは新たな図形データが後から書
込まれるため消されてしまうという欠点があつた。
また、ＲＭＢ４の領域をオーバフローしてＲＭＢに図形
データを並列転送するとき、ＲＭ５への書込みが終了す
るまでの間ＲＭＢ４のデータを保存しておかなければな
らず、その間ベクトル発生回路１はＲＭＢ４への書込み
を停止しなければならず不用な待ち時間を生じていた。
データを並列転送するとき、ＲＭ５への書込みが終了す
るまでの間ＲＭＢ４のデータを保存しておかなければな
らず、その間ベクトル発生回路１はＲＭＢ４への書込み
を停止しなければならず不用な待ち時間を生じていた。
さらに、ＲＭＢ４に書込む図形データがＲＭＢ４で定義
された領域の端の方へ書込まれる場合、わずかなドツト
の図形データを書込んだだけでオーバフローしてしま
い、ＲＭ５への書込み要求が生じてしまう。このためベ
クトル発生回路１はいつも、ＲＭ５の書込み時間が終了
するまで待ち状態になつてしまうという欠点があつた。
された領域の端の方へ書込まれる場合、わずかなドツト
の図形データを書込んだだけでオーバフローしてしま
い、ＲＭ５への書込み要求が生じてしまう。このためベ
クトル発生回路１はいつも、ＲＭ５の書込み時間が終了
するまで待ち状態になつてしまうという欠点があつた。
本発明の目的はリフレツシユメモリバツフアを用いた図
形表示システムにおいて図形データが複数ビツトであつ
てもリフレツシユメモリバツフアに二面でよく、新たな
図形データを書込む場合に以前に書込んでいた図形デー
タを消すことなく書込み処理を行う装置を提供すること
にある。さらに図形データがリフレツシユメモリバツフ
アのどこであつてもベクトル発生回路の待ちをなくす装
置を提供することにある。
形表示システムにおいて図形データが複数ビツトであつ
てもリフレツシユメモリバツフアに二面でよく、新たな
図形データを書込む場合に以前に書込んでいた図形デー
タを消すことなく書込み処理を行う装置を提供すること
にある。さらに図形データがリフレツシユメモリバツフ
アのどこであつてもベクトル発生回路の待ちをなくす装
置を提供することにある。
上記目的のため、本発明ではベクトル発生回路が出力す
る図形データを記憶するデータレジスタを設け、リフレ
ツシユメモリバツフアはデータを書込む位置だけを記憶
し、リフレツシユメモリは指定された位置にデータレジ
スタの図形をデータを書込む。さらにこのリフレツシユ
メモリバツフアを２面にし、ベクトル発生回路は一方の
リフレツシユメモリバツフアの書込み位置格納可能領域
をこえると他方に切換え、リフレツシユメモリはベクト
ル発生回路が使用していない側のリフレツシユメモリバ
ツフアを指定している位置に図形データを書込む。
る図形データを記憶するデータレジスタを設け、リフレ
ツシユメモリバツフアはデータを書込む位置だけを記憶
し、リフレツシユメモリは指定された位置にデータレジ
スタの図形をデータを書込む。さらにこのリフレツシユ
メモリバツフアを２面にし、ベクトル発生回路は一方の
リフレツシユメモリバツフアの書込み位置格納可能領域
をこえると他方に切換え、リフレツシユメモリはベクト
ル発生回路が使用していない側のリフレツシユメモリバ
ツフアを指定している位置に図形データを書込む。
以下、本発明の一実施例について図を用いて説明する。
本発明ではリフレツシユメモリの構成を第３図のように
考える。ＲＭ５は表示ブロック７の集合からなる。この
例ではＲＭ５は1024×1024ドツト、表示ブロック７は８
×８ドツトの場合を示す。表示ブロック７はＸ軸方向に
１２８個、Ｙ軸方向に１２８個、合計16384個あり、こ
れらに座標を付ける。左上すみをＢ（０，０）、右上す
みをＢ（１２７，０）、左上すみをＢ（０，127）、右
下すみをＢ（１２７，１２７）とする。またドツト自体
にも座標を付ける。Ｂ（０，０）の表示ブロックの左上
すみをＤ（０，０）、Ｂ（１２７，１２７）の表示ブロ
ックの右下すみをＤ（1023，1023）とする。その結果、
Ｂ（ｎ，ｍ）に含まれるドツトは、Ｄ（８ｎ，８ｍ）か
らＤ（８ｎ＋７，８ｍ＋７）の６４ドツトである。
考える。ＲＭ５は表示ブロック７の集合からなる。この
例ではＲＭ５は1024×1024ドツト、表示ブロック７は８
×８ドツトの場合を示す。表示ブロック７はＸ軸方向に
１２８個、Ｙ軸方向に１２８個、合計16384個あり、こ
れらに座標を付ける。左上すみをＢ（０，０）、右上す
みをＢ（１２７，０）、左上すみをＢ（０，127）、右
下すみをＢ（１２７，１２７）とする。またドツト自体
にも座標を付ける。Ｂ（０，０）の表示ブロックの左上
すみをＤ（０，０）、Ｂ（１２７，１２７）の表示ブロ
ックの右下すみをＤ（1023，1023）とする。その結果、
Ｂ（ｎ，ｍ）に含まれるドツトは、Ｄ（８ｎ，８ｍ）か
らＤ（８ｎ＋７，８ｍ＋７）の６４ドツトである。
1024×1024のＲＭ５を16834×１ビツト構成のＲＡＭ８
を用いて作るとＲＡＭは６４個必要である。これらのＲ
ＡＭ８を第４図のように配列する。こうすることにより
任意の表示ブロック７を構成する６４ドツトの書込み位
置を用いて図形データを同時にＲＭ５に書込むことがで
きる。
を用いて作るとＲＡＭは６４個必要である。これらのＲ
ＡＭ８を第４図のように配列する。こうすることにより
任意の表示ブロック７を構成する６４ドツトの書込み位
置を用いて図形データを同時にＲＭ５に書込むことがで
きる。
このように配列したＲＭ５を用いた本発明の具体例を第
５図に示す。
５図に示す。
Ｙアドレスレジスタ３はＹ上位レジスタ３ＡとＹ下位ア
ドレスレジスタ１３からなる。同様にＸアドレスレジス
タ２もＸ上位レジスタ２ＡとＸ下位アドレスレジスタ２
Ｂから成る。この例ではＹ下位レジスタ３Ｂ、Ｘ下位レ
ジスタ２Ｂは３ビツトであり、Ｙ上位レジスタ３Ａ、Ｘ
上位レジスタ２Ａは７ビツトである。Ｙ下位レジスタ３
Ｂの出力はデコーダ９とデコーダ１１に接続されてい
る。Ｘ下位レジスタ２Ｂの出力はデコーダ１０とデコー
ダ１２に接続されている。ベクトル発生回路１は直線の
開始点の座標のみで絶対座標値で出力１０ビツトのデー
タをＹアドレスレジスタ３、Ｘアドレスレジスタ２にセ
ツトするが、以後のドツト位置は前点からの増分（＋
１）または減分（−１）データとして出力する。このた
めそれぞれのアドレスレジスタ２，３はアツプダウンカ
ウンタにより構成されている。Ｙ下位レジスタ３Ｂから
の桁上り信号１３と桁下り信号１４、Ｘ下位レジスタ２
Ｂからの桁上り信号１５と桁下り信号１６はバツフア制
御回路１７へ送られ、リフレツシユメモリバツフア（以
下ＲＭＢと呼ぶ）１８，１９の出力３５，３６の切換え
回路２０を制御する。
ドレスレジスタ１３からなる。同様にＸアドレスレジス
タ２もＸ上位レジスタ２ＡとＸ下位アドレスレジスタ２
Ｂから成る。この例ではＹ下位レジスタ３Ｂ、Ｘ下位レ
ジスタ２Ｂは３ビツトであり、Ｙ上位レジスタ３Ａ、Ｘ
上位レジスタ２Ａは７ビツトである。Ｙ下位レジスタ３
Ｂの出力はデコーダ９とデコーダ１１に接続されてい
る。Ｘ下位レジスタ２Ｂの出力はデコーダ１０とデコー
ダ１２に接続されている。ベクトル発生回路１は直線の
開始点の座標のみで絶対座標値で出力１０ビツトのデー
タをＹアドレスレジスタ３、Ｘアドレスレジスタ２にセ
ツトするが、以後のドツト位置は前点からの増分（＋
１）または減分（−１）データとして出力する。このた
めそれぞれのアドレスレジスタ２，３はアツプダウンカ
ウンタにより構成されている。Ｙ下位レジスタ３Ｂから
の桁上り信号１３と桁下り信号１４、Ｘ下位レジスタ２
Ｂからの桁上り信号１５と桁下り信号１６はバツフア制
御回路１７へ送られ、リフレツシユメモリバツフア（以
下ＲＭＢと呼ぶ）１８，１９の出力３５，３６の切換え
回路２０を制御する。
デコーダ９，１０，１１，１２は３ビツトの信号入力と
イネーブル入力２１また２２、８ビツトの出力２８，２
９，３０，３１からなる。イネーブル入力２１または２
２がセツトされたときのみ３ビツトの信号入力で択一的
に選ばれた出力がセツトされる。このイネーブル入力２
１，２２はバツフア制御回路１７により制御され、切換
え回路２０と同期して変化し、ＲＭＢ１８，１９の出力
３５，３６の選択を行なう。
イネーブル入力２１また２２、８ビツトの出力２８，２
９，３０，３１からなる。イネーブル入力２１または２
２がセツトされたときのみ３ビツトの信号入力で択一的
に選ばれた出力がセツトされる。このイネーブル入力２
１，２２はバツフア制御回路１７により制御され、切換
え回路２０と同期して変化し、ＲＭＢ１８，１９の出力
３５，３６の選択を行なう。
ＲＭＢ１８，１９は６４ビツトのフリツプフロツプから
成り、どちらか一方のみが書込まれ、他方は読出されて
いる。
成り、どちらか一方のみが書込まれ、他方は読出されて
いる。
ＲＭＢ１８，１９から読出されたデータは切換え回路２
０により現在書込みの行なわれていない方が選ばれて、
ＲＭ５の書込み許可信号となる。Ｙ上位レジスタ３Ａ、
Ｘ上位レジスタ２Ａの出力はアドレスラツチ２３，２４
を通つてＲＭ５のアドレスを決定する。アドレスラツチ
２３，２４はバツフア制御回路１７内の論理和ゲート２
５の出力によりラツチされる。ここでＹ下位レジスタ３
Ｂからの桁上り信号１３、桁下り信号１４、Ｘ下位レジ
スタ２Ｂからの桁上り信号１５、桁下り信号１６は論理
和ゲート２５へ入力される。論理和ゲート２５の出力は
フリツプフロツプ（以下ＦＦと呼ぶ）２６のトリガ入力
へ送られ、FF26の出力が反転する。
０により現在書込みの行なわれていない方が選ばれて、
ＲＭ５の書込み許可信号となる。Ｙ上位レジスタ３Ａ、
Ｘ上位レジスタ２Ａの出力はアドレスラツチ２３，２４
を通つてＲＭ５のアドレスを決定する。アドレスラツチ
２３，２４はバツフア制御回路１７内の論理和ゲート２
５の出力によりラツチされる。ここでＹ下位レジスタ３
Ｂからの桁上り信号１３、桁下り信号１４、Ｘ下位レジ
スタ２Ｂからの桁上り信号１５、桁下り信号１６は論理
和ゲート２５へ入力される。論理和ゲート２５の出力は
フリツプフロツプ（以下ＦＦと呼ぶ）２６のトリガ入力
へ送られ、FF26の出力が反転する。
この回路により現在書込みが行なわれているＲＭＢ１８
または１９のＸ軸方向またはＹ軸方向どちらかの座標値
がＲＭＢのドツト列格納可能範囲を越えたことを知るこ
とができる。この信号が論理和ゲート２５の出力であ
り、ＦＦ２６の出力が反転するため、今までとは別のＲ
ＭＢが選択される。Ｙ上位レジスタ３Ａ、Ｘ上位レジス
タ２Ａの値はそれぞれアドレスラツチ２３，２４によ
り、１読出しサイクルだけ遅れてＲＭ５へ送られる。こ
のためＲＭ５のアドレスは現在読出しを行つているＲＭ
Ｂに対応する表示ブロック７の座標を示すことになる。
または１９のＸ軸方向またはＹ軸方向どちらかの座標値
がＲＭＢのドツト列格納可能範囲を越えたことを知るこ
とができる。この信号が論理和ゲート２５の出力であ
り、ＦＦ２６の出力が反転するため、今までとは別のＲ
ＭＢが選択される。Ｙ上位レジスタ３Ａ、Ｘ上位レジス
タ２Ａの値はそれぞれアドレスラツチ２３，２４によ
り、１読出しサイクルだけ遅れてＲＭ５へ送られる。こ
のためＲＭ５のアドレスは現在読出しを行つているＲＭ
Ｂに対応する表示ブロック７の座標を示すことになる。
一方、ＲＭ５に書込むべき図形データはベクトル発生回
路１があらかじめデータレジスタ２７に書込んである。
これは白黒データであれば１ビツトであり、カラーデー
タであればその色の種類を表現するために必要なビツト
数である。当然ながらカラー表示であればそのビツト数
の分だけリフレツシユメモリのプレンが必要である。こ
の例では１ビツトの場合を示している。
路１があらかじめデータレジスタ２７に書込んである。
これは白黒データであれば１ビツトであり、カラーデー
タであればその色の種類を表現するために必要なビツト
数である。当然ながらカラー表示であればそのビツト数
の分だけリフレツシユメモリのプレンが必要である。こ
の例では１ビツトの場合を示している。
ＲＭ５はＲＭＢ１８または１９で指示された位置にだけ
データレジスタ２７の図形データを書込む。
データレジスタ２７の図形データを書込む。
デコーダ９の出力２８のＹＡ０からＹＡ７はＲＭＢ１８
のＹアドレス、デコータ１０の出力２９のＸＡ０からＸ
４７はＲＭＢ１８のＸアドレス、デコーダ１１の出力３
０のＹＢ０からＹＢ７はＲＭＢ１９のＹアドレス、デコ
ータ１１の出力３１のＸＡ０からＸＢ７はＲＭＢ１９の
Ｘアドレスを示している。
のＹアドレス、デコータ１０の出力２９のＸＡ０からＸ
４７はＲＭＢ１８のＸアドレス、デコーダ１１の出力３
０のＹＢ０からＹＢ７はＲＭＢ１９のＹアドレス、デコ
ータ１１の出力３１のＸＡ０からＸＢ７はＲＭＢ１９の
Ｘアドレスを示している。
ＲＭＢ１８とＲＭＢ１９は同じ構成なので例としてＲＭ
Ｂ１８の詳細を第６図に示す。
Ｂ１８の詳細を第６図に示す。
ＲＭＢ１８は６４個のＦＦ３２、６４個の論理積ゲート
３３、および微分回路３４から成る。微分回路３４はＲ
ＭＢ１８の書込みが選ばれた瞬間に６４個のＦＦ３２全
体をリセツトする。
３３、および微分回路３４から成る。微分回路３４はＲ
ＭＢ１８の書込みが選ばれた瞬間に６４個のＦＦ３２全
体をリセツトする。
今、ＹＡ０とＸＡ０がセツトされたと仮定すると左上す
みのＦＦのみがセツトされ他の６３個のＦＦはセツトさ
れない。
みのＦＦのみがセツトされ他の６３個のＦＦはセツトさ
れない。
ベクトル発生回路が次のドツト位置を指定すると、それ
に従つた別のＦＦのみがセツトされる。
に従つた別のＦＦのみがセツトされる。
これらＦＦの出力３５はＲＭＢＡ（０，０）からＲＭＢ
Ａ（７，７）までの６４種類の出力名が付けられてい
る。
Ａ（７，７）までの６４種類の出力名が付けられてい
る。
ＲＭＢ１７の場合はゲート入力２８はＹＡ０からＹＡ
７、ゲート入力２９のＸＡ０からＸＡ７がそれぞれゲー
ト入力３０のＹＢ０からＹＢ７、ゲート入力３１ＸＢ０
からＸＢ７に代わり、ＦＦ３２の出力３５のＲＭＢＡ
（０，０）からＲＭＢＡ（７，７）が出力３６をＲＭＢ
Ｂ（０，０）からＲＭＢＢ（７，７）に代わり、微分回
路の入力が信号線２１から信号線２２に代わつただけで
ある。
７、ゲート入力２９のＸＡ０からＸＡ７がそれぞれゲー
ト入力３０のＹＢ０からＹＢ７、ゲート入力３１ＸＢ０
からＸＢ７に代わり、ＦＦ３２の出力３５のＲＭＢＡ
（０，０）からＲＭＢＡ（７，７）が出力３６をＲＭＢ
Ｂ（０，０）からＲＭＢＢ（７，７）に代わり、微分回
路の入力が信号線２１から信号線２２に代わつただけで
ある。
これら出力は切換え回路２０へ送られる。ここでは現在
書込みが行なわれていない側のＲＭＢが選ばれＲＭ５へ
送られる。
書込みが行なわれていない側のＲＭＢが選ばれＲＭ５へ
送られる。
切換え回路２０は第５図のようにＲＭＢ１８の出力３５
とＲＭＢ１９の出力３６のどちらかをＦＦ２６に従つて
選び選択出力３７のＳＥＬ（０，０）からＳＥＬ（７，
７）を得る。
とＲＭＢ１９の出力３６のどちらかをＦＦ２６に従つて
選び選択出力３７のＳＥＬ（０，０）からＳＥＬ（７，
７）を得る。
第７図はＲＭ５の周辺の詳細を示す。切換え回路の出力
３７はメモリ素子８の書込み許可信号となる。
３７はメモリ素子８の書込み許可信号となる。
メモリ素子８のデータ入力は６４個すべて結合されレジ
スタ２７の出力に接続されている。このレジスタ２７は
ＲＭ５へ書くべきデータを保持している。すべてのメモ
リ素子８は同じデータが書込めるようになつているが実
際に書込まれるのはＳＥＬ（０，０）からＳＥＬ（７，
７）までの書込み許可信号のうち値がセツトされている
部分だけである。他の部分は更新されることなく従来の
値が残つている。
スタ２７の出力に接続されている。このレジスタ２７は
ＲＭ５へ書くべきデータを保持している。すべてのメモ
リ素子８は同じデータが書込めるようになつているが実
際に書込まれるのはＳＥＬ（０，０）からＳＥＬ（７，
７）までの書込み許可信号のうち値がセツトされている
部分だけである。他の部分は更新されることなく従来の
値が残つている。
このようにして表示ブロック７に相当する部分が一度に
書込まれたことになる。
書込まれたことになる。
ことときの処理の流れをみるために第８図のような直線
を書込む場合を考える。直線は座標Ｂ（ｎ，ｍ）の表示
ブロックから始まり右斜め上へ進んでいる。表示ブロッ
クの座標のＸ座標またはＹ座標が１つだけ違う表示ブロ
ックを隣接表示ブロックと呼ぶ。この隣接表示ブロック
間では表示されるドツトの数は合計８個を越えない。こ
のように隣接する２つの表示ブロックのドツト書込みを
行なえば、そのドツト数は最大８個であることがわか
る。
を書込む場合を考える。直線は座標Ｂ（ｎ，ｍ）の表示
ブロックから始まり右斜め上へ進んでいる。表示ブロッ
クの座標のＸ座標またはＹ座標が１つだけ違う表示ブロ
ックを隣接表示ブロックと呼ぶ。この隣接表示ブロック
間では表示されるドツトの数は合計８個を越えない。こ
のように隣接する２つの表示ブロックのドツト書込みを
行なえば、そのドツト数は最大８個であることがわか
る。
すなわち、ＲＭＢ１８とＲＭＢ１９という２つのＲＭＢ
には最大８個のドツトの更新要求しかないことがわか
る。今、ベクトル発生回路１がドツトのアドレスを決定
するまでの時間Ｔ１がＲＭ５のアクセス時間Ｔ２の４倍
高速になつた場合を考える。
には最大８個のドツトの更新要求しかないことがわか
る。今、ベクトル発生回路１がドツトのアドレスを決定
するまでの時間Ｔ１がＲＭ５のアクセス時間Ｔ２の４倍
高速になつた場合を考える。
Ｔ２＝４・Ｔ１ このとき８個のドツトのアドレスを決定するためには８
Ｔ１時間必要である。
Ｔ１時間必要である。
一方、８個のドツトすなわち２つのＲＭＢのデータをＲ
Ｍに書込むためには２Ｔ２時間必要である。ところがＴ
２＝４Ｔ１の関係があるので８個のドツトのアドレスを
決定する時間と８個のドツトデータをＲＭへ書込む時間
は一致して、遅速なく処理が進行する。この様子をタイ
ミングチヤートで示したが第９図である。
Ｍに書込むためには２Ｔ２時間必要である。ところがＴ
２＝４Ｔ１の関係があるので８個のドツトのアドレスを
決定する時間と８個のドツトデータをＲＭへ書込む時間
は一致して、遅速なく処理が進行する。この様子をタイ
ミングチヤートで示したが第９図である。
基準時間３８はＲＭ５の書込みサイクル、基準時間３９
はベクトル発生回路１のアドレス決定サイクルを示す。
Ｂ（ｎ，ｍ）の表示ブロックのドツトデータをＲＭＢ１
８に書込むとすると、パルス４０がＲＭＢ１８の書込み
パルスである。この例では６個の書込みが終わるとＸ下
位レジスタ２Ｂからの桁上り信号１５が出旅されるため
ゲート２５の出力がセツトされる。このためＦＦ２６の
出力が反転し、以後ＲＭＢ１９への書込みとなる。パル
ス４１がＲＭＢ１９への書込みパルスである。この例で
はＢ（ｎ＋１，ｍ）の表示ブロックが書込まれるので２
個のドツトを書いた段階でＹ下位レジスタ３Ｂの桁下り
信号１４が出力されゲート２５の出力がセツトされる。
このためＦＦ２６の出力が反転し、以後同様な繰返しと
なる。このときのＹ上位レジスタ３Ａ、Ｘ上位レジスタ
２Ａの出力はそれぞれ図のように変化する。RM5のアド
レスはアドレスラツチ２３，２４の出力で示されたよう
になる。ＲＭ５の書込みパルス４２は基準時間３８に同
期して出力される。このとき切換え回路２０の出力は図
のようになりＲＭ５のアドレスで指定された表示ブロッ
クに書込みたいドツトだけが書込まれる。
はベクトル発生回路１のアドレス決定サイクルを示す。
Ｂ（ｎ，ｍ）の表示ブロックのドツトデータをＲＭＢ１
８に書込むとすると、パルス４０がＲＭＢ１８の書込み
パルスである。この例では６個の書込みが終わるとＸ下
位レジスタ２Ｂからの桁上り信号１５が出旅されるため
ゲート２５の出力がセツトされる。このためＦＦ２６の
出力が反転し、以後ＲＭＢ１９への書込みとなる。パル
ス４１がＲＭＢ１９への書込みパルスである。この例で
はＢ（ｎ＋１，ｍ）の表示ブロックが書込まれるので２
個のドツトを書いた段階でＹ下位レジスタ３Ｂの桁下り
信号１４が出力されゲート２５の出力がセツトされる。
このためＦＦ２６の出力が反転し、以後同様な繰返しと
なる。このときのＹ上位レジスタ３Ａ、Ｘ上位レジスタ
２Ａの出力はそれぞれ図のように変化する。RM5のアド
レスはアドレスラツチ２３，２４の出力で示されたよう
になる。ＲＭ５の書込みパルス４２は基準時間３８に同
期して出力される。このとき切換え回路２０の出力は図
のようになりＲＭ５のアドレスで指定された表示ブロッ
クに書込みたいドツトだけが書込まれる。
このようにリフレツシユメモリの書込みを行う間であつ
てもベクトル発生回路は停止することなく処理を進行で
きる。さらにリフレツシユメモリバツフアに書込まれる
ドツト数によつてベクトル発生回路は進行をさまたげら
れることはない。
てもベクトル発生回路は停止することなく処理を進行で
きる。さらにリフレツシユメモリバツフアに書込まれる
ドツト数によつてベクトル発生回路は進行をさまたげら
れることはない。
以上、説明してきたように、本発明によればリフレツシ
ユメモリバツフアを用いた図形表示システムにおいて図
形データが複数ビツトになつてもリフレツシユメモリバ
ツフアは１つでよく新たな図形データを書込むとき、以
前に書いていたデータを消すことなく処理を行うことが
できる。さらにリフレツシユメモリバツフアを２面持つ
ことにより、リフレツシユメモリにデータを書込む間ベ
クトル発生回路が停止することなく処理を実行できる。
ユメモリバツフアを用いた図形表示システムにおいて図
形データが複数ビツトになつてもリフレツシユメモリバ
ツフアは１つでよく新たな図形データを書込むとき、以
前に書いていたデータを消すことなく処理を行うことが
できる。さらにリフレツシユメモリバツフアを２面持つ
ことにより、リフレツシユメモリにデータを書込む間ベ
クトル発生回路が停止することなく処理を実行できる。
第１図は表示平面の構成、第２図は従来のリフレツシユ
メモリ制御回路、第３図は実施例の表示平面分割方法、
第４図はリフレツシユメモリを構成するＲＡＭの配列、
第５図は実施例のリフレツシユメモリ制御回路、第６図
はリフレツシユメモリバツフアの構成図、第７図はリフ
レツシユメモリの構成図、第８図は本発明を用いた直線
表示例、第９図は本発明の動作タイミングチヤートを示
す。 １…ベクトル発生回路、２…Ｘアドレスレジスタ、３…
Ｙアドレスレジスタ、１８，１９…リフレツシユメモリ
バツフア、２３，２４…アドレスラツチ、２７…図形デ
ータレジスタ。
メモリ制御回路、第３図は実施例の表示平面分割方法、
第４図はリフレツシユメモリを構成するＲＡＭの配列、
第５図は実施例のリフレツシユメモリ制御回路、第６図
はリフレツシユメモリバツフアの構成図、第７図はリフ
レツシユメモリの構成図、第８図は本発明を用いた直線
表示例、第９図は本発明の動作タイミングチヤートを示
す。 １…ベクトル発生回路、２…Ｘアドレスレジスタ、３…
Ｙアドレスレジスタ、１８，１９…リフレツシユメモリ
バツフア、２３，２４…アドレスラツチ、２７…図形デ
ータレジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−16486（ＪＰ，Ａ) 特開 昭56−31154（ＪＰ，Ａ) 特開 昭51−144131（ＪＰ，Ａ)
Claims (1)
- 【請求項１】表示する線分をドット列に展開し、各ドッ
トの表示すべきアドレスをＸ座標、Ｙ座標として出力す
るベクトル発生回路と、そのベクトル発生回路から出力
されたＸ、Ｙ座標をそれぞれ保持するＸアドレス保持手
段、Ｙアドレス保持手段と、該保持手段により指定され
た番地にデータを格納するメモリとからなる図形処理装
置において、 上記Ｘアドレス保持手段をＸ上位保持部とＸ下位保持部
に分割し、上記Ｙアドレス保持手段をＹ上位保持部とＹ
下位保持部に分割し、該Ｘ、Ｙ上位保持部の値を上記メ
モリのアドレスとするとともに、 上記メモリへ書き込むべき該図形データを格納する図形
データ格納手段と、上記Ｘ、Ｙ下位保持手段の値に対応
し、該図形データ格納手段のデータを書くべき上記メモ
リの位置を記憶する、２面のメモリバッファから構成さ
れるバッファと、上記図形データ格納手段の上記図形デ
ータを上記バッファで指定された上記メモリの位置に書
き込む書き込み手段とを有し、 該書き込み手段は、該２面のメモリバッファのうちＸ、
Ｙ下位保持手段からのデータが書き込み中でない方の該
メモリバッファからの出力を上記メモリの位置に書き込
むよう該メモリバッファの出力を交互に切り換える切り
換え手段と、上記Ｘ、Ｙ上位保持部に接続され該Ｘ、Ｙ
上位保持部からの各上位アドレスを一時的に蓄えるとと
もに該切り換え手段からの出力が上記メモリにアクセス
するタイミングと同期して各上位アドレスで上記メモリ
にアクセスするアドレスバッファ手段とからなることを
特徴とする図形処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215422A JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
| US06/559,267 US4642625A (en) | 1982-12-10 | 1983-12-08 | Graphic processor for color and positional data of an image to be displayed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215422A JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106066A JPS59106066A (ja) | 1984-06-19 |
| JPH067304B2 true JPH067304B2 (ja) | 1994-01-26 |
Family
ID=16672067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215422A Expired - Lifetime JPH067304B2 (ja) | 1982-12-10 | 1982-12-10 | 図形処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642625A (ja) |
| JP (1) | JPH067304B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2737898B2 (ja) * | 1986-01-20 | 1998-04-08 | 富士通株式会社 | ベクトル描画装置 |
| JP2610825B2 (ja) * | 1986-04-16 | 1997-05-14 | キヤノン株式会社 | 図形処理装置 |
| US4782335B1 (en) * | 1986-10-30 | 1993-09-21 | L. Gussin Edward | Video art electronic system |
| US4808986A (en) * | 1987-02-12 | 1989-02-28 | International Business Machines Corporation | Graphics display system with memory array access |
| US4816814A (en) * | 1987-02-12 | 1989-03-28 | International Business Machines Corporation | Vector generator with direction independent drawing speed for all-point-addressable raster displays |
| JP2804028B2 (ja) * | 1987-07-29 | 1998-09-24 | 株式会社日立製作所 | レンダリングプロセツサ |
| GB2202718B (en) * | 1987-03-27 | 1991-09-18 | Ibm | Display adapter |
| JPH0634209B2 (ja) * | 1987-07-23 | 1994-05-02 | 株式会社日立製作所 | 表示図形検知方式 |
| US5506693A (en) * | 1992-09-30 | 1996-04-09 | Harris Corporation | Addressing mechanism for interfacing spatially defined imagery data with sequential memory |
| TW413771B (en) * | 1994-12-27 | 2000-12-01 | Cyrix Corp | Image regeneration compression system, the computer containing the same, and the image regeneration method |
| US7020843B2 (en) * | 1999-11-30 | 2006-03-28 | Uhc Llc | Method and system for implementing a browser object container |
| US6606103B1 (en) | 1999-11-30 | 2003-08-12 | Uhc Llc | Infinite resolution scheme for graphical user interface object |
| US20050174337A1 (en) * | 2004-02-11 | 2005-08-11 | Nielsen Paul S. | Electronic handheld drawing and gaming system using television monitor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3893075A (en) * | 1972-12-29 | 1975-07-01 | Richard Orban | Method and apparatus for digital scan conversion |
| JPS5631154A (en) * | 1979-08-23 | 1981-03-28 | Victor Co Of Japan Ltd | Memory device |
| US4491836A (en) * | 1980-02-29 | 1985-01-01 | Calma Company | Graphics display system and method including two-dimensional cache |
| DE3015125A1 (de) * | 1980-04-19 | 1981-10-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Einrichtung zur speicherung und darstellung graphischer information |
| US4425559A (en) * | 1980-06-02 | 1984-01-10 | Atari, Inc. | Method and apparatus for generating line segments and polygonal areas on a raster-type display |
| US4458330A (en) * | 1981-05-13 | 1984-07-03 | Intergraph Corporation | Banded vector to raster converter |
-
1982
- 1982-12-10 JP JP57215422A patent/JPH067304B2/ja not_active Expired - Lifetime
-
1983
- 1983-12-08 US US06/559,267 patent/US4642625A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59106066A (ja) | 1984-06-19 |
| US4642625A (en) | 1987-02-10 |
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