JPS6330633B2

JPS6330633B2 -

Info

Publication number: JPS6330633B2
Application number: JP57163425A
Authority: JP
Inventors: Takatoshi Ishii
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-09-20
Filing date: 1982-09-20
Publication date: 1988-06-20
Also published as: JPS5952291A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明はグラフイツク表示機能をもつ表示装置
に用いられるビデオRAM書込み制御装置に関す
る。

〔発明の技術的背景とその問題点〕

従来、ダイナミツク型メモリを使用したビデオ
RAMへの表示パターンデータの書込みは、読出
し→修飾→書込みの各動作が必要となり、修飾の
ためのプログラム処理と数回のリフレツシユメモ
リアクセスが伴う。従つて、従来では、書込み制
御が非常に繁雑で、ソフトウエアにかかる負担が
大きく、又、書込み処理に多くの時間を必要とす
ることから高速化が期待できないという問題があ
つた。

又、この種ビデオRAMを用いた表示装置にお
いて、グラフイツク画面の表示ドツト数を増し高
分解能、高解像度化を計ろうとすると、これに伴
つて上記ビデオRAMのメモリ容量が増大し、処
理すべきデータ量が増すことから、CPUの処理
時間、及びメモリアクセス時間が増大して、表示
速度の低下を招くと言つた問題が生じる。更に、
キヤラクタパターンを通常のキヤラクタ区分の表
示位置よりずらせて表示させる所謂ビツトずらし
処理等の複雑なパターン処理を行なわせようとす
ると、CPUの処理プログラムは更に繁雑となり、
プログラムメモリ容量の大幅な増加、更には処理
速度の大幅な低下等を招いてしまう。

このように、従来のダイナミツク型メモリを用
いたビデオRAMの制御手段においては種々の問
題が生じていた。

〔発明の目的〕

本発明は上記実情に鑑みなされたもので、グラ
フイツク表示機能をもつ表示装置において、ビデ
オRAMへの表示パターンの書込み制御を簡素化
でき、処理を高速化できるとともに、表示パター
ンのビツトずらし処理等、複雑なパターン処理を
容易に可能ならしめて、グラフイツク表示機能の
拡充並びに装置の高性能化が計れるビデオRAM
書込み制御装置を提供することを目的とする。

〔発明の概要〕

本発明は、ダイナミツク型メモリを使用したビ
デオRAMの書込み機構に、複数種のビツトマス
クパターンを格納し、外部のアドレス指定で任意
のビツトマスクパターンを取出すことのできるビ
ツトマスクバンクを設けるとともに、このビツト
マスクバンクより取出されたビツトマスクパター
ンを用いて前記ビデオRAMをビツト単位で選択
的に書込み可能とするビツトマスク回路を設け、
前記ビツトマスクバンクに格納された複数種のビ
ツトマスクパターンを選択的に用いることによつ
て、前記ビデオRAM上にて、簡単な制御より、
ビツト単位の表示ドツトの書込みを可能としたも
のである。

〔発明の実施例〕

以下図面を参照して本発明の一実施例を説明す
る。第１図は本発明の一実施例における全体の構
成を示すブロツク図である。図中、１０はシステ
ム全体の制御を司る処理装置（以下CPUと称
す）、２０はCRTデイスプレイ装置におけるダイ
ナミツク型メモリを使用したビデオRAM、及び
そのコントロール部でなるCRT表示回路、３０
はCPU１０とCRT表示回路２０との間のアドレ
ス（AD）、データ（DATA）、コントロール信号
（CTL）等の転送に供されるCPUバスである。２
１乃至２６はCRT表示回路２０の内部構成要素
をなす機能回路部である。ここで、２１はダイナ
ミツク型メモリを使用したビデオRAM（以下Ｖ
―RAMと称す）であり、１表示ドツトを１ビツ
トとして、一画面分の表示ドツトデータを貯える
もので、ここでは表示画面を640ドツト×200本と
し、かつ取扱われるデータのビツト幅を８ビツト
としていることから、全体のメモリ容量を16kB
（キロバイト）とし、これを2kB×８メモリブロ
ツク（M₀，M₁，…M₇）で構成している。２２
はCRT表示部の同期制御を司るCRT表示制御部
（以下CRT―Ｃと称す）である。２３はCRT―
Ｃ２２より発生されるメモリアドレス（MA）と
CPU１０より送られてきたプロセツサアドレス
（PA）とを受けて、その何れか一方を選択し、Ｖ
―RAMアドレスデータ（VRAD）として出力す
るアドレスセレクタ（ADR―SEL）である。２
４はＶ―RAMアクセスのためのタイミング制御
を行なうタイミングゲートコントロール部
（TIMG―CTL）であり、本発明の要旨とすると
ころのビツトマスク機能回路を有してなるもの
で、その詳細は後述する。２５はＶ―RAM２１
のリード／ライトデータを一時貯えるデータバツ
フア（DATA―BUF）であり、２６はＶ―
RAM２１より読出されたデータをビツトシリア
ルのビデオ信号（VID）として出力するシフトレ
ジスタ（SHIFT―REG）である。

第２図は上記第１図に示すタイミングゲートコ
ントロール部２４の構成を示すブロツク図であ
る。図中、２０１はCPU１０との間でＶ―RAM
アクセスのタイミングコントロールを行なうウエ
イトコントロール部（WAIT―CTL）であり、
CPU１０より送出されたメモリリクエスト信号
（MRQ）を受け、キヤラクタクロツク（CH―
CLK）に同期するタイミングをもつてＶ―RAM
アクセス完了まで待ち信号（WAIT）をCPU１
０へ送出する。２０２はＶ―RAMアクセスのた
めの各種制御信号を発生するタイミングジエネレ
ータ（TEM―GEN）であり、CPU１０より送出
されたメモリライト要求信号（MWR）を受け
て、これに従うアドレスセレクト信号（SEL）を
出力するとともに、ライトイネーブル信号
（WE）、カラムアドレスセレクト信号（CAS）、
ロウアドレスセレクト信号（RAS）等を出力す
る。２０３は、CPU１０より送出されたポート
アドレス（PORT―ADR）を受けて、これをデ
コードし、Ｓ―BMW信号（後述するビツトマス
クメモリ（BMM）へのライトストローブ信号）、
Ｓ―BMA信号（後述するビツトマスクメモリア
ドレスレジスタ（BAR）へのデータセツトスト
ローブ信号）等を得るデコーダである。２０４
は、Ｖ―RAM２１の書込み動作を任意のビツト
へのみ特定して作用させ、Ｖ―RAM２１上での
任意のビツト修飾を可能とするビツトマスク部で
あり、その具体的な構成は第３図及び第４図に示
される。

第３図は上記ビツトマスク部２０４の構成を示
すブロツク図である。図中、３０１は指定された
ビツトマスクパターンの発生機能、及びそのビツ
トパターンの選択的な反転出力機能を有してなる
ビツトマスクバンク（BIT―MASK―BANK）
であり、具体的な構成は後に第４図を参照して説
明する。３０２，３０２，…は上記ビツトマスク
バンク３０１より出力されるビツトマスクパター
ン（BM₀，BM₁，…BM₇）をライトイネーブル
信号（WE）に従うタイミングをもつて出力し、
予め対応付けされたＶ―RAM２１の各メモリブ
ロツク（M₀，M₁，…M₇）に個別に、ライトイ
ネーブル信号（₀，₁，…₇）として供
給する出力ゲートである。

第４図は上記第３図に示すビツトマスクバンク
３０１の構成を示すブロツク図である。図中、４
０１は複数種のビツトマスクパターン（各１バイ
ト）を記憶するビツトマスクメモリ（以下BMM
と称す）であり、ここでは16バイトの記憶容量を
もつRAMによつて構成され、16種のビツトマス
クパターンを記憶可能としている。４０２は上記
BMM４０１へのビツトマスクパターンのライト
時、及びリード時における４ビツトのアドレス
（AR₀，AR₁，AR₂，AR₃）、及び各１ビツトの
BMMセレクト信号（）、ビツトマスクパター
ンの反転制御信号（EXO）等、計６ビツトのア
ドレス及び制御信号をラツチするビツトマスクメ
モリアドレスレジスタ（以下BARと称す）であ
る。４０３は上記BAR４０２より出力される反
転制御信号（EXO）の“１”出力を受けること
により、ライトイネーブル信号（WE）の出力タ
イミングに伴いセツト／リセツト動作を繰返すマ
スクビツトパターン反転制御用のフリツプフロツ
プである。４０４は上記フリツプフロツプ４０３
より出力される自動反転切換信号（以下EXDT
信号と称す）に従い、BMM４０１より出力され
るビツトマスクパターンを反転／非反転出力する
排他的論理和ゲートアレイ（以下EX―OR回路
と称す）である。４０５はBMM４０１の非アク
セス時（＝“１”）においてEX―OR回路４０
４の各出力ビツト（BM₀，BM₁，…BM₇）値を
“１”レベルとし、ビツトマスク機能を無効化す
るためのプルアツプ抵抗モジユールである。

第５図乃至第８図はそれぞれ一実施例における
動作を説明するための図であり、第５図はBMM
４０１に書込まれたビツトマスクパターンの一例
を示す図、第６図はパターン処理されるパイチヤ
ートの一例を示す図、第７図及び第８図はそれぞ
れＶ―RAM２１上におけるパターン処理動作を
説明するための図である。

ここで第１図乃至第８図を参照して一実施例の
動作を説明する。CRT表示回路２０のＶ―RAM
２１へのアクセスは、CPU１０、及びCRT―Ｃ
２２より選択的に行なわれる。通常時における
CRT画面のリフレツシユを行なうタイミングで
は、タイミングゲートコントロール部２４のタイ
ミングジエネレータ２０２より発生されるアドレ
スセレクト信号（SEL）が、CRT―Ｃ２２のメ
モリアドレス（MM）を選択指定しており、従つ
てこのメモリアドレス（MA）がアドレスセレク
タ２３により選択され、Ｖ―RAMアドレスデー
タ（VRAD）としてＶ―RAM２１に与えられ
る。この際は、Ｖ―RAM２１より読出された表
示ドツトデータがシフトレジスタ２６にロードさ
れた後、シフトアウトされ、ビツトシリアルのビ
デオ信号（VID）としてCRT表示部に送られる。
一方、CPU１０からのＶ―RAMアクセス要求
は、タイミングゲートコントロール部２４のウエ
イトコントロール部２０１にメモリリクエスト信
号（MRQ）が与えられることによつてなされ
る。この際は、Ｖ―RAM２１へのメモリアドレ
スとしてプロセツサアドレス（PA）が供給され、
更には、ライトデータがデータバツフア２５に用
意される、又はリードデータがデータバツフア２
５を介してCPUバス３０に導かれる等の動作が
伴う。これらの動作はタイミングゲートコントロ
ール部２４より出力される信号にもとづいて行な
われる。タイミングゲートコントロール部２４の
ウエイトコントロール部２０１は、CPU１０に
対して、Ｖ―RAM２１のメモリアクセスが完了
するまで待ち信号（WAIT）を送出する。又、
タイミングゲートコントロール部２４のタイミン
グジエネレータ２０２は、CPU１０がＶ―RAM
アクセス可能なタイミングになると、アドレスセ
レクタ２３に対し、プロセツサアドレス（PA）
を選択指定する内容のアドレスセレクト信号
（SEL）を出力する。更に、タイミングゲートコ
ントロール部２４は、Ｖ―RAM２１を制御する
ためのロウアドレスセレクト信号（RAS）、カラ
ムアドレスセレクト信号（CAS）、ライトイネー
ブル信号（WE）等を出力する。これら信号のう
ち、ロウアドレスセレクト信号（RAS）、及びカ
ラムアドレスセレクト信号（CAS）は、そのま
まのタイミングでＶ―RAM２１に供給される。
又、ライトイネーブル信号（WE）は、CPU１０
からメモリライト要求（MWR）が発生し、Ｖ―
RAM２１へのCPUアクセスがなれる際に、Ｖ―
RAM２１が必要するタイミングで出力され、ビ
ツトマスク部２０４に供給される。ビツトマスク
部２０４のビツトマスクバンク３０１に設けられ
たBMM４０１はCPU１０からみると一つのアド
レスレジスタ部として定義されていて、任意のデ
ータを書込み続出すことができるようになつてお
り、デコーダ２０３より出力されるＳ―BMW信
号、Ｓ―BMA信号等を制御信号として書込み読
出し制御される。この際のビツトマスク部２０４
の具体的な動作については後に第４図乃至第８図
を参照して詳述する。而して上記したライトイネ
ーブル信号（WE）はビツトマスク部２０４のビ
ツトマスクバンク３０１、及び各出力ゲート３０
２，３０２，…に共通に供給され、このライトイ
ネーブル信号（WE）のタイミングで、ビツトマ
スクエンク３０１より出力されたビツトマスクパ
ターン（BM₀，BM₁，…BM₇）のセツト出力
（“１”）に対応するＶ―RAM２１上のビツト位
置即ちメモリブロツク（M_i）にのみライトイネ
ーブル信号（_i）を出力する。このようにする
ことによつて、Ｖ―RAM２１への書込みは、Ｖ
―RAM２１上において、所望のビツトに対して
のみ行なうことができる。例えばＶ―RAM２１
の或るアドレスへのデータライト時において、ビ
ツトマスクバンク３０１の出力（BM₇，BM₁，
…BM₀）が、“00001000”であれば、ライトイネ
ーブル信号（₃）が“０”レベルとなつて、
Ｖ―RAM２１のメモリブロツクM₃のみが選択さ
れ、書込み可能となる。この際、書込みデータと
して、all“１”（データ“FF”_HEX）を与えること
によりビツト３をオンすることができ、又、all
“０”（データ“00”_HEX）を与えることによりビツ
ト３をオフすることができる。

ここで第４図乃至第８図を参照しながら、ビツ
トマスク処理による書込み動作を更に具体的に説
明する。先ずＶ―RAM２１へバイト単位で表示
ドツトパターンを書込む際は、ビツトマスク機能
を無効化すべく、CPU１０のBARデータセツト
により、BAR４０２のビツト４（Q₄）に“１”
がセツトされる。これによりBMMセレクト信号
（）が“１”となり、BMM４０１のアクセス
が禁止される。この際は、BMM４０１の各ビツ
ト出力がプルアツプ抵抗モジユール４０５の作用
によつてすべて“１”レベルとなる。この値は、
そのままビツトマスクバンク出力（BM₀，BM₁，
…BM₇）となつて、出力ゲート３０２，３０２，
…３０２を介し有意レベル（“０”レベル）のラ
イトイネーブル信号（₀，₁，…₇）と
して、Ｖ―RAM２１の各メモリブロツク（M₀，
M₁，…M₇）に供給される。従つてＶ―RAM２
１の各メモリブロツク（M₀，M₁，…M₇）が書
込み可能な状態となり、ビツトマスク機能は無効
化された状態となる。

次にBMM４０１を使用する場合について説明
する。初期設定時において、CPU１０は、BMM
４０１に、第５図に示すようなビツトマスクパタ
ーン書込む必要がある。このビツトマスクパター
ンの書込みは、先ず、BMAポートに対するOUT
命令の実行で、BAR４０２のビツト４（D₄）を
“０”（＝“０”）にし、ビツト０〜３（D₀〜
D₃）にBMMライトアドレスをセツトする。その
後、BMWポートに対するOUT命令の実行で、
そのアドレスに対するビツトマスクパターンを
BMM４０１に書込む。このような動作を繰返し
実行して、第５図に示すようなADR＝１〜15の
各番地にそれぞれ固有のビツトマスクパターンを
書込む。ここでは、第５図に示される如く、
ADR＝１〜７の番地まで、そのアドレス値と同
じ数（ビツト数）だけ、上位のビツトをマスクす
るパターンとし、ADR＝８〜15の番地は、上位
ビツトより順次１ビツト単位で“１”を立て、各
１ビツト毎にマスクを解除して、それぞれ１ドツ
ト書込み用マスクパターンとしている。ここで、
ADR＝０の番地は、値が定められておらず、
ADR＝１〜15の番地にない値でマスクする必要
が生じた際に、その値（ビツトマスクパターン）
を書込むための番地として用いられる。

ここで、BAR４０２のビツト５（Q₅）より出
力される反転制御信号（EXO）とフリツプフロ
ツプ４０３とによるパターンの自動反転処理（補
数発生）動作について説明する。BAR４０２の
ビツト５（Q₅）が“１”になると、BMM４０１
より出力されるビツトマスクパターンをBMM書
込み動作に伴つて交互に反転、非反転出力する所
謂自動反転処理が可能となる。即ち、BAR４０
２のビツト５（Q₅）より出力される反転制御信
号（EXO）が“１”になると、フリツプフロツ
プ４０３は動作可能となり、ライトイネーブル信
号（WE）が出力される度にそのパルスの後縁で
反転する。このフリツプフロツプ４０３より出力
される、Ｖ―RAM書込み動作毎に反転（セツ
ト／リセツト）するEXDT信号は、EX―OR回
路４０４に供給される。EX―OR回路４０４は、
EXDT＝“１”のとき、BMM４０１の各ビツト
出力を反転し、又、EXDT＝“０”のとき反転せ
ずに、これをビツトマスクバンク出力（BM₀，
BM₁，…BM₇）とする。このEX―OR回路４０
４より出力されるビツトマスクバンク出力
（BM₀，BM₁，…BM₇）は出力ゲート３０２，３
０２，…を介し、ライトイネーブル信号（₀，
WE₁，…₇）として、Ｖ―RAM２１の対応す
るメモリブロツク（M₀，M₁，…M₇）に供給さ
れる。このように、Ｖ―RAM２１の書込み動作
に伴つて、ビツトマスクパターンを交互に反転、
非反転処理し出力する機能は、後述のビツトずら
し書込み処理において有効に使用される。

次に、円パターンを書込む場合の動作について
第７図を参照して説明する。円を書込む場合、プ
ログラムにより円周の位置座標を計算し、１ドツ
ト毎にプロツトする。今、第７図のラスタアドレ
スRA＝７，左側のキヤラクタポジシヨンのドツ
ト座標DP＝２（座標の原点は画面の左上におかれ
ることから、座標値は左から右、上から下の順に
なる）にプロツトする場合を例にとる。円周の計
算によりＸ，Ｙ座標が得られ、このＸ，Ｙ座標を
８で割つた商よりキヤラクタポジシヨンが得られ
る。余りの部分はそれぞれそのキヤラクタにおけ
るドツト位置（DP）とラスターアドレス（RA）
を示す。ここでは上記計算の結果、左側キヤラク
タポジシヨンのRA＝７，DP＝２となつた場合
を例にとつている。この際、BMM４０１には上
述の如く、第５図に示すビツトマスクパターンが
予め書込まれている。CPU１０はDP＝２である
ことから、この値（“0010”）に、BMMアドレス
生成のためのデータ“001000”を論理和加算し、
“001010”のBARデータを得る。尚上記した
“001000”のデータは、下位４ビツト（“1000”）
がADR＝８すなわち１ドツト書込みのための最
初のドツトマスクパターンが記憶されたBMMア
ドレスを表わし、上位の２ビツトが、EXO＝
“０”（自動反転動作の禁止）、CS＝“０”（BMM
動作可）とすることを表わしている。而して上記
論理和加算によつて得られた“001000”のデータ
は、BAR４０２にセツトされる。このBAR４０
２へのデータセツトは、CPU１０が上記データ
（“××001000”）をCPUバス３０に含まれるデー
タバス上に出力し、BMAポートに対するOUT命
令でＳ―BMA信号を出力させることによりなさ
れる。このBAR４０２にセツトされたデータに
もとづいてBMM４０１からは第７図に示す
ADR＝10のビツトマスクパターン“00100000”
が出力される。これによつてＶ―RAM２１のビ
ツト５に相当するメモリブロツク（M₅）のみが
書込み可能な状態となり、CPU１０が単にall
“１”（データ“Ｆ，Ｆ”_HEX）をＶ―RAM２１の
相当番地に書込むことによつて第７図のRA＝
７，DP＝２の座標位置に相当する１ドツトをオ
ンにすることができる。このようにして順次隣接
するドツトを書込んでゆくことにより円パターン
の書込みが行なえる。

次に第６図乃至第８図を参照して、文字のドツ
トずらし書込みの動作につき説明する。このよう
なドツトずらし書込みの機能は、例えば第６図に
示されるようなパイチヤートの書込み時において
有用とされる。図中のIJK等の文字は境界線のた
め少しずつずらさないとその領域内に収まらな
い。その他の文字もその領域の中心部に表示しよ
うとすると上下左右のずらし書込みが必要とな
る。ここで、上下のずらし書込みは通常の書込み
操作にラスタ位置の考慮を加えるだけで簡単に実
行できる。しかし左右方向のずらし書込みはプロ
グラム操作が非常に複雑となる。即ち、書込もう
とするキヤラクタのパターンより、必要なビツト
数をずらした左右２キヤラクタのパターンを作
り、その各々を以前に書込まれているパターンを
消さないように書込まなければならないからであ
る。このような複雑な操作を本発明では簡単な処
理により実行することができる。第８図は円周と
文字Ｂの間に文字Ａのパターンを書込む途中の状
態を示している。以下この手順を説明する。先ず
CPU１０は、BAR４０２にセツトする値（デー
タ）を準備した後、OUT命令の実行によりBAR
４０２にセツトする。この値はビツト７〜ビツト
０が“××100011”である。ここで、ビツト５＝
“１”は反転制御信号EXOを“１”として上述の
自動反転処理を有効とし、ビツト４＝“０”は
BMM４０１を動作可とし、ビツト３〜０
（“0011”）は３ビツトずらし書込みのための
BMMアドレス（ADR＝３）を示している。こ
れにより、BMM４０１の出力は第７図から明ら
かなように“00011111”となり、Ｖ―RAM２１
の下位５ビツト分のデータに相当するメモリブロ
ツク（M₀，M₁，…M₄）が書込み可能となる。
CPU１０は、文字パターンをフエツチし、必要
ビツト数（この例では３）ローテイトした後、左
側（表示位置ｎ）のＶ―RAM相当番地に書込
む。この際、ビツトマスク作用により、右側のパ
ターン５ビツトが書込まれる。このＶ―RAM書
込み時におけるライトイネーブル信号（WE）の
後縁で、フリツプフロツプ４０３は反転し、これ
に伴つてビツトマスクバンク出力（BM₀，BM₁，
…BM₇）が“11100000”となる。ここでCPU１
０は同じデータを次の番地（表示位置ｎ＋１）に
書込む。この際ビツトマスク作用により左側のパ
ターン３ビツトが書込まれる。この書込み時にお
けるライトイネーブル信号（WE）の後縁でフリ
ツプフロツプ４０３は再び反転し、ビツトマスク
バンク出力（BM₀，BM₁，…BM₇）が再び非反
転出力状態となる。このような動作が繰返し行な
われ、ずらし書込みが達成される。このように、
ずらし書込みを行なう際、そのビツト数をBAR
４０２に一度セツトした後、キヤラクタパターン
をローテイトしながら左右繰返して上から下
（RA＝０→RA＝７方向）へ書込んでゆくことに
よつてビツトずらし書込が行なえる。

このように、複数のビツトマスクパターンを用
意し、これを選択的に用いることにより、Ｖ―
RAM２１への表示ドツトパターンの書込み、更
にはパターン操作が能率良く行なえる。又、複数
のビツトマスクパターンをアドレスと関連付けて
おくことによりプログラム操作が容易となる。

なお上記した実施例においては、ずらし書込み
を縦方向に連続して書込む場合を例にとつたが、
例えば漢字パターンのような複数領域に書込む場
合、更には横方向に連続して書込む場合等におい
ても容易に本発明を実現できる。又、BMMをキ
ヤラクタジエネレータとすることにより、文字と
文字の重ね合わせ表示、文字とグラフイツクパタ
ーンの重ね合わせ表示等を同一Ｖ―RAM上で実
現可能となる。

〔発明の効果〕

以上詳記したように本発明によれば、ダイナミ
ツク型メモリにより構成されたビデオRAMをも
つ表示装置において、前記ビデオRAMへの表示
パターンの書込み制御を簡素化でき、処理を高速
化できるとともに、表示パターンのビツトずらし
処理等、複雑なパターン処理を容易に効率良く実
行でき、これによつてグラフイツク表示機能の拡
充並びに高性能化を実現できるビデオRAM書込
み制御装置が提供できる。

【図面の簡単な説明】

図は本発明の一実施例を説明するためのもの
で、第１図は本発明の一実施例における全体の構
成を示すブロツク図、第２図は上記第１図に示す
タイミングゲートコントロール部の構成を示すブ
ロツク図、第３図は上記第２図に示すビツトマス
ク部の構成を示すブロツク図、第４図は上記第３
図に示すビツトマスクバンクの構成を示すブロツ
ク図、第５図は上記実施例におけるビツトマスク
メモリの記憶パターンを示す図、第６図乃至第８
図はそれぞれ一実施例の動作を説明するための書
込みパターン例を示す図である。１０…処理装置（CPU）、２０…CRT表示回
路、２１…ビデオRAM（Ｖ―RAM）、２２…
CRT表示制御部（CRT―Ｃ）、２３…アドレス
セレクタ（ADR―SEL）、２４…タイミングゲー
トコントロール部（TIM・Ｇ―CTL）、２５…デ
ータバツフア（DATA―BUF）、２６…シフトレ
ジスタ（SHIFT―REG）、３０…CPUバス、２
０１…ウエイトコントロール部（WAIT―
CTL）、２０２…タイミングジエネレータ（TIM
―GEN）、２０３…ポートアドレスデコーダ
（DEC）、２０４…ビツトマスク部、３０１…ビ
ツトマスクバンク（BIT―MASK―BANK）、３
０２，３０２，…出力ゲート、４０１…ビツトマ
スクメモリ（BMM）、４０２…ビツトマスクメ
モリアドレスレジスタ（BAR）、４０３…フリツ
プフロツプ、４０４…排他的論理和ゲートアレイ
（EX―OR）。

Claims

【特許請求の範囲】

１１ビツト×Ｍワードの記憶容量を有するｎ個
の記憶素子から構成され、文字、或いは、図形な
どを構成するドツトパターンと１ドツトあたり少
なくとも１ビツトの記憶位置に記憶するドツトリ
フレツシユ型のビデオRAMと、このビデオ
RAMに供給されるｎビツト幅の書き込みデータ
の特定ビツトのデータのみを前記ビデオRAMに
書き込むため、前記特定のビツト位置にフラグを
立てたｎビツト幅のビツトマスク情報を複数個保
持するメモリと、このメモリに対しアドレス情報
を供給し、特定のビツトマスク情報を選択して出
力せしめる手段と、前記ビデオRAMにｎビツト
幅のデータが供給されたタイミングで前記ビデオ
RAMに対し書き込み許可信号を出力する書き込
み制御回路と、この制御回路より出力される書き
込み許可信号と前記メモリより読み出されたビツ
トマスク情報との論理積をとり、前記ｎ個の記憶
素子のうち、前記特定のビツト位置に対応する素
子にのみ前記書き込み許可信号を供給する手段と
を具備することを特徴としたビデオRAM書込み
制御装置。