JPS63304293A - 表示メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示メモリ制御回路に係り、特に、マイクロコ
ンピュータを用いた、表示メモリのアドレス制御回路に
関する。

〔従来の技術〕

ビットマツプメモリ（表示メモリ）によりグラフィック
表示を行う従来回路として、特開昭５２−９０２３２号
があり１表示画面に対応するメモリを有した表示装置に
おける制御回路技術について詳しく説明されている。ま
た、ビットマツプメモリに対するＣＧ（キャラクタパタ
ーン・ジェネレータ）からのパターン転送を高速化する
方式として、特開昭６０−１７２０８０号があり、２４
ドツト正方の１次元に展開されているＣＧパターンを２
次元のビツトマップメモリに展開するためにビットマツ
プメモリにアドレス変換器を設け、そして２者を連続ア
ドレスで取り扱うことによって、ＣＰＵのアドレス計算
の負荷を低減する技術について記載されている。

〔発明が解決しようとする問題点〕

ところで、ビットマツプメモリやＣＧはＣＰＵの処理単
位であるバイトあるいは２バイトワードで扱われる。グ
ラフィック表示の特徴であるビットマツプメモリの自由
な位置への文字表示のためには、ビットマツプメモリの
ビット単位へのアドレッシングが必要となる。このとき
１文字パターンをＣＧからビットマツプメモリに転送し
ようとすれば、両者のバイトあるいは２バイトワードの
境界が一致しなくなり、ＣＰＵによるビットシフトが必
要となる。したがって、前記した２次元ＣＧパターン転
送方式では転送時にビット位置のシフトができない訳で
あるから、グラフィック表示の特徴を利用した自由なビ
ット位置への文字パターン転送゛には利用できない、ま
た、パターンの転送はバイトあるいは２バイトワ一ド単
位であるので、それよりも小さいビット数のみの書替え
が必要であるなら、書替えを必要としないビットを保存
せねばならない、この場合、ＣＰＵによる前データの保
存、ビット単位でのマスク、新データのマスク、そして
両者のオアを取る処理が必要となり、前記した２次元Ｃ
Ｇパターン転送方式による制御回路では扱えない。

本発明の目的は、従来技術での上記問題点を解消し、バ
イトあるいは２バイトワードの境界に制限されない、ビ
ット位置自由な２次元転送と、ビット単位での転送幅を
可能とする制御回路を実現し、もってビット位置自由な
文字パターン転送におけるＣＰＵ負荷を軽減し１表示処
理の速度を高めることのできる表示メモリ制御回路を提
供することにある。

〔問題点を解決するための手段〕

上記目的は、１文字分のパターンを連続したアドレスの
１ブロックに収容するＣＧメモリとし。

表示メモリへのＣＰＵアクセスのアドレスをＣＧメモリ
における文字パターン並びと同じアドレス並びとするよ
うに変換処理するアドレス変換器を備えることにより、
達成される。

すなわち、ビットマツプメモリに付加された矩形領域を
ＣＧパターンと同じ並びにする、レジスタやカウンタや
加算器からなるアドレス変換器。

ビットマツプメモリのデータ線に接続されたバレルシフ
タ、ビットマスク回路を設け、これらの回路と、ＣＰＵ
からの１回のアクセスをビットマツプメモリへの２回の
アクセスで処理する、あるいはビットマツプメモリのバ
ス幅をＣＰＵのバス幅の２倍とした隣接アドレスへのア
クセス機構との連携動作により、上記目的は達成される
。

〔作用〕

バレルシフト、ビットマスク回路、隣接アドレスへのア
クセス機構により、ＣＧパターンの１バイトあるいは２
バイトワードをデスティネーションの指定ビット位置ヘ
ビットシフトし、残しておくべき前データビットを保存
し、さらに次のアクセスサイクルによって隣接の１バイ
トあるいは２バイトワードにシフトアウトされたデータ
ビットを前データビットを保存しながら同時に書込む。

あるいはビットマツプメモリのメモリ幅をＣＰＵバス幅
の２倍にして隣接アドレスを同時にアクセスする。アド
レス変換器はＣＧパターンのメモリにおける並びと同じ
アドレス並びとするよう、ビットマツプへのナトレスを
処理する。

〔実施例〕

以下、本発明の一実施例を第１図乃至第１０図により説
明する。

第２図は本実施例を適用した表示装置の構成図である。

この装置は、全体の制御を行うＣＰＵ２０１と。

プログラムやデータ等を格納するためのプログラムメモ
リ２０２と、ＣＲＴ２１１へ表示する文字パターンを格
納するＣＧ（キャラクタジェネレータ）２０３と、　Ｃ
ＲＴ２１１へ表示するデータを読出すためのアドレスや
同期信号を発生するＣＲＴコントローラ２０４と、ＣＰ
Ｕ２０１やダイレクトメモリアクセスコントローラ（以
下ＤＭＡＣと呼ぶ）２０７がビットマツプメモリ２０６
の任意の位置にＣＲＴ２１１へ表示するパターンを書込
むときにパターンをシフト処理し、ビットマツプメモリ
２０６に対するアドレスを発生し、書込みアドレスに書
込んである旧パターンと論理処理して新パターンを発生
し、この新パターンをビットマツプメモリ２０６に書込
む処理と、ＣＲＴ２１１上へパターンを表示するための
ビットマツプメモリ２０６からデータを読出す処理をリ
ードモディファイライトモードで行い。

ＣＰＵ２０１のセットによりビットマツプメモリ２０６
の２次元領域を１次元アクセスできるようアドレス変換
処理をする周辺制御回路２０５と、ＣＲＴ２１１上に表
示するパターンをビットマツプ方式で格納するビットマ
ツプメモリ２０６と、外部装置から表示装置に送られて
くる表示データや命令をＣＰＵ２０１に受信せしめ、ま
たＣＰＵ２０１から応答を外部−装置に送信する入出力
制御２０８と、管面にビットマツプを表示するＣＲＴ２
１１と、プログラムメモリ２０２やＣＧ２０３やビット
マツプメモリ２０６の相互間あるいは内部間での指定さ
れたデータブロックの転送を行うＤＭＡＣ２０７と、Ｃ
ＰＵ２０１とプログラムメモリ２０２．ＣＧ２０３．Ｃ
ＲＴコントローラ２０４２周辺制御回路２０５　、　Ｄ
ＭＡＣ２０７、入出力制御部２０８の間を接続する内部
配線路２０９と、外部装置と表示装置内を接続する外部
配線路２１０とからなっている。

第１図は本発明の主要な構成要素である周辺制御回路２
０５の実施例構成図である０周辺制御回路２０５は、ビ
ットマツプメモリ２０６における２次元領域でＣＲＴ２
ｉ１の画面上にあっては垂直方向にあたるバイト数をＣ
ＰＵ２０１が置数するための垂直バイトレジスタ１０１
と、垂直バイトレジスタ１０１の内容をロードして垂直
バイト分のアクセスがあったことを計数する垂直アクセ
スカウンタ１０２と、垂直アクセスカウンタ１０２のカ
ウントダウンにより発生したボローによって隣接する垂
直バイトブロックアドレスを更新する処理を行うアドレ
ス更新制御部１０３と、ビットマツプメモリ２０６内に
おける２次元領域を形成する隣り合うバイト列間のアド
レス差を記憶する隣接バイト間差レジスタ１０４と、ア
ドレス更新処理を行う加算器１０５と、ビットマツプメ
モリ２０６へのアクセスや周辺制御回路２０５内にある
レジスタ類へのアクセスを感知して各部へチップセレク
ト信号を送出するチップセレクト部１０６と、ＣＰＵ２
０１からのレジスタ値とアドレス更新時のデータを選択
するＭＰＸ　（マルチプレクサ）１０７と。

ビットマツプメモリ２０６内の２次元領域を形成する垂
直バイト列の先頭を次々と更新しながら記憶するカレン
ト先頭アドレスレジスタ１０８と。

現在までのアクセス回数によって決められるアドレス値
を保持するカレントアドレスカウンタ１０９と、ＣＰＵ
２０１やＤＭＡＣ２０７からの直接アクセスモードと２
次元領域の１次元アドレス変換処理モードのアドレスの
選択を行うＭＰＸＩＩＯと、シフト書込み時のあふれビ
ットを書込むための隣接バイトのアドレスを生成するア
ドレス生成部１１１と、ＣＰＵ２０１からビットマツプ
メモリ２０６への書込みデータをラッチするデータラッ
チ１１３と、ＣＰＵ２０１が制御ラッチ１１６に与えた
情報により一定量のシフト処理を行うセレクタやマルチ
プレクサからなるバレルシフタ１１４と、ＣＰＵ２０１
から書込んだデータをバレルシフタ１１４で一定量シフ
トした結果と、ＣＰＯ２０１がビットマツプメモリへ書
込むアドレスからビットマツプメモリ２０６へのリード
モディファイライトモードのリードサイクルで読出した
データとの間に２項論理演算を行う書込み制御部１１５
と、書込み制御部１１５で演算した結果に対して、デー
タの有効部分と無効部分を分けるため、ビットマツプメ
モリ２０６への書込みデータに対してマスク信号を与え
るマスク信号発生部１１７と、バレルシフタ１１４のシ
フト量ないし書込み制御部１１５の演算の種類が選択す
る制御値をラッチするデータラッチ群から成り、書込み
制御部１１５の演算の種類を指示するデータラッチＦ　
Ｕ　Ｎ　Ｃ、ＣＰＵ２０１やＤＭＡＣ２０７からビット
マツプメモリ２０６に書込むデータのビットマツプメモ
リ２０６のバイト境界からのシフト値を指示するデータ
ラッチＤＮと、ＣＰＵ２０１やＤＮＡＣ２０７がメモリ
類から読出すデータのビットシフト値を指示するデータ
ラッチＳＮと、　ＣＰＵ２０１やＤＭＡＣ２０７からビ
ットマップメモリ２０６へ書込むデータのデータ幅をビ
ット数で指示するデータラッチＷＮとを含んで成る制御
ランチ１１６と、ＣＰＵアクセス信号及び動作クロック
（ＣＬ　Ｋ）により制御ランチ１１６や垂直バイトレジ
スタ１０１や隣接バイト間差レジスタ１０４やカレント
先頭アドレスレジスタ１０８へＣＰＵ２０１からのデー
タを書込んだり、あるいはビットマツプメモリ２０６へ
の書込みデータをデータラッチ１１３ヘラツチするため
のラッチ信号を送出し、またＣＰＵ２０１からのアドレ
ス信号を制御するＭＰＸＩＩＯの選択信号を送出し、ビ
ットマツプメモリ２０６へのデータ書込みタイミングを
管理し、マスク信号発生部１１７の動作タイミングを制
御し、２次元領域の１次元変換アクセス時には垂直アク
セスカウンタ１０２とカレントアドレスカウンタ１０９
にカウント信号を与え、２次元領域の１次元変換アクセ
ス時におけるアドレス更新制御のレジスタの内容の加算
時のタイミング信号をアドレス更新制御部１０３に与え
、またＣＰＵ２０１が周辺制御回路２０５の動作とタイ
ミングを取るための非同期制御であるＢＵＳＹ信号を発
生するアクセスタイミング発生部１１８と、ビットマツ
プメモリ２０６に対してＲＡＳ信号、　ＣＡＳ信号、Ｗ
Ｅ倍信号発生するＳＴＢ信号信号部生部１１９ら成って
いる。

以上の構成をもつ周辺制御回路２０５は、第３図に示す
ようなタイミングでビットマツプメモリ２０６へのアク
セスを行っている。ビットマツプメモリ２０６に対する
アクセスは１回の表示データ読出しで得たデータを映像
信号としてＣＲＴ２１１に送り出す時間をデータ読出し
区間とＣＰ　Ｕ　／ＤＭＡＣアクセス区間の２つの時分
割し、ＣＲＴ表示が行われている間もＣＰＵ２０１やＤ
ＭＡＣ２０７によるビットマツプメモリ２０６へのアク
セスを可能とするものである。また、ＣＰＵ／ＤＭＡＣ
アクセス区間はビットシフトによるあふれビット部を隣
接バイトへ書込むために更に隣接バイト書込み期間も設
けである。すなわち、ＣＰＵ／ＤＭＡＣアクセスはビッ
トマツプメモリ２０６に対する２回のアクセスからなっ
ている。ＣＰＵ／ＤＭＡＣアクセスはリードモディファ
イモードで行われ、前データを読出し、書込みデータと
の間で処理して新データをメモリへ書込むものである。

ＣＰＵ２０１のアドレス空間に割り付けられる各種メモ
リのメモリマツプは第４図に示すとおりである。

すなわち、プログラムメモリ２０２はＯから１ＦＦＦｈ
に割り付けられ、リセットスタート時のために同一内容
をＦＦ０ＯＯｈからＦＦＦＦＦｈにも割り付けている。

ビットマツプメモリ２０６は４００００ｈから５ＦＦＦ
Ｆｈに割り付けられる。このアドレス領域においてビッ
トマツプメモリ２０６へアクセスするときは第６図にお
ける中段のアドレス構成になる。

一方、ビットマツプメモリ２０６と同一内容を６０００
０ｈから７ＦＦＦＦｈにも割り付ける。このアドレス領
域においてビットマツプメモリにアクセスするときは周
辺制御回路２０５内の垂直バイトレジスタ１０１．垂直
アクセスカウンタ１０２．アドレス更新制御部１０３．
隣接バイト間差レジスタ１０４、加算器１０５　、　Ｍ
ＰＸ１０７．カレントアドレスレジスタ１ｏ８．カレン
トアドレスカウンタ１０９などにより生成されるアドレ
ス力ｔＭＰＸ１１０を介して選択されて、−例として第
６図の各欄の下段に示す変更アドレスをアクセス毎に更
新して発生することになる。

８００００ｈからＤＦＦＦＦｈには文字パターンを収容
するＣＧが割り付けられる。

次に１周辺制御回路２０５内のアドレス処理について、
第５図と第６図を用いて説明する。

ＣＲＴ２１１に与えるビデオ信号を生成するためのビッ
トマツプメモリ２０６に対するアクセスのアドレス構成
はラストスキャン方向に並ぶビットをバイト単位に区切
った順に並んでいる。すなわち、第５図に示すように、
ＭＰＸＩＩＯの出力アドレスは表示データ読出し時間に
あっては入力としてＣＲＴ用横アドレスを選択して出力
する。その並び方を模式化したものが第６図であり、そ
のアドレスを各バイトに対する上段に表記しである。

一方、ＣＰＵ２０１やＤＭＡＣ２０７からのビットマツ
プメモリ２０６へのアクセスは第５図に示すようにアド
レス線単位に入替えられており、その並びは第６図の各
欄の中段に示すような並びとなっている。

これは第７図を用いて後述するような、バイト境界を越
えたビットプロツクトランスファ（以下、ＢＩＴＢＬＴ
と呼ぶ）処理を実施する場合、同一パラメータでＢＩＴ
ＢＬＴ処理をするべきバイトは垂直に並んでいるからで
ある。また、ビットマツプメモリ２０６上の正方領域の
縦横バイト深さを比較すると縦方向が深い１例えば、２
４ドツト正方の文字パターンの転送処理において、横方
向は３バイト、縦方向は２４バイトとなり、縦方向の方
が深いので、縦方向を連続にしたアドレスを取ることに
より、２４ビツトのブロックを３ブロック処理すること
になり、ＣＰＵ２０１でのストリング処理やＤＭＡＣ２
０７の転送にあってはブロック前のオーバーヘッドの低
減になる。ＣＰＵ／ＤＭＡＣからは縦アドレスアクセス
構成により、本実施例では１０２４Ｘ１０２４の大きさ
を有するビットマツプメモリ２０６ではラスタスキャン
方向で隣り合うバイト間のアドレス差は４００ｈとなる
。

次に、第７図を用いてＢＩＴＢＬＴ処理について説明す
る。　ＣＰＵ２０１やＤＭＡＣ２０７からのデータはラ
ッチ１１３、バレルシフタ１１４．書込み制御部１１５
に与えられ、書込み制御部１１５に信号を与えるマスク
信号発生部１１７は制御ラッチ１１６に貯えられた値に
より動作が決定される。第７図のＡはＣＰＵ２０１やＤ
ＭＡＣ２０７から与えられたソースデータであり、１バ
イトのうち、ＷＮビットのみビットマツプメモリ２０６
へ書込むものである。このソースデータのうち、ＷＮビ
ットとビットマツプメモリ２０６から読出されたデータ
のうちＤＮビット目から始まるＷＮビットとの内容の間
で演算を行い、その結果でＷＮＮピッ分のみデータを書
替える。したがって、図のｂｌの内容は不変である。

まず、Ａのデータはデータラッチ１１３にラッチされる
。その後バレルシフタ１１４によりＤＮビットシフトさ
れ、バレルシフタ１１４の出力はＣのようになる。デー
タＣとデータＢとの間に演算を行いデータＤｉ　（Ｄ２
）を得る。ここで、Ｄｉ。

Ｄ２とはバレルシフタ１１４の出力Ｃとビットマツプメ
モリ２０６のｎ番地のデータの演算結果がＤｌでＣＲＴ
表示アドレスとしてのｎ番地と横方向に隣接するＣＲＴ
表示アドレスとしてのｎ＋１番地のデータとの演算結果
がＤ２である。

ビットマツプメモリ２０６へ書込むデータはＥのｄｉ、
ｄ２であって、制御ランチ１１６からのラッチ信号ＤＮ
、ＷＮの情報に基づき、マスク信号発生部１１７では第
７図Ｍで示されるマスクデータを発生し、このマスクデ
ータにより書込み制御部１１５は処理と、ビットマツプ
メモリ２０６へのデータＥの書込みが行われる。このマ
スクデータにおいて０は前データの保存を意味し、１は
前データに対して書替え処理を有効にする働きを書込み
制御部１１５に与えるものである。

次にビットマツプメモリ２０６へのストローブ信号はＳ
ＴＢ信号信号部生部１１９り生成される。

ＳＴＢ信号信号部生部１１９ットマツプメモリ２０６に
対し、ＣＰＵ２０１やＤＭＡＣ２０７およびＣＲＴコン
トローラ２０４からのアクセス時にＲＡＳ信号。

ＣＡＳ信号、ＷＥ倍信号発生する。また特にＣＰＵ２０
１やＤＭＡＣ２０７がビットマツプメモリ２０６にデー
タを書込む場合に書込みデータに対するシフト処理を行
い、その結果が２バイトのアドレス領域にまたがるなら
、ＣＰＵ２０１やＤＭＡＣ２０７の１回の書込み処理に
対してＳＴＢ信号信号部生部１１９びアドレスタイミン
グ発生部１１８はビットマツプメモリ２０６への２回の
アクセスサイクルの終了までＢＵＳＹ信号によりＣＰＵ
２０１やＤＭＡＣ２０７を待たせる。

次に、ビットマツプメモリ２０６の２次元領域に対して
ＣＰＵ２０１やＤＭＡＣ２０７が連続的にアクセスする
機構について説明する。　ＣＰＵ２０１やＤＭＡＣ２０
７が連続的にアクセスをするためには、垂直バイトレジ
スタ１０１．隣接バイト間差レジスタ１０４．カレント
先頭アドレスレジスタ１０８の値は所望の値にプリセッ
トされねばならない０次に第４図に示したメモリマツプ
上で第２ビットマツプメモリ２０６−２をアクセスした
ときに、周辺制御回路２０５内のチップセレクト部１０
６はアクセスを検出してＭＰＸＩＩＯの入力をカレント
アドレスカウンタ１０９の出力側に選択する。チップセ
クレトアドレスによりアクセス法の区別をするものであ
る。

このカレントアドレスカウンタ１０９はカレント先頭ア
ドレスレジスタ１０８がセットされる度に統いて同一内
容をロードするようになっており、その後はアクセスの
度にカウントアツプするものである。

ｃｐｕｚｏｔやＤＭＡＣ２０７が第２ビットマツプメモ
リ２０６−２にアクセスすると、カレントアドレスカウ
ンタ１０９の値がビットマツプメモリ２０６へと与えら
れる。アクセスの度にカレントアドレスカウンタ１０９
の内容は１ずつ加算され、垂直アクセスカウンタ１０２
の内容は１ずつ減算される。

垂直アクセスカウンタ１０２からボローがアドレス更新
制御部１０３へ出力されると、垂直アクセスカウンタ１
０２は垂直バイトレジスタ１０１の内容をロードし、隣
接バイト間差レジスタ１０４とカレント先頭アドレスレ
ジスタ１０８の内容を加算器１０５で加算してカレント
先頭アドレスレジスタ１０８の内容を更新し、つれて、
カレントアドレスカウンタ１０９にも同一内容をロード
する。

以上の処理はビットマツプメモリ２０６の２次元領域で
の垂直のメモリ並びにアクセススキャンして次の垂直の
メモリの並びへ切替えることを示している。カレント先
頭アドレスレジスタ１０８は常に垂直のメモリ並びの先
頭アドレスを記憶しており、隣接バイト間差レジスタ１
０４の内容を加算して更新されるものである。

ＣＧ２０３に内蔵される文字パターンの並びは第８図に
示す通りである。すなわち、２４ドツト正方の文字パタ
ーンの例として「童」は１６進で０ＢＢ８ｈ番目の漢字
であるが、第４図のメモリマツプ上では９１９４０ｈ番
地から９１９８７ｈ番地に連続して文字パターンが記憶
されるものである０文字パターンは３バイトＸ２４バイ
トであり、各々の左中右のブロックが第８図のように並
んでいる。

次に、実施例における表示動作を述べる。入出力制御部
２０８の外部装置から信号線２１０を介して表示用の論
理データと表示コマンドが入力される。　ＣＰＵ２０１
はこれを受けて表示コマンドを解析して表示動作を開始
する。第Ｌｏｌｌに文字パターンの転送処理のフローチ
ャートを示す。

文字の新規表示にあってはＣＧ２０３内の文字パターン
の漢字番号と文字の表示すべき座標値が与えられる０文
字パターンのＣＧ２０３からビットマツプメモリ２０６
への転送はＤＭＡＣ２０７のメモリメモリ間転送により
実施される。　ＣＰｔ１２０１は演算処理によりＣＧ２
０３内での文字パターンの先頭アドレスを得、ＤＭＡＣ
２０７の転送ソースアドレスレジスタへセットする。転
送先アドレスとしては第２ビットマツプメモリ２０６−
２の先頭である６００００ｈをセットし、転送バイト数
レジスタには５０ｈをセットする１表示すべき座標値か
らビットマツプメモリ２０６内でのバイトアドレスとこ
のバイト内でのビット位置を得る。

ビットマツプメモリ２０６のバイトアドレスはカレント
先頭アドレスレジスタ１０８にセットされる。同時にカ
レントアドレスカウンタ１０９にもロードされる。垂直
バイトレジスタ１０１には１８ｈをセットし、隣接バイ
ト間差レジスタ１０４には４００ｈをセットする０次に
、制御ラッチ１１６には書込み制御部１１５の動作モー
ドとして書替えを示すコードをＦＵＮＣレジスタにセッ
トする。ＤＮはこの例では４をセットする。ＷＮには８
をセットする。

以上のようにしてＤＭＡＣ２０７に動作開始を指示する
と、第８図の文字パターンは第９図に示すようにビット
マツプメモリ２０６上に展開される。

実施例にあってはバイト単位の処理に好適な構成を示し
たが、２バイトワードの場合にあっても同様な構成は可
能であり、同様の効果を生ずることは明らかである。

また、シフトアウトしたあふれビットを書込むために２
サイクルでのビットマツプメモリ２０６へのアクセスを
行うとしたが、ビットマツプメモリ２０６を２バイト同
時にアクセス可能とすれば、バイト単位に異なるアドレ
スを供給することで、あふれビットの書込みを同時に実
施でき、ビットマツプメモリ２０６へは１回のアクセス
で良いことになる。

また、動作例としてＤＭＡＣ２０７による文字パターン
の転送を例示したが、同じ処理をＣＰＵが実施すること
でもアドレス計算の処理が不要となり。

効果がある。

また、文字パターンの転送を処理するとして説明してき
たが、マルチウィンドウ表示におけるウィンドウデータ
の転送にも利用できる。その場合は、転送元側でも転送
先側でも１次元アドレス変換することが必要であるので
、ビットマツプメモリ２０６を第３ビツトマツプメモリ
としてメモリマツプ領域を取り、その領域にアクセスし
たときに垂直バイトレジスタ１０１．垂直アクセスカウ
ンタ１０２．アドレス更新制御部１０３．隣接バイト間
差レジスタ１０４．加算器１０５　、　ＭＰＸＬＯ７゜
カレント先頭アドレスレジスタ１０８．カレントアドレ
スカウンタ１０９をもう１セット設け、チップセレクト
部１０６により、どのセットを動作可能にするか選択す
る構成とすれば良い、そして。

ＭＰＸＩＩＯは３種の入力が選択できるように変更する
。

〔発明の効果〕

以上説明してきたように、本発明によれば１周辺制御回
路の作用により、ビットマツプメモリ上の２次元領域を
連続アドレスでアクセスができ、ビットマツプメモリの
処理単位である語の境界からシフトした位置への書替え
を語境界が一致している場合と同じ処理で可能となり、
このため、ＣＰＵによるビットマツプメモリへの描画処
理が高速化でき、描画処理をＤＭＡＣにより実施できる
ことで、ＣＰＵの負担を軽減できる。

【図面の簡単な説明】

第１図は本°発明における周辺制御回路の一実施例構成
図、第２図は本発明を実施した表示装置の構成図、第３
図は第１図回路中のビットマツプメモリへのアクセスに
関するタイミング図、第４図はメモリマツプの説明図、
第５図はビットマツプメモリのアクセスでのアドレス対
応を示すアドレス対応表、第６図はビットマツプメモリ
上でのアドレスの関係を示す模式図、第７図はＢＩＴＢ
ＬＴ動作の説明図、第８図はＣＧに記憶される文字パタ
ーンの一例を示す図、第９図はビットマツプメモリ上に
展開された文字パターンを示す図、第１０図は文字パタ
ーンの転送処理のフローチャートである。 １０１・・・垂直バイトレジスタ、１０２・・・垂直ア
クセスカウンタ、１０３・・・アドレス更新制御部、１
０４・・・隣接バイト間差レジスタ、１０５・・・加算
器、１０６・・・チップセレクト部、１０７，１１０゜
１１２・・・ＭＰＸ、１０８・・・カレント先頭アドレ
スレジスタ、１０９・・・カレントアドレスカウンタ、
１１１・・・アドレス生成部、１１３・・・データラッ
チ。 １１４・・・バレルシフタ、１１５・・・書込み制御部
。 １１６・・・制御ラッチ、１１７・・・マスク信号発生
部、１１８・・・アクセスタイミング発生部、１１９・
・・ＳＴＢ信号発生部、２０１・・・ＣＰＵ、２０２・
・・プログラムメモリ、２０３・・・ＣＧ、２０５・・
・周辺制御回路、２０６・・・ビットマツプメモリ、２
０７・・・８Ｚの 第４０ 第Ｓ口 易６図 第９区 閾ローヨコ［王ｌ めｇの デフｆ！１７１４坩 １（１２：ｌ 第１０口

Claims (1)

1. 【特許請求の範囲】 １、文字パターンを記憶したＣＧメモリと、表示画面情
   報をドット単位に記憶する表示メモリと、文字パターン
   をＣＧメモリから表示メモリへ、あるいは表示メモリ内
   でデータを転送する処理を行うＣＰＵあるいはダイレク
   トメモリアクセスコントローラを備えた表示メモリ制御
   回路において、上記ＣＧメモリは１文字分のパターンを
   連続したアドレスの１ブロックに収容し、上記表示メモ
   リへのＣＰＵアクセスのアドレスを上記ＣＧメモリにお
   ける文字パターン並びと同じアドレス並びとするように
   変換処理するアドレス変換器を備えたことを特徴とする
   表示メモリ制御回路。 ２、特許請求の範囲第１項記載の回路において、ＣＰＵ
   とダイレクトメモリアクセスコントローラとを共に備え
   て、どちらもが転送処理を行う構成としたことを特徴と
   する表示メモリ制御回路。 ３、特許請求の範囲第１項あるいは第２項記載の回路に
   おいて、１ワードが１バイトである構成を取ることを特
   徴とする表示メモリ制御回路。